JP2764452B2 - バス転送応答方法 - Google Patents
バス転送応答方法Info
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- JP2764452B2 JP2764452B2 JP2018436A JP1843690A JP2764452B2 JP 2764452 B2 JP2764452 B2 JP 2764452B2 JP 2018436 A JP2018436 A JP 2018436A JP 1843690 A JP1843690 A JP 1843690A JP 2764452 B2 JP2764452 B2 JP 2764452B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、送受信装置間でクロックに同期してバス信
号の転送制御を行い、送信側からのコマンド転送サイク
ルと受信側からの該コマンドに対するアンサ応答サイク
ル（リードデータ返送、ライト結果返送等）との間でバ
スを開放すると共に、転送クロックサイクル対応或いは
転送動作終了時対応に、受信側から受信状態をステータ
スコード信号で送信側へ応答する、いわゆる“スプリッ
ト転送バス”におけるコマンド転送サイクル或いはアン
サ応答サイクル期間中に転送先の特定用として送付する
アドレスと別な装置識別符号（ID）を用いるバス転送応
答方法において、上記のようなスプリット転送バスの宛
先IDに関するステータスコードの付与方法に係わるもの
で、特にスプリット転送バスの宛先IDに対する応答を、
所定のバスサイクル内で実行可能で、かつ、バス素子破
壊の危険性を回避し得るバス転送応答方法に関する。
号の転送制御を行い、送信側からのコマンド転送サイク
ルと受信側からの該コマンドに対するアンサ応答サイク
ル（リードデータ返送、ライト結果返送等）との間でバ
スを開放すると共に、転送クロックサイクル対応或いは
転送動作終了時対応に、受信側から受信状態をステータ
スコード信号で送信側へ応答する、いわゆる“スプリッ
ト転送バス”におけるコマンド転送サイクル或いはアン
サ応答サイクル期間中に転送先の特定用として送付する
アドレスと別な装置識別符号（ID）を用いるバス転送応
答方法において、上記のようなスプリット転送バスの宛
先IDに関するステータスコードの付与方法に係わるもの
で、特にスプリット転送バスの宛先IDに対する応答を、
所定のバスサイクル内で実行可能で、かつ、バス素子破
壊の危険性を回避し得るバス転送応答方法に関する。
例えば、交換機、情報処理装置等における情報転送手
段として用いられる“共通バス（或いはバス）”の一つ
に、送受信装置間でクロックに同期してバス信号の転送
制御を行い、送信側からのコマンド転送サイクルと受信
側からの該コマンドに対するアンサ応答サイクル（リー
ドデータ返送、ライト結果返送等）との間でバスを開放
すると共に、転送クロックサイクル対応、或いは転送動
作終了時対応に、受信側から受信状態をステータスコー
ド信号で送信側へ応答する、いわゆる“スプリット転送
バス”がある。このようなスプリット転送バスにおい
て、コマンド転送サイクル或いはアンサ応答サイクル期
間中に転送先の特定用として送付するアドレスと別な装
置識別符号（ID）を用いるバス転送応答方法がある。
段として用いられる“共通バス（或いはバス）”の一つ
に、送受信装置間でクロックに同期してバス信号の転送
制御を行い、送信側からのコマンド転送サイクルと受信
側からの該コマンドに対するアンサ応答サイクル（リー
ドデータ返送、ライト結果返送等）との間でバスを開放
すると共に、転送クロックサイクル対応、或いは転送動
作終了時対応に、受信側から受信状態をステータスコー
ド信号で送信側へ応答する、いわゆる“スプリット転送
バス”がある。このようなスプリット転送バスにおい
て、コマンド転送サイクル或いはアンサ応答サイクル期
間中に転送先の特定用として送付するアドレスと別な装
置識別符号（ID）を用いるバス転送応答方法がある。
上記のようなスプリット転送バスのステータスコード
の定義において、送信側から送った宛先IDに対して、各
受信側装置で予め付与された自己の固有IDに宛先IDと一
致するものが全く無い場合、即ち、該当IDを持つ装置が
実装されていないか、該当IDを持つ装置が障害状態で応
答出来ないか、が有り得る。このような場合に、ステー
タスコードを‘0'と‘1'からなる複合コード（この場合
のステータスコードを‘ノーアンサ’と呼ぶことにす
る）で定義できる。
の定義において、送信側から送った宛先IDに対して、各
受信側装置で予め付与された自己の固有IDに宛先IDと一
致するものが全く無い場合、即ち、該当IDを持つ装置が
実装されていないか、該当IDを持つ装置が障害状態で応
答出来ないか、が有り得る。このような場合に、ステー
タスコードを‘0'と‘1'からなる複合コード（この場合
のステータスコードを‘ノーアンサ’と呼ぶことにす
る）で定義できる。
従来のスプリット転送バスのステータスコードの定義
では、前述した‘ノーアンサ’のステータスコードを
‘0'と‘1'からなる複合コードで定義するため、以下の
問題点がある。
では、前述した‘ノーアンサ’のステータスコードを
‘0'と‘1'からなる複合コードで定義するため、以下の
問題点がある。
受信側の何れか一つの装置が代表して宛先IDに一致
する装置が存在しないことを送信側に知らせる場合、ど
の装置を代表に選べばよいかが問題になり、又、‘ノー
アンサ’のステータスコードを送信する装置のみ特別の
論理回路が必要になり、装置のバスインタフェース制御
回路の対称性が無くなり、好ましくない。
する装置が存在しないことを送信側に知らせる場合、ど
の装置を代表に選べばよいかが問題になり、又、‘ノー
アンサ’のステータスコードを送信する装置のみ特別の
論理回路が必要になり、装置のバスインタフェース制御
回路の対称性が無くなり、好ましくない。
受信装置の全てが‘ノーアンサ’のステータスコー
ドを返送する場合、バス上では全装置による同時バス駆
動により、バスのドライバ素子及びレシーバ素子がオー
バ駆動で破壊される危険性がある。又、バスの同時駆動
を避けるために、何等かの順序制御を行うと、装置のバ
ス制御回路が複雑になると共に、送信側で‘ノーアン
サ’認識に要する時間も長くなるという欠点がある。
ドを返送する場合、バス上では全装置による同時バス駆
動により、バスのドライバ素子及びレシーバ素子がオー
バ駆動で破壊される危険性がある。又、バスの同時駆動
を避けるために、何等かの順序制御を行うと、装置のバ
ス制御回路が複雑になると共に、送信側で‘ノーアン
サ’認識に要する時間も長くなるという欠点がある。
本発明は上記従来の問題点を解決し、‘ノーアンサ’
のステータスコード応答時、バスの素子破壊の危険性
を回避できる、応答サイクル時間の遅延を伴わない、
バスインタフェース制御回路を簡単化できる、ステー
タスコードの定義方法を実現するバス転送応答方法を提
供することを目的とする。
のステータスコード応答時、バスの素子破壊の危険性
を回避できる、応答サイクル時間の遅延を伴わない、
バスインタフェース制御回路を簡単化できる、ステー
タスコードの定義方法を実現するバス転送応答方法を提
供することを目的とする。
本発明は上記目的を達成するため、以下の構成を採用
している。即ち、送受信装置間でクロックに同期してバ
ス信号の転送制御を行い、送信側からのコマンドを転送
するコマンド転送サイクルと、受信側からの該コマンド
に対するリードデータ返送及びライト結果返送を含むア
ンサ応答サイクルとの間でバスを開放すると共に、転送
クロックサイクル対応或いは転送動作終了時対応に、受
信側から受信状態をステータスコード信号で送信側へ応
答する、スプリット転送バスにおける、前記コマンド転
送サイクル或いは前記アンサ応答サイクル期間中に転送
先の特定用として送付するアドレスと別な設置識別符号
（ID）を用いるバス転送応答方法において、 前記装置識別符号（ID）を受け取ったバスに接続する
全受信装置は、予め付与されている自分自身の固有装置
識別符号（ID）と送付された装置識別符号（ID）とを比
較する第１の工程と、 前記予め付与されている自分自身の固有装置識別符号
（ID）と前記送付された装置識別符号（ID）が一致した
場合には、以後のバス手順を進めて受信状態に応じたス
テータスコード信号を返送する第２の工程と、 前記予め付与されている自分自身の固有装置識別符号
（ID）と前記送付された装置識別符号（ID）が不一致の
場合には、各装置はステータスコード信号を駆動せず、
無応答の状態を保ち、全受信装置で装置識別符号（ID）
不一致であればバス上のステータスコード信号がプルア
ップされたままでハイレベル状態とする第３の工程と、 前記プルアップされたハイレベル状態のステータスコ
ードをノーアンサと定義することにより、バス上の全受
信装置が無応答であることを送信側で認識する第４の工
程とから構成されることを特徴とするバス転送応答方法
としての構成を有する。
している。即ち、送受信装置間でクロックに同期してバ
ス信号の転送制御を行い、送信側からのコマンドを転送
するコマンド転送サイクルと、受信側からの該コマンド
に対するリードデータ返送及びライト結果返送を含むア
ンサ応答サイクルとの間でバスを開放すると共に、転送
クロックサイクル対応或いは転送動作終了時対応に、受
信側から受信状態をステータスコード信号で送信側へ応
答する、スプリット転送バスにおける、前記コマンド転
送サイクル或いは前記アンサ応答サイクル期間中に転送
先の特定用として送付するアドレスと別な設置識別符号
（ID）を用いるバス転送応答方法において、 前記装置識別符号（ID）を受け取ったバスに接続する
全受信装置は、予め付与されている自分自身の固有装置
識別符号（ID）と送付された装置識別符号（ID）とを比
較する第１の工程と、 前記予め付与されている自分自身の固有装置識別符号
（ID）と前記送付された装置識別符号（ID）が一致した
場合には、以後のバス手順を進めて受信状態に応じたス
テータスコード信号を返送する第２の工程と、 前記予め付与されている自分自身の固有装置識別符号
（ID）と前記送付された装置識別符号（ID）が不一致の
場合には、各装置はステータスコード信号を駆動せず、
無応答の状態を保ち、全受信装置で装置識別符号（ID）
不一致であればバス上のステータスコード信号がプルア
ップされたままでハイレベル状態とする第３の工程と、 前記プルアップされたハイレベル状態のステータスコ
ードをノーアンサと定義することにより、バス上の全受
信装置が無応答であることを送信側で認識する第４の工
程とから構成されることを特徴とするバス転送応答方法
としての構成を有する。
本発明のスプリット転送バスにおける宛先IDに対する
‘ノーアンサ’のステータスコード定義方法を実現する
バス転送応答方法では、バスに接続する全受信装置で宛
先IDに一致する固有IDが存在しない場合に、各受信装置
は無応答になり、この時のステータスコード信号バスの
状態、即ち、ステータスコードを負論理とすると、該バ
スはプルアップされたハイレベル状態（＝all‘1'）に
なるので、ハイレベル状態（all‘1'）のコードを‘ノ
ーアンサ’と定義する。これにより、送信側装置は、所
定のステータスコード応答サイクルで、ハイレベル状態
（all‘1'）のコードを受信した場合は、‘ノーアン
サ’と解釈でき、ハイレベル状態（all‘1'）以外のコ
ードを受け取った場合は、宛先IDの受信装置からステー
タスコードが返送されたものと解釈できる。
‘ノーアンサ’のステータスコード定義方法を実現する
バス転送応答方法では、バスに接続する全受信装置で宛
先IDに一致する固有IDが存在しない場合に、各受信装置
は無応答になり、この時のステータスコード信号バスの
状態、即ち、ステータスコードを負論理とすると、該バ
スはプルアップされたハイレベル状態（＝all‘1'）に
なるので、ハイレベル状態（all‘1'）のコードを‘ノ
ーアンサ’と定義する。これにより、送信側装置は、所
定のステータスコード応答サイクルで、ハイレベル状態
（all‘1'）のコードを受信した場合は、‘ノーアン
サ’と解釈でき、ハイレベル状態（all‘1'）以外のコ
ードを受け取った場合は、宛先IDの受信装置からステー
タスコードが返送されたものと解釈できる。
本発明のステータスコード定義方法を実現できるバス
転送応答方法では、ステータスコードバスの非駆動状態
を‘ノーアンサ’に割り付けるため、受信側からの応答
状態とは無関係に、送信側は所定のステータスコード応
答サイクルに、該ステータスバスの信号内容を読み取れ
ばよい。送信側装置は、‘ノーアンサ’コードを受け取
った場合に受信装置が全て無応答と解釈し、‘ノーアン
サ’以外のコードを受け取った場合に宛先ID相当の受信
装置が応答したと解釈すればよいので、ステータスコー
ド受信までのバスサイクル遅延は生じないし、バスの同
時駆動の問題も生じない。更に、各受信装置のバス制御
回路は全く同じ動作論理で実現できる。
転送応答方法では、ステータスコードバスの非駆動状態
を‘ノーアンサ’に割り付けるため、受信側からの応答
状態とは無関係に、送信側は所定のステータスコード応
答サイクルに、該ステータスバスの信号内容を読み取れ
ばよい。送信側装置は、‘ノーアンサ’コードを受け取
った場合に受信装置が全て無応答と解釈し、‘ノーアン
サ’以外のコードを受け取った場合に宛先ID相当の受信
装置が応答したと解釈すればよいので、ステータスコー
ド受信までのバスサイクル遅延は生じないし、バスの同
時駆動の問題も生じない。更に、各受信装置のバス制御
回路は全く同じ動作論理で実現できる。
本発明のバス転送応答方法の実施例を第１図から第４
図を用いて説明する。
図を用いて説明する。
第１図は共通バスを介して接続するマルチプロセッサ
システムの模式的構成図を示し、１は共通バス、２−１
〜２−ｎは第１のCPUから第ｎのCPU、３は共通メモリ
（CM）であり、バス通信は任意のCPU間あるいは各CPUか
ら共通メモリ（CM）３に対して行われる。
システムの模式的構成図を示し、１は共通バス、２−１
〜２−ｎは第１のCPUから第ｎのCPU、３は共通メモリ
（CM）であり、バス通信は任意のCPU間あるいは各CPUか
ら共通メモリ（CM）３に対して行われる。
第２図は、第１図のバス接続CPUの内部構成例と共通
バス１の模式的構成図を示し、１−１はIDバス、１−２
はデータバス、１−３はステータスコードバスであり、
４はバスインタフェース制御回路（BIC）、５はバスイ
ンタフェース制御回路（BIC）４に接続する内部バス、
６はマイクロプロセッサ（MPU）である。IDバス１−１
は一般に複数ビットからなり、マルチプロセッサシステ
ムのシステム規模に応じてビット数が決められる。例え
ば、８ビットなら、28＝256台までの装置を指定でき
る。データバス１−２は、コマンド、アドレス、データ
が転送される多重転送バスである。ステータスコードバ
ス１−３は、どの装置のバスインタフェース制御回路
（BIC）４も該バスに対してハイインピーダンス状態の
場合、全てのビットが‘1'になるようにプルアップして
おき、受信側がバス転送時に検出した障害状態を送信側
に返送するコード情報用のバスであり、例えば、パリテ
ィエラー検出、不正コマンド受信、等のシステムで予め
検出が予想されるエラーを複数のビットでコード化して
報告する。ステータスコードは、送信側からのコマンド
／アドレス／データの転送に対して、所定のクロックサ
イクル遅れで、少なくとも１回は受信側から送信側へ報
告する。報告の回数については、転送サイクル対応に報
告する方法、或いは最後の転送かエラー検出時に１回ま
とめて報告する方法、等が考えられるが、回数そのもの
は、本発明の作用及び効果とは直接関連しない。なお、
本発明の実施例ではステータスコードとして説明してい
るが、コード化せずに各ビット対応に意味を持たせて報
告する方法であってもかまわない。CPU1（２−１）、CP
Un（２−ｎ）の内部は、バスインタフェース制御回路
（BIC）４につながる内部バス５にはマイクロプロセッ
サ（MPU）６が少なくとも接続し、その他必要に応じて
内部メモリ、キャッシュ制御機構、等が接続される。マ
イクロプロセッサ（MPU）６で実行されるソフトウェア
によりバスインタフェース制御回路（BIC）４を介して
共通バス１経由で他のCPUまたは共通メモリ（CM）３と
通信を行う。バスインタフェース（BIC）４はバスの転
送動作に係わる一切の送受信制御を司る。
バス１の模式的構成図を示し、１−１はIDバス、１−２
はデータバス、１−３はステータスコードバスであり、
４はバスインタフェース制御回路（BIC）、５はバスイ
ンタフェース制御回路（BIC）４に接続する内部バス、
６はマイクロプロセッサ（MPU）である。IDバス１−１
は一般に複数ビットからなり、マルチプロセッサシステ
ムのシステム規模に応じてビット数が決められる。例え
ば、８ビットなら、28＝256台までの装置を指定でき
る。データバス１−２は、コマンド、アドレス、データ
が転送される多重転送バスである。ステータスコードバ
ス１−３は、どの装置のバスインタフェース制御回路
（BIC）４も該バスに対してハイインピーダンス状態の
場合、全てのビットが‘1'になるようにプルアップして
おき、受信側がバス転送時に検出した障害状態を送信側
に返送するコード情報用のバスであり、例えば、パリテ
ィエラー検出、不正コマンド受信、等のシステムで予め
検出が予想されるエラーを複数のビットでコード化して
報告する。ステータスコードは、送信側からのコマンド
／アドレス／データの転送に対して、所定のクロックサ
イクル遅れで、少なくとも１回は受信側から送信側へ報
告する。報告の回数については、転送サイクル対応に報
告する方法、或いは最後の転送かエラー検出時に１回ま
とめて報告する方法、等が考えられるが、回数そのもの
は、本発明の作用及び効果とは直接関連しない。なお、
本発明の実施例ではステータスコードとして説明してい
るが、コード化せずに各ビット対応に意味を持たせて報
告する方法であってもかまわない。CPU1（２−１）、CP
Un（２−ｎ）の内部は、バスインタフェース制御回路
（BIC）４につながる内部バス５にはマイクロプロセッ
サ（MPU）６が少なくとも接続し、その他必要に応じて
内部メモリ、キャッシュ制御機構、等が接続される。マ
イクロプロセッサ（MPU）６で実行されるソフトウェア
によりバスインタフェース制御回路（BIC）４を介して
共通バス１経由で他のCPUまたは共通メモリ（CM）３と
通信を行う。バスインタフェース（BIC）４はバスの転
送動作に係わる一切の送受信制御を司る。
第３図は本発明の実施例としてのバス転送応答方法を
適用したバス構成及びバスインタフェース制御回路（BI
C）４の回路構成例を示す。７はバスインタフェース制
御回路（BIC）４に固有のIDを保持するIDレジスタ１を
示し、７−１はIDレジスタ１のバス側出力、７−２はID
レジスタ１の内部出力を示す。８はバスより受信した宛
先IDを保持するIDレジスタ２を示し、８−１はIDレジス
タ２へのバスからの入力、８−２はIDレジスタ２の内部
出力を示す。９は２入力並列データの比較器を示し、９
−１は比較器の比較結果出力を示す。10はIDレジスタ１
のスリーステート形バス出力用ドライバ１、11はIDレジ
スタ２のスリーステート形バス入力用レシーバ１を示
す。12は送信ステータスコードの保持レジスタ（STレジ
スタ１）を示し、12−１はSTレジスタ１のバス側出力を
示す。13は受信ステータスコードの保持レジスタ（STレ
ジスタ２）を示し、13−１はSTレジスタ２へのバスから
の入力、13−２はSTレジスタ２の内部出力を示す。14は
バスインタフェース制御回路（BIC）４の内部回路の各
種制御信号を生成する制御部を示し、14−１は各ドライ
バ及びレシーバのイネーブル制御用出力、14−２はステ
ータスコードの送出タイミング指示出力を示す。15はク
ロック部を示し、15−１はクロック出力を示し、16はア
ンドゲートを示す。16−１はアンドゲートの出力を示
す。17は12のSTレジスタ１のスリーステート形バス出力
用ドライバ２、18はステータスコードバスのスリーステ
ート形バス入力レシーバ２である。なお、第３図では、
本発明のバス転送応答方法の作用に係わるバスインタフ
ェース制御回路（BIC）４の回路ブロックのみを明示し
ており、IDバス１−１、ステータスコードバス１−３は
複数ビットからなり、ドライバ及びレシーバも実際は複
数個必要になるが、図上では１個で代表して示す。
適用したバス構成及びバスインタフェース制御回路（BI
C）４の回路構成例を示す。７はバスインタフェース制
御回路（BIC）４に固有のIDを保持するIDレジスタ１を
示し、７−１はIDレジスタ１のバス側出力、７−２はID
レジスタ１の内部出力を示す。８はバスより受信した宛
先IDを保持するIDレジスタ２を示し、８−１はIDレジス
タ２へのバスからの入力、８−２はIDレジスタ２の内部
出力を示す。９は２入力並列データの比較器を示し、９
−１は比較器の比較結果出力を示す。10はIDレジスタ１
のスリーステート形バス出力用ドライバ１、11はIDレジ
スタ２のスリーステート形バス入力用レシーバ１を示
す。12は送信ステータスコードの保持レジスタ（STレジ
スタ１）を示し、12−１はSTレジスタ１のバス側出力を
示す。13は受信ステータスコードの保持レジスタ（STレ
ジスタ２）を示し、13−１はSTレジスタ２へのバスから
の入力、13−２はSTレジスタ２の内部出力を示す。14は
バスインタフェース制御回路（BIC）４の内部回路の各
種制御信号を生成する制御部を示し、14−１は各ドライ
バ及びレシーバのイネーブル制御用出力、14−２はステ
ータスコードの送出タイミング指示出力を示す。15はク
ロック部を示し、15−１はクロック出力を示し、16はア
ンドゲートを示す。16−１はアンドゲートの出力を示
す。17は12のSTレジスタ１のスリーステート形バス出力
用ドライバ２、18はステータスコードバスのスリーステ
ート形バス入力レシーバ２である。なお、第３図では、
本発明のバス転送応答方法の作用に係わるバスインタフ
ェース制御回路（BIC）４の回路ブロックのみを明示し
ており、IDバス１−１、ステータスコードバス１−３は
複数ビットからなり、ドライバ及びレシーバも実際は複
数個必要になるが、図上では１個で代表して示す。
第３図において、バス使用権が既に獲得された条件の
下で送信を開始する場合について説明する。制御部14か
らの指示に基づき、IDレジスタ１（７）に予め初期設定
されてあるバスインタフェース制御回路（BIC）４固有
のID値が、バス側出力７−１からドライバ１（10）を介
してIDバス１−１を駆動する。このIDバス出力は、共通
バス１につながる送信元以外の全装置（本実施例では各
CPUと共通メモリ3CM）のバスインタフェース制御回路
（BIC）４でモニタされており、便宜上、送信元の回路
図を参照して説明すると、IDバス１−１につながるレシ
ーバ１（11）により受信されたID情報は、バスからの入
力８−１を介してIDレジスタ２（８）にセットされる。
その後、IDレジスタ２（８）の内部出力８−２と受信装
置固有のIDレジスタ１（７）の内部出力７−２が比較器
９で比較され、比較結果出力９−１は、一致した場合に
‘1'となり、不一致の場合は‘0'となる。
下で送信を開始する場合について説明する。制御部14か
らの指示に基づき、IDレジスタ１（７）に予め初期設定
されてあるバスインタフェース制御回路（BIC）４固有
のID値が、バス側出力７−１からドライバ１（10）を介
してIDバス１−１を駆動する。このIDバス出力は、共通
バス１につながる送信元以外の全装置（本実施例では各
CPUと共通メモリ3CM）のバスインタフェース制御回路
（BIC）４でモニタされており、便宜上、送信元の回路
図を参照して説明すると、IDバス１−１につながるレシ
ーバ１（11）により受信されたID情報は、バスからの入
力８−１を介してIDレジスタ２（８）にセットされる。
その後、IDレジスタ２（８）の内部出力８−２と受信装
置固有のIDレジスタ１（７）の内部出力７−２が比較器
９で比較され、比較結果出力９−１は、一致した場合に
‘1'となり、不一致の場合は‘0'となる。
不一致の場合、第３図では省略したが、送信側からID
送出と同時にデータバス上に出力されるコマンド情報及
びアドレス情報を自バスインタフェース制御回路（BI
C）４内の受信回路に取り込まないよう制御すると共
に、以後のバス動作シーケンスを中断し、制御部14の送
出タイミング指示出力14−２の指示タイミング（‘1'レ
ベルで指示する）時に、比較結果出力９−１がアンドゲ
ート16のアンドゲート出力16−１を介して、STレジスタ
（12）の出力を駆動するドライバ２（17）のイネーブル
制御信号となる。比較結果出力９−１が‘0'の場合、ア
ンドゲート出力16−１のイネーブル制御信号は‘0'とな
り、ドライバ２（17）はステータスコードバス１−３に
対してハイインピーダンス状態となり、STレジスタ１
（12）の内容がステータスコードバス１−３に出力され
ない。比較結果出力９−１が‘1'の場合は、アンドゲー
ト出力16−１のイネーブル制御信号は‘1'となり、ドラ
イバ２（17）は制御可能状態となり、STレジスタ１（1
2）の内容がステータスコードバス１−３に出力され
る。ステータスコードバス１−３が何れの受信側バスイ
ンタフェース制御回路（BIC）４からも駆動されない場
合、送信側のバスインタフェース制御回路（BIC）４の
レシーバ２（18）の出力はハイレベル状態（all‘1'）
になり、STレジスタ２（13）の内容もハイレベル状態
（all‘1'）にセットされ、STレジスタ２（13）の出力1
3−２はバスインタフェース制御回路（BIC）４の他の回
路部より参照可能になる。即ち、この場合、‘ノーアン
サ’のステータスコードが検出されたことになる。宛先
IDに一致する固有IDを持つバスインタフェース制御回路
（BIC）４が存在する場合は、受信状態に応じたステー
タスコードが返送されるので、STレジスタ２（13）の内
容はハイレベル状態（all‘1'）以外のコードがセット
される。
送出と同時にデータバス上に出力されるコマンド情報及
びアドレス情報を自バスインタフェース制御回路（BI
C）４内の受信回路に取り込まないよう制御すると共
に、以後のバス動作シーケンスを中断し、制御部14の送
出タイミング指示出力14−２の指示タイミング（‘1'レ
ベルで指示する）時に、比較結果出力９−１がアンドゲ
ート16のアンドゲート出力16−１を介して、STレジスタ
（12）の出力を駆動するドライバ２（17）のイネーブル
制御信号となる。比較結果出力９−１が‘0'の場合、ア
ンドゲート出力16−１のイネーブル制御信号は‘0'とな
り、ドライバ２（17）はステータスコードバス１−３に
対してハイインピーダンス状態となり、STレジスタ１
（12）の内容がステータスコードバス１−３に出力され
ない。比較結果出力９−１が‘1'の場合は、アンドゲー
ト出力16−１のイネーブル制御信号は‘1'となり、ドラ
イバ２（17）は制御可能状態となり、STレジスタ１（1
2）の内容がステータスコードバス１−３に出力され
る。ステータスコードバス１−３が何れの受信側バスイ
ンタフェース制御回路（BIC）４からも駆動されない場
合、送信側のバスインタフェース制御回路（BIC）４の
レシーバ２（18）の出力はハイレベル状態（all‘1'）
になり、STレジスタ２（13）の内容もハイレベル状態
（all‘1'）にセットされ、STレジスタ２（13）の出力1
3−２はバスインタフェース制御回路（BIC）４の他の回
路部より参照可能になる。即ち、この場合、‘ノーアン
サ’のステータスコードが検出されたことになる。宛先
IDに一致する固有IDを持つバスインタフェース制御回路
（BIC）４が存在する場合は、受信状態に応じたステー
タスコードが返送されるので、STレジスタ２（13）の内
容はハイレベル状態（all‘1'）以外のコードがセット
される。
第４図は本発明の実施例としてのバス転送応答方法に
おけるバス動作タイミングチャート例である。第４図を
用いて、上記の動作をバス１に着目してタイムチャート
で説明する。各制御信号、バス信号はクロックに同期し
てアサートまたはネゲートする。バススタート信号は負
論理とし、送信側からアサート（図上ではローレベル状
態）されると、IDバス１−１及びデータバス１−２上に
ID情報及びコマンド（Ｃ）及びアドレス（Ａ）情報が送
出中であることを示す。この場合、データバス１−２は
コマンド‘C'及びアドレス‘A'の並列ビット転送に必要
なだけのバス幅があるものとする。コマンド‘C'は転送
種別（READ、WRITE、等）、転送バイト数などの制御情
報であり、アドレス‘A'はメモリアドレス、制御レジス
タアドレス等のアドレスを指示する。バススタート信号
のアサートを検出した、送信側以外の各バスインタフェ
ース制御回路（BIC）４は、それぞれの固有IDと宛先ID
を比較し、一致したバスインタフェース制御回路（BI
C）４のみがデータバス上のコマンド‘C'及びアドレス
‘A'情報を内部レジスタに取り込み、送信された情報が
正当か否かをチェックし、その結果コードをステータス
コード情報としてステータスコードバス１−３に出力
し、送信側バスインタフェース制御回路（BIC）４はバ
ススタート信号をアサートした時点から所定クロックサ
イクル後（本実施例では２クロック後）にステータスコ
ードバス１−３から自STレジスタ２（13）に取り込む。
宛先IDに一致する固有IDを持つバスインタフェース制御
回路（BIC）４が共通バス１上に存在すれば、受信状態
に応じたID情報がステータスコードバス１−３上に乗
り、応答バスインタフェース制御回路（BIC）４が存在
しない場合は、ステータスコードバス１−３はどのバス
インタフェース制御回路（BIC）４からも駆動されない
ので、プルアップされたままのハイレベル（all‘1'）
状態になり、‘ノーアンサ’であることが示され、送信
側バスインタフェース制御回路（BIC）４はこれを検出
できる。
おけるバス動作タイミングチャート例である。第４図を
用いて、上記の動作をバス１に着目してタイムチャート
で説明する。各制御信号、バス信号はクロックに同期し
てアサートまたはネゲートする。バススタート信号は負
論理とし、送信側からアサート（図上ではローレベル状
態）されると、IDバス１−１及びデータバス１−２上に
ID情報及びコマンド（Ｃ）及びアドレス（Ａ）情報が送
出中であることを示す。この場合、データバス１−２は
コマンド‘C'及びアドレス‘A'の並列ビット転送に必要
なだけのバス幅があるものとする。コマンド‘C'は転送
種別（READ、WRITE、等）、転送バイト数などの制御情
報であり、アドレス‘A'はメモリアドレス、制御レジス
タアドレス等のアドレスを指示する。バススタート信号
のアサートを検出した、送信側以外の各バスインタフェ
ース制御回路（BIC）４は、それぞれの固有IDと宛先ID
を比較し、一致したバスインタフェース制御回路（BI
C）４のみがデータバス上のコマンド‘C'及びアドレス
‘A'情報を内部レジスタに取り込み、送信された情報が
正当か否かをチェックし、その結果コードをステータス
コード情報としてステータスコードバス１−３に出力
し、送信側バスインタフェース制御回路（BIC）４はバ
ススタート信号をアサートした時点から所定クロックサ
イクル後（本実施例では２クロック後）にステータスコ
ードバス１−３から自STレジスタ２（13）に取り込む。
宛先IDに一致する固有IDを持つバスインタフェース制御
回路（BIC）４が共通バス１上に存在すれば、受信状態
に応じたID情報がステータスコードバス１−３上に乗
り、応答バスインタフェース制御回路（BIC）４が存在
しない場合は、ステータスコードバス１−３はどのバス
インタフェース制御回路（BIC）４からも駆動されない
ので、プルアップされたままのハイレベル（all‘1'）
状態になり、‘ノーアンサ’であることが示され、送信
側バスインタフェース制御回路（BIC）４はこれを検出
できる。
以上説明した通り、本発明のバス転送応答方法では、
IDバス及びデータバスで転送した情報に対する受信側で
の受信状態を、宛先IDに相当する受信側の有無に無関係
に、常に一定クロック後にステータスコードバスから受
信可能であり、‘ノーアンサ’のステータスコード生成
もステータスコードバスのドライバのイネーブル制御信
号のみで可能であるため、ハードウェア量の増分は殆ど
ない。更に、バスインタフェース制御部の送受信論理回
路も完全に対称でよい。
IDバス及びデータバスで転送した情報に対する受信側で
の受信状態を、宛先IDに相当する受信側の有無に無関係
に、常に一定クロック後にステータスコードバスから受
信可能であり、‘ノーアンサ’のステータスコード生成
もステータスコードバスのドライバのイネーブル制御信
号のみで可能であるため、ハードウェア量の増分は殆ど
ない。更に、バスインタフェース制御部の送受信論理回
路も完全に対称でよい。
第１図は共通バスを介して接続するマルチプロセッサシ
ステムの模式的構成図、 第２図は第１図のバス接続CPUの内部構成例と共通バス
１の模式的構成図、 第３図は本発明の実施例としてのバス転送応答方法を適
用したバス構成及びバスインタフェース制御回路（BI
C）４の回路構成例、 第４図は本発明の実施例としてのバス転送応答方法にお
けるバス動作タイミングチャート例である。 １……共通バス、 １−１……IDバス、 １−２……データバス、 １−３……ステータスコードバス、 ２……CPU ２−１〜２−ｎ……第１のCPUから第ｎのCPU、 ３……共通メモリ（CM）、 ４……バスインタフェース制御回路（BIC）、 ５……（BICに接続する）内部バス、 ６……マイクロプロセッサ（MPU）、 ７……（BICに固有のIDを保持する）IDレジスタ１、 ７−１……（IDレジスタ１の）バス側出力、 ７−２……（IDレジスタ１の）内部出力、 ８……（バスより受信した宛先IDを保持する）IDレジス
タ２、 ８−１……（IDレジスタ２への）バスからの入力、 ８−２……（IDレジスタ２の）内部出力、 ９……比較器、 ９−１……比較結果出力、 10……（IDレジスタ１のスリーステート形バス出力用）
ドライバ１、 11……（IDレジスタ２のスリーステート形バス入力用）
レシーバ１、 12……STレジスタ１（送信ステータスコードの保持レジ
スタ）、 12−１……（STレジスタ１の）バス側出力、 13……STレジスタ２（受信ステータスコードの保持レジ
スタ）、 13−１……（STレジスタ２の）バスからの入力、 13−２……（STレジスタ２の）内部出力、 14……BIC内部制御信号を生成する制御部、 14−１……（各ドライバ／レシーバの）イネーブル制御
用出力、 14−２……（ステータスコードの）送出タイミン指示出
力、 15……クロック部、 15−１……クロック出力、 16……アンドゲート、 16−１……アンドゲート出力、 17……（STレジスタ１のスリーステート形出力用）ドラ
イバ２、 18……（ステータスコードスリーステート形バス入力
用）レシーバ２
ステムの模式的構成図、 第２図は第１図のバス接続CPUの内部構成例と共通バス
１の模式的構成図、 第３図は本発明の実施例としてのバス転送応答方法を適
用したバス構成及びバスインタフェース制御回路（BI
C）４の回路構成例、 第４図は本発明の実施例としてのバス転送応答方法にお
けるバス動作タイミングチャート例である。 １……共通バス、 １−１……IDバス、 １−２……データバス、 １−３……ステータスコードバス、 ２……CPU ２−１〜２−ｎ……第１のCPUから第ｎのCPU、 ３……共通メモリ（CM）、 ４……バスインタフェース制御回路（BIC）、 ５……（BICに接続する）内部バス、 ６……マイクロプロセッサ（MPU）、 ７……（BICに固有のIDを保持する）IDレジスタ１、 ７−１……（IDレジスタ１の）バス側出力、 ７−２……（IDレジスタ１の）内部出力、 ８……（バスより受信した宛先IDを保持する）IDレジス
タ２、 ８−１……（IDレジスタ２への）バスからの入力、 ８−２……（IDレジスタ２の）内部出力、 ９……比較器、 ９−１……比較結果出力、 10……（IDレジスタ１のスリーステート形バス出力用）
ドライバ１、 11……（IDレジスタ２のスリーステート形バス入力用）
レシーバ１、 12……STレジスタ１（送信ステータスコードの保持レジ
スタ）、 12−１……（STレジスタ１の）バス側出力、 13……STレジスタ２（受信ステータスコードの保持レジ
スタ）、 13−１……（STレジスタ２の）バスからの入力、 13−２……（STレジスタ２の）内部出力、 14……BIC内部制御信号を生成する制御部、 14−１……（各ドライバ／レシーバの）イネーブル制御
用出力、 14−２……（ステータスコードの）送出タイミン指示出
力、 15……クロック部、 15−１……クロック出力、 16……アンドゲート、 16−１……アンドゲート出力、 17……（STレジスタ１のスリーステート形出力用）ドラ
イバ２、 18……（ステータスコードスリーステート形バス入力
用）レシーバ２
Claims (1)
- 【請求項１】送受信装置間でクロックに同期してバス信
号の転送制御を行い、送信側からのコマンドを転送する
コマンド転送サイクルと、受信側からの該コマンドに対
するリードデータ返送及びライト結果返送を含むアンサ
応答サイクルとの間でバスを開放すると共に、転送クロ
ックサイクル対応或いは転送動作終了時対応に、受信側
から受信状態をステータスコード信号で送信側へ応答す
る、スプリット転送バスにおける、前記コマンド転送サ
イクル或いは前記アンサ応答サイクル期間中に転送先の
特定用として送付するアドレスと別な設置識別符号（I
D）を用いるバス転送応答方法において、 前記装置識別符号（ID）を受け取ったバスに接続する全
受信装置は、予め付与されている自分自身の固有装置識
別符号（ID）と送付された装置識別符号（ID）とを比較
する第１の工程と、 前記予め付与されている自分自身の固有装置識別符号
（ID）と前記送付された装置識別符号（ID）が一致した
場合には、以後のバス手順を進めて受信状態に応じたス
テータスコード信号を返送する第２の工程と、 前記予め付与されている自分自身の固有装置識別符号
（ID）と前記送付された装置識別符号（ID）が不一致の
場合には、各装置はステータスコード信号を駆動せず、
無応答の状態を保ち、全受信装置で装置識別符号（ID）
不一致であればバス上のステータスコード信号がプルア
ップされたままでハイレベル状態とする第３の工程と、 前記プルアップされたハイレベル状態のステータスコー
ドをノーアンサと定義することにより、バス上の全受信
装置が無応答であることを送信側で認識する第４の工程
とから構成されることを特徴とするバス転送応答方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018436A JP2764452B2 (ja) | 1990-01-29 | 1990-01-29 | バス転送応答方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018436A JP2764452B2 (ja) | 1990-01-29 | 1990-01-29 | バス転送応答方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222543A JPH03222543A (ja) | 1991-10-01 |
| JP2764452B2 true JP2764452B2 (ja) | 1998-06-11 |
Family
ID=11971598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018436A Expired - Fee Related JP2764452B2 (ja) | 1990-01-29 | 1990-01-29 | バス転送応答方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764452B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3411300B2 (ja) | 1992-02-18 | 2003-05-26 | 株式会社日立製作所 | 情報処理装置 |
| JP2006331452A (ja) * | 2006-07-31 | 2006-12-07 | Hitachi Ltd | バス制御方式及びコンピュータシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574622A (en) * | 1978-11-28 | 1980-06-05 | Nec Corp | Information transfer unit |
| JPS6488668A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Bus control system |
-
1990
- 1990-01-29 JP JP2018436A patent/JP2764452B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222543A (ja) | 1991-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |