JPS63228363A - コンピュータシステムを操作する方法及びこの方法を用いる多重プロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般にコンピュータ、特にコンピュータシステ
ムを操作する方法を用いる多重プロセッサシステムに関
するものである。

データ転送を開始する少なくとも１個の構造コンポーネ
ントと、データ転送が開始された構造コンポーネントか
ら受信構造コンポーネントへのデータ転送を調整゛し、
かつ、保証する少なくとも２個の受信構造コンポーネン
トとを具えるシステムに用いられる種々の方法が既に提
案されている。

特に最初に受信した構造コンポーネントが後の時点でデ
ータ転送を開始し得るようにする必要があると共にデー
タ転送が最初に開始された構造コンポーネントが転送さ
れるデータを受信し得るようにする必要がある場合には
特別な問題が発生する。

かかる問題は、例えば多重プロセッサシステムに発生す
る。これがため、いわゆる回路網システムとの間には大
きな相違があることをだしかめた。

回路網システムでは、多数の種々の解決策が提案されて
おり、そのうちのいわゆるＣＳＭＡ／ＣＤ方式（キャリ
ア検知多重アクセス／衝突検出方式）及びトークンパッ
シング方式が既知の最良の方式である。これら２つの方
式に共通のものは、１個の構造コンポーネントのみがデ
ータ転送し得ると共に１個の構造コンポーネントのみが
任意所定瞬時にデータ受信し得ることである。しかし、
回路網システムのデータ転送は高速であるため、時間的
な要求が左程厳しくない場合にはデータ転送が同時に行
われるようになる。ＣＳ　ＭＡ／ＣＤ方式では既にデー
タ転送を開始した構造コンポーネントによって任意の他
のデータ転送が既に行われているか否かを検出する。伝
送回路が空の場合にはデータ転送は一度に開始される。

それにもかかわらず２つのデータ転送間にコンフリクト
又は衝突が生じる場合には、双方のかかるデータ転送を
中断して新たにデータ転送を開始し得るようにする。

再びデータ転送を開始する瞬時は乱数発生刷によって決
める。かようにして、再開始した雨間にコンフリクト又
は衝突が再び発生する可能性又は確率を減少するように
している。トークンパッシング方式を用いる場合には規
定されたビットパターンが１つの構造コンポーネントか
ら次の構造コンポーネントに向かって通過するようにな
る。これがため、既にデータ転送されている構造コンポ
ーネントによってトークンを伝送し、従って占有されて
いる伝送回路を表示する。伝送すべきデータはトークン
と共に受信構造コンポーネントに伝送される。このトー
クンは意つぼうの構造コンポーネントから所定期間内に
他の構造コンポーネントに伝送される。

これらの方式は、これらが実時間領域で臨海的となる時
間特性を有するため、通常互いに空間的に連結される上
述した真の多重プロセッサシステムにおいては使用する
ことができない。更に例えば入力／出力モジュール又は
プロセッサモジュールで構成し得る２つの構造コンポー
ネントが有効なデータを同時に受信する必要がある場合
には高価な手段を用いる必要がある。これらの状態のも
とでは、伝送制御を例えばＤＭＡ　（直接メモリアクセ
ス）モジュールとしても既知のレジスタを直接アクセス
し得るモジュールによって実行する時間スタッガードが
通常用いられる。又、真の多重プロセッサにいわゆるバ
スアービタモジュールを用いて、１個以上の構造モジュ
ールが転送可能な状態にある際データ転送間の衝突を回
避し得るようにすることも既知である。

更に、受信構造コンポーネントが任意選択瞬時にデータ
を受信し得ないと言う点で他の問題も発生する。これが
ため、伝送エラーの発生を検出する必要がある。この問
題の解決手段としては、データ転送を割り込み制御状態
で行う場合がある。

しかし、この場合に少なくとも２個のプロセッサを有す
るシステムではハードウェアに極めて近いソフトウェア
を再入可能なをのものとする必要があり、従ってプログ
ラムに作成に費用が掛かるようになる。又、原則として
可能な割り込みラインの数は制限される。従って可能な
割り込みの数よりも多い数の構造コンポーネントを同時
に受信し得るようにする必要がある場合には、この方式
を用いることはできない。

又、データ転送を開始する構造コンポーネントによって
かかるデータを個別にアドレス指定し得る受信構造コン
ポーネントに転送し、データ転送の実行をフィードバッ
ク信号によって応答するようにした方法及びプロセッサ
システムはアンドリュ１　ウ　ニス　タンネンバウムに
よる著書“構造コンピュータ編成”　（ストラクチュア
ード　コンピュータ　オーガナイゼイション）プレンテ
ィス−ホール社、ニューシャーシー、イングルウッド　
クリフ、１９８４年の特に第１０３〜１１０頁から、並
びにワルター　エイ　トリーベル及びアブターシンによ
る著書“１６ビツトマイクロプロセツサ”プレンティス
−ホール社、ニューシャーシーイングルウッド　クリフ
、１９８５年の特に第３１７〜３３９頁から既知である
。しかし、受信構造コンポーネントのアドレス指定は種
々の異る時間に行う必要がある。その理白は、さもない
と、バスシステムにおいて個別のデータ転送間に衝突が
発生するからである。従って本発明の主目的は、上述し
た既知の欠点を解消せんとするにある。

特に、本発明の目的は、この種既知の方法の欠点を有さ
ず１つの構造コンポーネントから他の構造コンポーネン
ト、特に複数の構造コンポーネントにデータを転送する
方法を提供せんとするにある。

本発明の他の目的は、かかる複数の受信構造コンポーネ
ントに並列データ転送を行い得るようにした上述した種
類の方法を提供せんとするにある。

本発明の他の目的は、上述した方法を実施し得るプロセ
ッサシステムを提供せんとするにある。

本発明の更に他の目的は、構成が比較的簡単で、廉価に
製造し得、使用が容易、且つ信願性のある作動を行い得
る上述した種類のプロセッサシステムを提供せんとする
にある。

本発明構造コンポーネント間のデータ転送方法は構造コ
ンポーネント、特に多重プロセッサシステムの構造コン
ポーネント間でデータを転送するに当たり、この構造コ
ンポーネントはデータ転送を開始し得ると共に特定のア
ドレス指定信号により作動し得、データ転送開始構造コ
ンポーネントはデータを複数の他の構造コンポーネント
に転送し、個別の受信構造コンポーネントのアドレス指
定を行うアドレス指定信号はデータ転送開始構造コンポ
ーネントによりバスシステムに供給し、各受信構造コン
ポーネントは発生したデータ転送のデータ転送終結後少
なくとも】つのフィードバック信号を発生するようにし
た構造コンポーネント間のデータ転送方法において、複
数の受信構造コンポーネントを同時にアドレス指定し、
データ転送が開始された構造コンポーネントによって発
生したデータをかくしてアドレス指定された受信構造コ
ンポーネントに同時に供給、受信構造コンポーネントの
全部のフィードバック信号を論理的に結合してその結果
をデータ転送が開始された構造コンポーネントに供給す
るようにしたことを特徴とする。

又、前記フィードバック信号は、データ転送成功時バス
システムによりきまる時間周期内に受信構造コンポーネ
ントの各々によって発生し得るようにするのが特に有利
である。前記時間周期は３０〜１００ｎｓとするのが有
利である。本発明の他の例において、前期個別の受信構
造コンポーネントは各々が前記フィードバック信号を適
正時間に発生し得ない際その記憶レジスタにエラー表示
を記憶し、この記憶レジスタの内容を他の構造コンポー
ネントによって特にデータ転送が開始された構造コンポ
ーネントによって読み取り得るようにする。又、前記個
別の受信構造コンポーネントはデータ転送不成功時予定
時間周期内にエラー信号を発生し得るようにするのが有
利である。

更に、前記構造コンポーネントをアドレスしていするに
必要でないバスシステムのアドレス指定信号を用いて受
信構造コンポーネントのサブユニットをアドレス指定し
得るようにするのが有利である。又、データ転送が開始
された構造コンポーネントは受信構造コンポーネントと
しても用いることができ、かつ個別の受信構造コンポー
ネントの少なくとも１部分はデータ転送が開始された構
造グループとしても用い得るようにするのが有利である
。前記フィードバック信号は、その出力システムに少な
くともアドレ・ス指定信号が確実に存在した後データ転
送が開始される構造コンポーネントにより発生したデー
タクロック信号の発生直後の予定瞬時に発生し、予定瞬
時は個別の受信構造コンポーネントがエラー発生時にエ
ラー信号を発生し得る予定時間周期の終了後に発生し得
るようにするのが有利である。予定時間瞬時は前記デー
タクロック信号の発生後２００ｎｓ発生し得るようにす
ると共に前記予定時間周期を１５０ｎｓとするのが有利
である。データ転送を開始し得る少なくとも１個の構造
コンポーネントと転送されたデータを受信し得る少なく
とも２個の構造コンポーネントとを有し、これら構造コ
ンポーネントはバスシステムによってお互いに接続し、
該バスシステムは、データラインと、各アドレス指定可
能な構造コンポーネントが特定の如くアドレス指定され
てアドレス指定信号によりアドレス指定された個別の受
信構造コンポーネントにより前記バスシステムのデータ
ラインに存在するデータを読み出すアドレス指定ライン
と、個別の受信構造コンポーネントをデータ転送が開始
された構造コンポーネントに接続するフィードバックラ
インとを有する多重プロセッサシステムにおいて、デー
タ転送を開始する構造コンポーネントに設けられアドレ
ス指定信号を複数のアドレス指定ラインに同時に供給す
ると共にこれらアドレス指定ラインを経て関連する構造
コンポーネントに供給してこれら構造コンポーネントを
作動させる手段と、フィードバックラインに設けられ個
別の受信構造コンポーネントを相互接続すると共にデー
タ転送が開始された構造コンポーネントに接続する手段
とを具えることを特徴とする。前記接続手段は解放コレ
クタ型トライステート技術の回路を組み込み得るように
する。

又、前記受信構造コンポーネントにはデータ信号の安定
化後短期間に亘りデータの全部を一時的に記憶する個別
のバッファ記憶レジスタを夫々設は得るようにする。上
記短い期間を４０ｎｓとする。更に前記受信構造コンポ
ーネントにはデータを直ちに取り出し得るバッファ記憶
レジスタを設けるか、又は各々か数段より成り、最初に
受信したデータを先ず最初に発生し、次いで後に受信し
たデを発生側るバッファ記憶レジスタを設は得るように
するのが有利である。特に同時に受信したデータ信号に
同期して作動する少なくとも２個の同一構成の受信構造
コンポーネント、特にプロセッサユニットを更に具える
のが有利である。

数個の受信構造コンポーネントの作動を同時に制御し得
る本発明の上述した特徴によれば、実際場受信構造コン
ポーネントのデータ転送を同時に行い得る利点がある。

これがため、本発明を用いる際、入力データの伝送によ
るも遅延が導入されない限り種々のプロセッサを互いに
同期させる必要がある際特に有利である。

本発明によれば、データ転送の検査はフィードバック信
号ＤＴＡＣＫによって行う。このフィードバック信号は
、受信構造コンポーネントの各々に出力信号として存在
すると共にデータ転送を開始する構造コンポーネントの
各々に入力信号として存在する。本発明方法の実施に当
たっては、個別のフィードバック信号を単に互いに重畳
させるようにする。この際かかる使用を使用を種々のバ
ス使用で実施する場合には種々のトライステート駆動装
置を用いることができる。しかし、解放コレクタ駆動回
路を用い、これをＶＭＥバス仕様により使用するのが特
に有利である。

かかる開放コレクタ装置によればデータ転送が開始され
た構造コンポーネントによってエラーがシステムのいず
れの箇所に存在しても、このエラーを検出することがで
きる。フィードバック信号を重畳することによって使用
される技術に基因し、論理回路の組み合わせを得ること
ができる。

このフィードバック信号は同期化されたデータ転送の時
間フレーム内に存在する。かようにして、接続されたデ
ータブロックの読出しを特に高速とすることができる。

伝送エラーが発生した受信構造コンポーネントの識別は
エラー信号“バスエラー（ＢＥＲＲ）”によって行う。

この際、発生したエラーのアドレス指定はエラーが発生
した構造コンポーネントのバッファ記憶レジスタに自動
的に記憶することができ、従ってデータ転送が開始され
た構造コンポーネントはエラーのある伝送のみを再転送
する必要があるだけである。このバ・ノファ記憶レジス
タはデータ転送が開始された構造コンポーネントによっ
て読出し得るようにする必要がある。又、特に有利な点
はフィードパ・ツク信号Ｄ　’ｒ　Ａ　ＣＫをデータク
ロック信号にたいして同期化することである。この場合
にはデータバスを多重動作可能とし、従って例えば２種
類のデータクロック信号ＤＳＡ及びＤＳＢを用いる用に
する。

更に本発明システムにはデータ信号の領域に実行時間差
に対する高度の許容限界を設けるようにするため、多重
データバで動作させることもできる。

この際、デマルチブレクシングにより存在するようにな
った実行時間差は同等不所望な影響は受けない。更に、
本発明システムは、所定児間クレームを用いるにもかか
わらず、成る分散帯域幅内でデータクロック信号を許容
することもできる。

従って、データは、データクロック信号ＤＳがスイッチ
オンされた後、極めて遅＜、４０ｎｓで転送されるよう
になる。復号結果が正となる場合にはフィードバック信
号ＤＴＡＣＫが発生するが、この信号はデータクロック
信号ＤＳの発生後２０Ｑｎｓより速くはならない。

有効なデータ転送が実行されない場合にはエラー信号Ｂ
ＥＲＲが発生し、基準アドレスがメモリ装置に記憶され
るようになり、このメモリ装置はデータ転送が開始され
た構造コンポーネントによって読み出し得るようにする
。これはデータクロツタ信号ＤＳの発生後遅くとも１５
０ｎｓで発生させる必要があり、従ってフィードバック
信号ＤＴＡＣＫを発生し得る最も速い瞬時以前に充分安
全な時間が確保されるよううにする。

データ転送が開始される構造コンポーネントはアドレス
指定信号を発生することができ、この信号によって伝送
すべきデータの種々の優先順位間の差を制御し得るよう
にする。

図面を参照して本発明を説明する。

第１図には本発明コンピュータの全体を符号１０で示す
ものとする。このコンピュータ１０は多数の部品及びコ
ンポーネントを具えるが、そのうちの、本発明を理解す
るに必要な関連するもののみを第１図に示す。コンピュ
ータ１０は、その種々の構造コンポーネント又はモジュ
ール間を導電的に接続するバス１２の周りに配設する。

このバス１２に、伝送モードの双方で作動する構造コン
ポーネント１４を接続する。この構造コンポーネント１
４と同一構成の他の構造コンポーネント１６もバス１２
に接続する。第１図に示すところでは、構造コンポーネ
ント１４はデの転送を開始するモジュールとし、構造コ
ンポーネント１６はデータを受信するモジュールとする
。データの転送を開始する構造コンポーネント又はモジ
ュールを以下伝送構造コンポーネント又はモジュールと
称する。他の構造コンポーネント１８は単に伝送モジュ
ールとして構成し、第一図に示す位置ではこれが能動で
ないものとする。更に他の構造コンポーネント２０を単
に受信モジュールとして構成する。この構造コンポーネ
ント１４から発生するデータ信号を構造コンポーネント
１６と同時に受信する。

実際の実行に当たり、バス１２をマザーボードにより構
成し、このマザーボードには上述した特定のコンポーネ
ントを含む種々の構造コンポーネント又はモジュールに
対する２１個の挿入可能なりセプタクルを設け、その各
々を挿入可能なブレ−ト又はエレメントとじて構成する
。これがため、かかるシステムにわ、多くとも２１個の
構造コンポーネント即ち１個の伝送構造コンポーネント
及び多くとも２０個の受信構造コンポーネントを用いる
ことができる。

構造コンポーネント１８は最小の構成とする。

即チこの構造コンポーネントには単に１個の制御ユニッ
ト２２例えばマイクロブロセ・ノサを設け、これをアド
レス指定ラインＡ３１〜ＡＯ、データラインＤ３１〜Ｄ
ｏ１及びフィードバックラインＤＴＡＣＫに接続する。

これらラインＡ３１〜八〇、Ｄ３１〜ＤＯ及びＤＴＡＣ
Ｋの全部はバス１２に設けると共に構造コンポーネント
１４．１６．１８及び２０のような構造コンポーネント
の各々に接続し得るようにする。これらラインＡ３１〜
ＡＯ１Ｄ３１〜Ｄｏ及びＤＴＡＣＫに現れる個別の信号
の時間シーケンスをクロック信号発生刷２４によって制
御する。即ちこのクロ・ツク信号発生刷２４によって多
重構造エレメント２６を制御し、これにより最上位ビッ
トを伝送するデータラインＤ３１〜ＤＯの一方の半部と
、最下位ビットを伝送するデータラインＤ３１〜ＤＯの
他方の半部とを制御ユニット２２に交互に接続する。こ
のクロック信号発生刷２４は、多重構造エレメント２６
の切換えと同期してクロック信号を発生し、このクロッ
ク信号バス１２経て個別の受信構造コンポーネントに供
給する。又、フィードバックラインＤＴＡＣＫを制御ユ
ニット２２に直接接続してフィードバックラインＤ　Ｔ
　Ａ　ＣＫに現れるフィードバック信号を制御ユニット
２２に供給する。制御ユニット２２の１部分の構成自体
は既知である。又、この構造コンポーネント１８には制
御配置、即ちマイクロプロセッサのほかに読出し／書込
み、即ちレディ（ランダム）アクセスメモリ（ＲＡＭ）
及び永久即ちリードオンリ　メモリ（ＲＯＭ）を設ケル
。

更に、第１図に示す制御ラインのほかに、周辺機器接続
用の複数の追加の制御ライン及び入力／出力ラインを設
け、これらラインの全部を制御ユニット２２に接続する
。

構造コンポーネント２０は単に受信モジュールとして構
成する。この構造コンポーネントには中間即ちバッファ
メモリ２８を設ける。このバッファメモリ２８は３２ビ
ット幅のシフトレジスタとして構成する。これは、デー
タをまず最初バッファメモリ２８に導入し、且つこのバ
ッファメモリ２８に取り出すことを意味する。従って、
バッファメモリ２８から取り出されたデータは更に処理
されるようになる。この更に他の処理ユニットによって
、バッファメモリ２８が到来データを受信し得る場合に
のみ転送論理エレメント３０の作動により他のデータを
バッファメモリ２８に書き込み得るようにする。又、こ
の転送論理エレメント３０はフィードバックラインＤＴ
ＡＣＫにフィードバック信号を導出する。更に、バッフ
ァメモリ２０にはデータクロックラインＤＳに接続しこ
れによってデータ転送瞬時を決めるデータクロック信号
をバッファメモリ３０に供給する。受信構造コンポーネ
ント２０はアドレス指定ラインＡ３０−ＡＯを経て作動
させ、この際、１本のアドレス指定ラインによってバッ
ファメモリ２８を作動させると共に図示しない手段で、
関連する処理ユニットをも作動させるようにする。

かかる作動に用いられるアドレス指定ラインは構造コン
ポーネントに対し特定のものとする。これは、アドレス
指定ラインＡ３１〜ＡＯの他の１本を種々の構造コンポ
ーネントの各々の作動に割り当てることを意味する。か
ようにして、個別の伝送構造コンポーネントによって構
造コンポーネントの何れの物が所定のデータを同時に受
信するかを決めることができる。これがため上述したよ
うに個別の構造コンポーネントのアドレス指定に対して
マザーボードは２１本のアドレス指定ラインＡ３１〜Ａ
Ｏ及び関連するアドレス指定信号を必要とする。

構造コンポーネント１６内に示されるように第１図の構
造ユニット２０の構成の例では、バッファメモリ３０を
シフトレジスタとして構成しないで、アドレス指定可能
なメモリエレメントとして構成する。この場合には構造
コンポーネントの作動に用いられないアドレス指定ライ
ンＡ３のうちの８本によってバッファメモリ２８のアド
レス指定を行うようにする。従ってこのバッファメモリ
２８ＬＬ　高速’　”ラフアメモリとして、又は制御ユ
ニット２２のいわゆるキャッシュメモリとして用いるこ
とができる。

構造コンポーネント１６には伝送構造コンポーネント１
８の構造エレメント及び受信構造コンポーネント２０の
構造エレメントを構エレメントを設けるため、これは送
信モード及び受信モードの双方で好適に作動させること
ができる。中間即ちバッファメモリ２８はアドレス指定
ラインＡ３１〜ＡＯのうちの作動信号の伝送に用いられ
るラインから個別に分離されたアドレス指定ラインＡ３
１〜ＡＯのうちの８本に接続すると共に構造コンポーネ
ント１６のアドレスに相当する作動アドレスラインに接
続する。データラインＤ３１〜ＤＯ、フィードバックラ
インＤＴＡＣＫ及びデータクロブタラインＤＳの伝送作
動モードから受信作動モードの切り換えをスイッチ３２
で示す。第１図に示すところではこのスイッチ３２′を
制御ユニット２２′で制御する。伝送モードでの作動中
クロンク信号の制御は、構造ユニット１８のクロック信
号発生刷２４につき説明した所と同様にしてクロック信
号発生刷２４′によって行う。この構造ユニット１６で
はデータラインＤ３１〜ＤＱに対し同等多重動作を行わ
ない。構造フンボーネント１６が伝送モードで作動する
場合には制御ユニット２２′のデータバスをスイッチ３
２′を経てバス１２に接続する。又は、信号発生刷２の
一方の出力端子をバス１２のデータクロックラインＤＳ
に接続スル。この作動条件ではバス１２のフィードバッ
クラインＤＴＡＣＫに存在するフィードバック信号をス
イッチあ４′を経て制御ユニット２２＃に供給する。構
造コンポーネント１６の受信モードでの作動中スイッチ
３２′は第１図に点線で示す両スイッチ位置のうちの下
が和の位置にあるものとする。かかる状態のもとで、デ
ータラインＤ３１−ＤＯに現れるデータはバッファメモ
リ２８′に供給されるようになる。かかるデータの転送
制御は、転送論理エレメント３０′及びデータクロック
ラインＤＳに現れるデータクロック信号を用い、構造コ
ンポーネント２０につき説明した所と同様に行う。

構造コンポーネント１４の構成及び作動は構造コンポー
ネント１６の構成及び作動と同様であり、従って関連す
るエレメントには二重ダッシュ符号でなく一重のダッシ
ュ符号を付して示す。

転送論理エレメント３０並びに転送論理エレメント３０
′及び３０″の出力に相当するスイッチ３０′及び３０
′の出力は全て開放コレクタ回路の出力として構成する
。かようにしてバス１２における受信構造エレメントの
全部のフィードバックラインＤＴＡＣＫを電気的に接続
することができる。

上述した図示しない制御ラインとしてはエラー信号ライ
ンとしてはエラー信号ラインＢＥＲＲがある。このエラ
ー信号ラインＢＥＲＲにより伝送されるエラー信号は、
受信論理エレメントがエラーを検出する際個別の受信構
造エレメントにより第１図につき説明した所と同様の構
成に対し非同期で発生する。従ってこのエレメント信号
は個別の伝送構造コンポーネントによって検出され、次
いで伝送構造コンポーネントによって後の時点にデータ
転送を繰返す。

第２図に示すタイミング図から明らかなように第１瞬時
ｔ０では伝送構造エレメントによって個別の受信構造エ
レメントのアドレス指定信号を発生する。データクロッ
ク信号は、伝送構造エレメントによりアドレス指定信号
の発生後の最も速い時点３５ｎｓに例えば、瞬時ｔｌａ
にデータクロックラインＤＳに発生する。種々の異なる
データクロック信号が多重データバスシステムに発生す
る場合には第２データクロツク信号を例えば瞬時ｔ１ｂ
に発生し得るようにする。この場合最も早いデータクロ
ック信号及び最も遅いデータクロック信号間の時間差、
即ち瞬時ｔｌａ及び瞬時ｔＩｂ間の時間間隔は伝送構造
エレメントでＩｏｎｓ以上としてはならず、しかも受信
ユニットに対する関連する時間間隔も可能なゲート遅延
を含み２０ｎｓ以上としてはならない データクロック信号の発生後直ちに、又は短い時間で、
即ち瞬時ｔ２でデータラインＤＯ〜Ｄ３１は作動状態と
なる。瞬時ｔ３でデータラインＤＯ〜Ｄ３１はに現れる
信号は伝送構造エレメントにより決まる２進状態になる
ものとする。この瞬時からデータラインＤＯ〜Ｄ３１に
現れるデータ信号の値は個別の受信構造エレメントによ
って受は得るようにする。瞬時ｔ４で受信構造コンポー
ネントはフィードバック信号をフィードバックラインＤ
ＴＡＣＫに発生してデータ転送が行われたことを示す。

この信号発生は、瞬時ｔｌｂにデータクロックラインＤ
Ｓにデータクロック信号を発生した後の２００ｎｓより
早い時点には発生しない。

受信構造コンポーネントにメモリ容量のオーバーフロー
が発生するか、又はその他の理由でデータ転送が成功し
なかった場合には個別の受信構造コンポーネントがエラ
ー信号ＢＥＲＲを発生する。

このエラー信号発生は、データクロツタ信号ラインＤＳ
にデータラインＤＳにデータクロック信号を発生した後
の１５０ｎｓ内に行われるため、エラー信号は全ての状
態のもとで検出することができる。

次いでデータクロッタラインＤＳに現れるデータクロッ
ク信号は瞬時ｔ５ａに再び終了することができる。これ
はフィードバック信号の発生前には生じない。従って可
能な他のデータクロック信号も瞬時ｔ５ｂに終了し得る
が、これは瞬時ｔ４前には起こり得ない。

瞬時ｔ５ａにデータクロックラインＤＳに供給されるデ
ータクロック信号の終了直後データラインＤ３１〜ＤＱ
に現れるデータ信号は瞬時ｔ６に任意の値になり得るも
のとする。次いで瞬時ｔ７ではデータラインＤに現れる
信号は未規定状態になり得るものとする。これがため、
バスドライバーが３状態スイッチング回路である場合に
はかかるスイッチイング回路はスイッチオフされるよう
になる。上述した瞬時ｔ６はデータクロックラインＤＳ
に現れるデータクロック信号が終了する瞬時ｔ５ｂの前
後に起きる。瞬時ｔｓｂにデータクロック信号が終了し
た後のフィードバックラインＤＴＡＣＫに供給されるフ
ィードバック信号も瞬時ｔ８で再び終了し得るようにな
る。同様のことがアドレス指定信号にもあてはまるが、
データクロツタ信号の終了する瞬時ｔ５ｂとアドレス指
定信号の終了する瞬時ｔ９との間で少なくともＩｏｎｓ
待機する必要がある。

本発明は、同一の型又は異なる型のプロセッサを同一の
利点に使用し得る多重プロセッサシステムに特に有利に
用いることができる。特に有利な点は、同一の型のプロ
セッサを互いに同期し得ることである。例えば受信構造
コンポーネントへの割り込みは同一瞬時に正しくトリガ
し得、従って受信構造コンポーネントにより実行される
操作を互いに完全に並行して進めることができる。かよ
うにして最初にアドレス指定された構造コンポーネント
と最後に構造コンポーネントとの間に時間シフトが生じ
る可能性を回避することができる。

従来この時間シフトは個別の受信構造コンポーネントへ
のデータ転送を行う各瞬時に必要とされていた複数のバ
スサイクルの性能に対し所望されていたものである。

従って、前述したように、例えば２１個の受信構造コン
ポーネントを設ける場合には従来必要とされていた１０
０個以上のバスサイクルを省略することができる 更に、従来上述したようにデータ転送用の受信構造コン
ポーネントの最大数（例えば６８０２０型のマイクロプ
ロセッサでは７）をシーケンシャルデータ転送性により
生ずる種々の割込みの数によって決めるようにしている
が、本発明によれば、かかる制限を回避することができ
る。

又、本発明は、多重プロセッサシステムにおける種々の
プロセッサの状態調整にも適用することができる。従来
、状態ビットは汎用メモリレジスタでセットされ、従っ
て各プロセッサはこれら状態ビットをアクセスし得るよ
うにする必要があった。例えば、操作装置を用い、粉の
目的のためにプロセッサのうちの１つの関連する状態ビ
ットを変更する場合には、この特定の操作装置が使用さ
れていることを判断するために他のプロセッサの全部で
読み取りサイクルを実行する必要がある。

個別のプロセッサによるこの特定の操作装置の使用が終
了した後全サイクルを再度繰り返す必要がある。かかる
状態管理を行うとバス時間の大部分が費やされるように
なる。

本発明の特性を用いる場合には本発明に従って“メッセ
ージバーツシングサイクルを、従来よりも極めて短い期
間でプロセッサの全部に同時に供給することができる。

かよううにして、管理機能をマスタープロセッサに最早
や制限されることなく実行することができる。

更に本発明によればプロセッサ構造コンポーネントの各
々が構造コンポーネント相互の仮想又は実際の状態に関
する情報供給を行い得るようにしてエラー　トレレーテ
ィイングシステムを構成することができる。かよううに
して構造コンポーネントの無すアクティング及び不適当
なリアクティングによる故障を識別することができる。

又、多重プロセッサシステムの実時間特性も著しく改善
することができる。従って、上述した２１個の構造コン
ポーネントを設ける変わりに例えば１０個のプロセッサ
構造コンポーネントを特定のシステムに設ける場合でも
、実際に割り込み処理をきわめて短い期間例えば１μ秒
内に実施することができる。この点、同一の大きさの従
来のコンピュータではその少なくとも１０倍の期間を必
要とする。

【図面の簡単な説明】

第１図は本発明に従って作動し得るコンピュータシステ
ムの構成を示すブロック図、 第２図は本発明方法の特性を利用する際のコンピュータ
の諸部分に生ずる種々の信号の発生瞬時を示す説明図で
ある。 １０　・・・　コンピュータ １２　・・・　バス １４．１６．１８．２０　・・・　構造コンボーント２
２．２２’　、２２’　　・・・　制御ユニット２４．
２４’　、２４’　　・・・　クロック信号発生刷２６
　・・・　多重構造エレメント ２８．２８’　、２８’　　・・・　バッファメモリ３
０．３０’　、３０“　・・・　転送論理エレメント３
２′、３２″　・・・　スイ、、チ 特許出願人　　フォース　コンピュータース　ゲーエム
ベーハーＦＩＧ、１

Claims (1)

1. 【特許請求の範囲】 １、構造コンポーネント、特に多重プロセッサシステム
   の構造コンポーネント間でデータを転送するに当たり、
   この構造コンポーネントはデータ転送を開始し得ると共
   に特定のアドレス指定信号により作動し得、データ転送
   開始構造コンポーネントはデータを複数の他の構造コン
   ポーネントに転送し、個別の受信構造コンポーネントの
   アドレス指定を行うアドレス指定信号はデータ転送開始
   構造コンポーネントによりバスシステムに供給し、各受
   信構造コンポーネントは発生したデータ転送のデータ転
   送終結後少なくとも１つのフィードバック信号を発生す
   るようにした構造コンポーネント間のデータ転送方法に
   おいて、複数の受信構造コンポーネントを同時にアドレ
   ス指定し、データ転送が開始された構造コンポーネント
   によって発生したデータをかくしてアドレス指定された
   受信構造コンポーネントに同時に供給、受信構造コンポ
   ーネントの全部のフィードバック信号を論理的に結合し
   てその結果をデータ転送が開始された構造コンポーネン
   トに供給するようにしたことを特徴とする構造コンポー
   ネント間のデータ転送方法。 ２、前記フィードバック信号は、データ転送成功時バス
   システムによりきまる時間周期内に受信構造コンポーネ
   ントの各々によって発生することを特徴とする請求項１
   に記載の構造コンポーネント間のデータ転送方法。 ３、前記時間周期は３０〜１００ｎｓとしたことを特徴
   とする請求項２に記載の構造コンポーネント間のデータ
   転送方法。 ４、前期個別の受信構造コンポーネントは各々が前記フ
   ィードバック信号を適正時間に発生し得ない際その記憶
   レジスタにエラー表示を記憶し、この記憶レジスタの内
   容を他の構造コンポーネントによって特にデータ転送が
   開始された構造コンポーネントによって読み取り得るよ
   うにしたことを特徴とする請求項１に記載の構造コンポ
   ーネント間のデータ転送方法。 ５、前記個別の受信構造コンポーネントはデータ転送不
   成功時予定時間周期内にエラー信号を発生するようにし
   たことを特徴とする請求項１に記載の構造コンポーネン
   ト間のデータ転送方法。 ６、前記構造コンポーネントをアドレスしていするに必
   要でないバスシステムのアドレス指定信号を用いて受信
   構造コンポーネントのサブユニットをアドレス指定する
   ようにしたことを特徴とする請求項１に記載の構造コン
   ポーネント間のデータ転送方法。 ７、データ転送が開始された構造コンポーネントは受信
   構造コンポーネントとしても用いることができ、かつ個
   別の受信構造コンポーネントの少なくとも１部分はデー
   タ転送が開始された構造グループとしても用いることが
   できるようにしたことを特徴とする請求項１に記載の構
   造コンポーネント間のデータ転送方法。 ８、前記フィードバック信号は、その出力システムに少
   なくともアドレス指定信号が確実に存在した後データ転
   送が開始される構造コンポーネントにより発生したデー
   タクロック信号の発生直後の予定瞬時に発生し、予定瞬
   時は個別の受信構造コンポーネントがエラー発生時にエ
   ラー信号を発生し得る予定時間周期の終了後に発生する
   ことを特徴とする請求項１に記載の構造コンポーネント
   間のデータ転送方法。 ９、予定時間瞬時は前記データクロック信号の発生後２
   ００ｎｓ発生することを特徴とする請求項８に記載の構
   造コンポーネント間のデータ転送方法。 １０、前記予定時間周期を１５０ｎｓとしたことを特徴
   とする構造コンポーネント間のデータ転送方法。 １１、データ転送を開始し得る少なくとも１個の構造コ
   ンポーネントと転送されたデータを受信し得る少なくと
   も２個の構造コンポーネントとを有し、これら構造コン
   ポーネントはバスシステムによってお互いに接続し、該
   バスシステムは、データラインと、各アドレス指定可能
   な構造コンポーネントが特定の如くアドレス指定されて
   アドレス指定信号によりアドレス指定された個別の受信
   構造コンポーネントにより前記バスシステムのデータラ
   インに存在するデータを読み出すアドレス指定ラインと
   、個別の受信構造コンポーネントをデータ転送が開始さ
   れた構造コンポーネントに接続するフィードバックライ
   ンとを有する多重プロセッサシステムにおいて、データ
   転送を開始する構造コンポーネントに設けられアドレス
   指定信号を複数のアドレス指定ラインに同時に供給する
   と共にこれらアドレス指定ラインを経て関連する構造コ
   ンポーネントに供給してこれら構造コンポーネントを作
   動させる手段と、フィードバックラインに設けられ個別
   の受信構造コンポーネントを相互接続すると共にデータ
   転送が開始された構造コンポーネントに接続する手段と
   を具えることを特徴とする多重プロセッサシステム。 １２、前記接続手段は解放コレクタ型トライステート技
   術の回路を組み込むことを特徴とする請求項１１に記載
   の多重プロセッサシステム。 １３、前記受信構造コンポーネントにはデータ信号の安
   定化後短期間に亘りデータの全部を一時的に記憶する個
   別のバッファ記憶レジスタを夫々設けるようにしたこと
   を特徴とする請求項１１に記載の多重プロセッサシステ
   ム。 １４、上記短い期間を４０ｎｓとしたことを特徴とする
   請求項１３に記載の多重プロセッサシステム。 １５、前記受信構造コンポーネントにはデータを直ちに
   取り出し得るバッファ記憶レジスタを設けるようにした
   ことを特徴とする多重プロセッサシステム。 １６、受信構造コンポーネントには各々が数段より成り
   、最初に受信したデータを先ず最初に発生し、次いで後
   に受信したデを発生刷るバッファ記憶レジスタを設ける
   ようにしたことを特徴とする請求項１１に記載の多重プ
   ロセッサシステム。 １７、同時に受信したデータ信号に同期して作動する少
   なくとも２個の同一構成の受信構造コンポーネント、特
   にプロセッサユニットを更に具えることを特徴とする請
   求項１１に記載の多重プロセッサシステム。