JPS5844426Y2 - プロセッサ間情報転送装置 - Google Patents

Description

【考案の詳細な説明】 本考案はマルチプロセッサ方式に於けるプロセッサ間の
情報転送に関するものである。

従来、プロセッサ間の情報転送はプロセッサが実行して
いるプログラムの間をぬって、そのプロセッサに他のプ
ロセッサから割込みをかけて他プロセツサが前記第１の
プロセッサの管理下にあるメモリの内容を読出し、ある
いは書込みをすることによりプロセッサ間の情報転送を
行なっていた。

従って、情報転送を行なうためにプロセッサに割込機能
が必要であり、またそのプロセッサが実行するプログラ
ムは他プロセツサからの割込みを受付けられるように構
成しなげればならないため、プログラムの構成が複雑と
なり、プログラムを記憶するメモリの量が多くなり、７
０セツサの処理能力が低下するという欠点があった。

また、他のプロセッサのメモリを直接アドレス指定でき
るようなプロセッサを使用しなげればならない。

またプロセッサの管理できるメモリのアドレス情報を大
きくしなければならず、プロセッサの機能向上をする必
要があり、先に述へたプロセッサに割込機能が必要なこ
とも含めて、高価且つ複雑で、実装スペースの大きいプ
ロセッサを使用しなげればならない。

従ってシステムの添合コストが高くなり、システムの実
装が大きくなるという欠点もあった。

さらに、相手側のプロセッサの管理下にあるメモリの内
容を直接読出しする必要があるためプロセッサ間のイ／
ターフェイス回路が非常に複雑となる欠点もあり、この
条件は情報転送を行なう必要があるプロセッサの数が増
せば増すほど複雑になり、プロセッサ数が多いシステム
の場合は特に問題であった。

本考案の目的は、以上のような欠点を除いて、安価で、
機能が少なく、処理能力が小さいプロセッサにより構成
したマルチプロセッサのプロセッサ間情報転送装置を提
供することにある。

また、本考案の二番目の目的は、プロセッサ間情報転送
を行なう必要があるプロセッサが実行スるプログラムの
構成を簡単にし、メモリ量を少なくできるプロセッサ間
情報転送装置を提供することにある。

また、本考案の三番目の目的は、プロセッサ間の情報転
送制御のための回路構成を簡単にしたプロセッサ間情報
転送装置を提供することにある。

また、本考案の四番目の目的は、数多くのプロセッサに
より構成したマルチプロセッサ方式に採用するのに適す
るプロセッサ間情報転送装置を提供することにある。

本考案によるプロセッサ間情報転送装置は、所属プロセ
ッサが直接アドレス指定できる範囲のアドレス情報をわ
りふられ、且つ他プロセツサに対する送信情報を記憶す
る第１のメモリ部と；所属プロセッサが直接アドレス指
定できる範囲のアドレス情報をわりふられ、且つ他プロ
セツサからの受信情報を記憶する第２のメモリ部と；前
記第１のメモリ部に所属プロセッサからの送信情報を書
込む手段と；前記第２のメモリ部から所属プロセッサに
前記受信情報を読出す手段と；情報送受信を行なうプロ
セッサ間の情報転送路を前記第１のメモリ部に記憶され
た前記送信情報の受信側プロセッサ番号情報により設定
する手段と：前記第１のメモリ部に記憶されている送信
情報を読出し転送情報として前記情報転送路に送出する
手段と；前記情報転送路を介して送出される転送情報を
前記第２のメモリ部に書込む手段と；これらの各手段に
情報転送のための一連の前記各動作を逐次自動的に威さ
せる一連のタイミング信号を発生する手段とを備え；前
記第１および第２のメモリ部を介して前記一連のタイミ
ング信号によってプロセッサ間の情報転送を行なうこと
を特徴とする。

以下、図面を参照して説明する。

第１図は本考案の一実施例を示すブロック図で、２つの
プロセッサ間の情報転送を行なう場合を示す。

第１図に於いて、プロセッサ１１からプロセッサ１２に
向って情報転送を行なうものとするとプロセッサ１１は
一時記憶メモリおよびその制御回路（以下メモリ制御回
路と称す）３１の特定アドレスに設けた転送情報記憶エ
リアのアドレス情報をアドレスバス４１により一時記憶
メモリ制御回路３１へ送り、一時記憶メモリ制御回路３
１の転送情報記憶エリアに書込むデータをデータバス５
１により一時記憶メモリ制御回路３１に送る。

この一時記憶メモリ制御回路３１の特定アドレスに書込
まれたデータを一時記憶メモリ制御回路３１が読出し、
この読出したデータをプロセッサ間情報転送バス６を通
して一時記憶メモリ制御回路３２の転送情報記憶エリア
に一時記憶メモリ制御回路３２の制御により記憶させる
。

プロセッサ１２はこの一時記憶メモリ３２の特定アドレ
スに記憶されている内容を読出すためにこの特定アドレ
スのアドレス情報をアドレスバス４２を通して送り、こ
の特定アドレスに記憶されているデータをデータバス５
２を通してプロセッサ１２に送出する。

プロセッサ１２からプロセッサ１１に向って情報転送を
行なう場合の動作も以上の説明と同様である。

なお、第１図はプロセッサ２個の場合であるがｎ個のプ
ロセッサ間の情報転送を行なう場合も情報転送動作は第
１図に示した２つのプロセッサ間の情報転送動作と同様
であるので説明は省略する。

次に、本考案の一実施例の詳細を第２図により説明する
。

第２図は第１図に示したブロック回路の本発明に関連す
る部分を示したものである。

第２図に於いて、１１．１２はプロセッサを示すが１１
を送信側プロセッサ、１２を受信側プロセッサとしてプ
ロセッサ間の情報転送動作を説明する。

３１．３２は一時記憶メモリ制御回路、３１１は送信側
バスインターフェイス回路でアリ、この一方ハアドレス
バス４１、データバス５１を介してプロセッサ１１と接
続されており、他方はプロセッサ間情報転送バス６を介
して他プロセツサと接続されている。

また３２１は受信側バスインターフェイス回路であり、
この一方はアドレスバス４２、データバス５２を介して
プロセッサ１２と接続されており、他方はプロセッサ間
情報転送バス６を介して他プロセツサと接続されている
。

３１１′は受信側バスインターフェイス回路であり、こ
の一方はアドレスバス４１、データバス５１を介してプ
ロセッサ１１と接続されており、他方はプロセッサ間情
報転送バス６を介して他プロセツサと接続されている。

３２１′は送信側バスインターフェイス回路であり、こ
の一方はアドレスバス４２、データバス５２を介してプ
ロセッサ１２と接続されており、他方はプロセッサ間情
報転送バス６を介して他プロセツサと接続されている。

フロセツサ間情報転送バス制御回路１００はプロセッサ
からの起動を検出しその送信側プロセッサから送られて
きた受信側プロセッサ番号情報をもとに受信側プロセッ
サを識別し送信側プロセッサと受信側プロセッサとの間
のプロセッサ間情報転送バスを設定する制御をする回路
で、各々のプロセッサと制御線１０１，１０２等と接続
されている。

また、プロセッサ間情報転送バス制御回路１００は各種
のクロックパルス、カウントアツプパルスを発生するパ
ルス発生回路（図示せず）を内蔵しており、このパルス
発生回路から発生する各種パルスを各々の送信側バスイ
ンターフェイス回路、受信側バスインターフェイス回路
にクロック信号線１０３を通して供給し、システム全体
の動作の同期をとっている。

このパルス発生回路からは本発明の実施例に於いては第
３図に示すタイミングパルスＴ１．Ｔ２．Ｔ３．Ｔ４．
ｔｌ 、ｔ２．ｔ３゜ｔ４及びカウントアツプパルスＣ
Ｐを発生させている。

一時記憶メモリ３１２はプロセッサ１１が直接アドレス
指定できる範囲のアドレスをわりふられており、プロセ
ッサ１１から直接書込及び読出ができろ一時記１意メモ
リである。

この一時記憶メモリ３１２にはプロセッサ１１から他の
プロセッサに送信する転送情報か書込まれる。

この一時記憶メモリ３１２に書込まれる転送情報のフオ
マットは第４図に示す通りであり、この一時記憶メモリ
３１２の先頭にわりふられた絶対アドレス８番地からａ
＋ ５番地に第４図に示す転送情報のフォーマットの
内容を記憶する。

すなわち絶対アドレス８番地には相対アドレスＯ番地の
内容を記憶し、絶対アドレスａ ＋ １番地には相対ア
ドレス１番地の内容を記憶し、以下同様に記憶する。

また、この一時記憶メモリ３１２と同様な機能・条件を
有する一時記憶メモリはプロセッサ１２に対応して設け
られた送信側バスインターフェイス回路３２１′にも設
けられている。

また、一時記憶メモリ３２２はプロセッサ１２が直接ア
ドレス指定できる範囲のアドレスをわりふられており、
プロセッサ１２から直接書込及び読出ができる一時記憶
メモリである。

この一時記憶メモリ３２２には他のプロセッサからプロ
セッサ１２に送られてきたまた転送情報が書込まれる。

この一時記憶メモリ３２２に書込まれろ転送情報のフォ
ーマットは第４図に示す通りであり、この一時記憶メモ
リ３２２の先頭にわりふられた絶対アドレスｂ番地から
ｂ＋５番地に第４図に示す転送情報のフォーマットの内
容を記憶する。

すなわち、絶対アドレスｂ番地には相対アドレス０番地
の内容を記憶し、絶対アドレスｂ＋１番地には相対アド
レス１番地の内容を記憶し以下同様に記憶する。

また、この一時記憶メモリ３２２と同様な機能・条件を
有する一時記憶メモリはプロセッサ１１に対応して設け
られた送信側バスインターフェイス回路３１１にも設け
られている。

この場合、送信側バスインターフェイス回路に設けられ
た一時記憶メモリの絶対アドレス８番地と受信側バスイ
ンターフェイス回路に設けた一時記憶メモリの絶対アド
レスｂ番地とに於いてばａ −ｂ＞ ５ （ａ”ｓｂ
）あるいはｂ−ａ＞５ （ａ４＝ｂ ）の条件を満足す
るものとする。

送信側プロセッサから受信側プロセッサに転送する転送
情報のフォーマットは第４図に示す通り６バイト（８ビ
ツト／バイト）構成となっている。

この転送情報の相対アドレスＯのビット０には転送起動
情報が記憶され、相対アドレス１には受信側プロセッサ
番号が記憶され、相対アドレス２．３，４．５には実際
に受信側プロセッサか使用するデータか記憶されている
。

送信側プロセッサ１１が受信側プロセッサ１２に情報を
転送する場合、送信側プロセッサ１１はアドレスバス４
１により一時記憶メモリ３１２の絶対アドレスａ ＋
１番地のアドレス情報を送出し、データバス５１により
一時記憶メモリ３１２に書込む受信側プロセッサ番号を
送出する。

この動作は送信側プロセッサ１１、アドレスバス４１、
データバス５１．ア／ドゲート回路３１６、オアゲート
回路、一時記憶ノモリ３１２の経路で行なわれる。

また、この動作は第３図に示すタイミングＴ１内に実行
される。

同様に一時記憶メモリ３１２の絶対アドレスａ＋２番地
からａ＋５番地に送信側プロセッサから受信側プロセッ
サに転送し、受信側プロセッサが使用するデータを順次
１バイトずつ書込んでいく。

次にアドレスバス４１により一時記憶メモリ３１２の絶
対アドレス８番地のアドレス情報を送出し、データバス
５１にヨリ一時記憶メモリ３１２に書込む転送起動情報
を送出し、一時記憶メモリの絶対アドレス８番地に書込
む。

以上絶対アドレス８番地からａ ＋ ５番地へのプロセ
ッサ１１からの情報の書込み動作は第３図に示すタイミ
ングＴｌ内に実行される。

上述したように転送起動情報は最後に書込むようにプロ
セッサ１１は書込シーケンスを制御する。

次に第３図に示すタイミングＴ２になると、一時記憶メ
モリ３１２の絶対アドレス８番地情報を発生する一時記
瞳メモリアドレス情報発生回路３１５の情報がアンドケ
ート回路、オアゲート回路を経由してアドレスバス４１
上に現われ一時記瞳メモリ３１２のアドレスを指定する
わこれにより一時記憶メモリ３１２の絶対アドレスａ番
地の内容すなわち、転送起動情報がアンドゲート回路３
１γの一方の端子に読出され、アンドゲート回路３１７
、他のアンドゲート回路を通して第３図に示すタイミン
グＴ２かっタイミングｔ１にアンドゲート回路３１８の
一方の端子に現われる。

一時記憶メモリアドレス情報発生回路３１５は一時記憶
メモリ３１２の絶対アドレスａ ＋ １番地のアドレス
情報を発生させる回路であり、このアドレス情報はアン
ドゲート回路３１８を通って一時記憶メモリアドレスカ
ウンタ３１４の入力側に送られる。

一時記憶メモリアドレスカウンタ３１４は並列出力機能
を有するカウンタであり、ａ千１番地のアドレス情報を
並列人力機能によりプリセットされカウンタ動作を開始
する準備をする。

この一時記憶メモリアトｌ／スカウンタ３１４のプリセ
ット及びカウンタ動作を開始する準備動作はタイミンク
゛Ｔ２かつタイミングｔ１に実行される。

第３図に示すタイミングＴ２かつタイミングｔ２になる
とメモリアドレスカウンタ３１４の並列出力情報かアン
ドゲート回路を経由してアドレスバス４１上に現われ一
時記憶メモリ３１２のアドレスを指定する。

これにより一時記憶メモリ３１２の絶対アドレスａ −
＋−１番地の内容すなわち、受信側プロセッサ番号情報
がアンドケー ト回路３１９の一方の端子に読出される
。

この受信側プロセッサ番号情報は第３図ＶＣ示すタイミ
ングＴ２かつタイミングｔ２にプ「１セッサ間情報転送
バス制御回路１００に制御線１０１を通して送られる。

プロセッサ間情報転送バス制御回路１００に於いてはシ
ーケンス制御回路１０５がプロセッサからの起動要求が
ないかどうかをチェックするための動作を常時行なって
いる。

すなわち、すべてのプロセッサについて順順に１つずつ
走査し２、あるプロセッサからの転送起動安来があると
走査を停止しそのプロセッサに対応する出力リードに信
号を出す。

今、プロセッサ１１に対応する送信側バスインターフェ
イス回路３１１からプロセッサ間情報転送バス制御回路
１００を起動した時はシーケンス制御回路１０５はプロ
セッサ１１に対応する出力リードに信号を出しその信号
がアンドケート回路１０６の対応するアンドゲート回路
群の一方の端子に現われこの時シーケンス制御回路１０
５は走査を停止し、前記アンドケート回路群の一方の端
子に信号を出し続ける。

この動作により送信側バスインターフェイス回路３１１
から制御線１０１を通して送られてきた受信側プロセッ
サ番号情報はプロセッサ間情報転送バス制御回路１００
のアンドゲート１０６、オアゲート回路を通してラッチ
レジスタ１０７の入力側に送られ、このラッチレジスタ
１０７に受信側プロセッサ番号情報を記憶する。

このラッチレジスタ１０７に記憶された受信側プロセッ
サ番号情報はデコーダ１０８に送られ、このデコーダ１
０８で展開され、デコーダ１０８の受信側プロセッサ番
号に対応するリード線に信号が出力する。

デコーダ１０８の出力リードは各々のプロセッサに対応
しておりそのリード線は各々のプロセッサの受信側バス
インターフェイス回路に接続されてし・る。

今受信側プロセツザが１２であるとすると、プロセッサ
１２に対応する受信側バスインターフェイス回路３２１
とプロセッサ間情報転送バス制御回路１００の間の制御
線１０２に信号か現われ、この信号は受信側バスインタ
ーンエイス回路のアントラ゛−１・回路３２７の一方の
端子に信号が現われる。

この信号は第４図に示すタイミンクゴ２かつタイミング
ｔ３にフリップフロップ回路３２８のＳ端子に送られ、
フリップフロップ回路３２８がセットされ、出力端子Ｑ
に信号が出て、この信号はアンドゲート回路３２６の一
方の端子に出力が現われる。

次に第３図に示すタイミングＴ２かつタイミングｔ４に
なると、プロセッサ間情報転送バス制御回路１００内の
シーケンス制御回路１０５は走査停止状態を解除され、
再び走査を開始し、次のプロセッサ間情報転送バス制御
回路１００に対する起動検出動作な再開する。

次に第３図に示すタイミングＴ３になると、カウントア
ンプパルスＣＰか一時記憶メモリアドレスカウンタ３１
４に入力されるようになる。

最初のカウントアツプパルスが一時記憶メモリアドレス
カウンタ３１４に入力されると、一時記憶メモリアドレ
スカウンタ３１４の内容は一時記憶メモリ３１２の絶対
アドレスａ＋２番地の内容となり、この絶対アドレスａ
−１−２番地のアドレス情報はアンドゲート回路、オ
アゲート回路を通してアドレスバス４１上に現われ、一
時記憶メモリ３１２に送られる。

一時記憶メモリ３１２から読出された転送情報はアンド
ゲート回路３２０を通してプロセッサ間情報転送バス６
に現われ、受信側プロセッサに対応する受信側バスイン
ターフェイス回路の入口にあるアンドゲート回路３２６
の１つの端子に現われる。

しかし、プロセッサ間情報転送バス制御回路１００によ
り指定されている受信側バスインターフェイス回路は受
信側バスインターフェイス回路３２１のみであるから、
送信側バスインターフェイス回路３１１から送られてき
た転送情報は受信側バスインターフェイス回路３２１の
アンドゲート回路３２６を通して一時記憶メモリ３２２
に送られる。

一方受信側バスインターフェイス回路３２１に於いては
一時記憶メモリアドレス情報発生回路３２３から一時記
憶メモリ３２２の絶対アドレス情報ｂ＋２番地を発生さ
せ、そのｂ＋２番地のアドレス情報は第３図に示すタイ
ミングＴ２時にアンドゲート回路を通して一時記憶メモ
１１アドレス力ウンタ３２４の入力側に送られる。

一時記憶メモリアドレスカウンタ３２４は並列入力に並
列出力機能を有するカウンタであり、ｂ＋２番地のアド
レス情報を並列入力機能によりプリセットしカウンタ動
作を開始の準備をする○この一時記憶メモリアドレスカ
ウンタ３２４のプリセット及びカウンタ動作を開始する
準備動作は第３図に示すタイミングＴ２にて行なわれる
。

第３図に示すタイミングＴ３になると、一時記憶メモリ
アドレスカウンタ３２４の並列出力情報として一時記憶
メモリ３２２の絶対アドレスｂ ＋２２番地アドレス情
報はアンドゲート回路、オアゲート回路を通してアドレ
スバス４２を通して一時記憶メモリ３２２に送られる。

これにより送信側バスインターフェイス回路３１１から
送られてきた一時記憶メモリ３１２の絶対アドレスのａ
＋ ２番地に記憶されていた転送情報が前述した経路
を通して一時記憶メモリ３２２の絶対アドレスｂ＋２番
地に記憶される。

この時、送信側バスインターフェイス回路３１１と受信
側バスインターフェイス回路３２１とは同期して動作し
ているものとする。

次に２番目のカウントアツプパルスＣＰが一時記憶メモ
リアドレスカウンタ３１４に入力されると、該カウンタ
の内容は一時記憶メモリ３１２の絶対アドレスａ ＋
３番地の内容となり、また２番目のカウントアツプパル
スＣＰが一時記憶メモリアドレスカウンタ３２４に入力
されると該カウンタ３２４の内容は一時記憶メモリ３２
２の絶対アドレスｂ＋３番地の内容となる。

この時は前述した動作と同様な動作により、一時記憶メ
モリ３１２の絶対アドレスａ ＋ ３番地に記憶されて
いる転送情報が一時記憶メモリ３２２の絶対アドレスｂ
＋３番地に転送されて記憶される。

３番目のカウントアツプパルスＣＰが発生した時は前述
したと同様な動作により一時記憶メモリ３１２の絶対ア
ドレスバス４１上に記憶されている転送情報が一時記憶
メモリ３２２の絶対アドレスｂ−＋−４番地に転送され
て記憶されろ。

４番目のカウントアツプパルスＣＰが発生した時は前述
したと同様な動作により一時記憶メモリ３１２の絶対ア
ドレスａ＋５番地に記憶されている転送情報が一時記憶
メモリ３２２の絶対アドレスｂ−１−５番地に転送され
て記憶される。

以上の転送制御動作により送信側プロセッサ１１に対応
する送信側バスインターフェイス回路３１１内にある一
時記憶メモリ３１２に記憶されている転送情報は受信側
プロセッサ１２に対応する受信側バスインターフェイス
回路３２１内にある一時記憶メモリ３２２に転送されて
記憶されたことになる。

次に、第３図に示すタイミングＴ４時には、受信側プロ
セッサ１２はアドレスバス４２に〜時記憶メモリ３２２
の絶対ア＋゛レス情報り＋２番地のアドレス情報をのせ
てこのアドレス情報をアンドゲート回路３２５を通して
一時記憶メモリ３２２に送る。

この絶対アドレス情報ｂ＠−２番地のアドレス情報を受
信した一時記憶メモリ３２２は絶対アドレスｂ＋２番地
に記憶されている情報をアンドゲート回路３２５データ
バス５２を通してプロセッサ１２に送出し、プロセッサ
１２がその情報を受信する。

同様にして一時記憶メモリ３２２に記憶されている絶対
アドレスｂ＋３番地、ｂ＋４番地、ｂ＋５番地に対応す
るデータを順次プロセッサ１２が受信する。

以上の実施例の説明に於いては２つのプロセッサ間の情
報転送動作について説明したか、プロセツブの数が３つ
以上いくつになっても同様に本考案が適用できることは
明白である。

以上説明したように本考案によれば、下記の通りの効果
がある。

本考案によれば、割込機能が不要で全体の機能が少なく
、処理能力が小さいプロセッサを使用できる。

即ちプロセッサが直接アドレス指定できるメモリ容量が
小さく、安価且つ簡単で、小形のプロセッサにより構成
したマルチプロセッサ方式に於ける情報転送装置が得ら
れる。

また、プロセッサ間情報転送を行なう必要があるプロセ
ッサが実行するプログラムに割込処理の考慮をする必要
がなく、プログラムの構成が簡単で、プログラムを記憶
するメモリの量が少なく、処理能力を向上させたプログ
ラム構成が可能なプロセッサ間情報転送装置が得られる
。

また、本考案によればプロセッサ間の情報転送制御のた
めの回路構成を簡単にし、信頼性を向上させ、安価にし
、実装スペースを小さくすることもできる。

さらに本考案によれば、数多くのプロセッサにより構成
したマルチプロセッサ方式に採用するのに適するプロセ
ッサ間情報転送装置が得られる。

従って本考案によれば、マルチプロセッサ方式のシステ
ムの総合コストを安クシシステムの実装が小さくするこ
とができる。

これは情報転送を行なう必要があるプロセッサの数が多
くなればなるほどこの効果は太きい。

さらに本考案は安価なマイクロプロセッサを使用してマ
ルチプロセッサシステムを構成するのに最適である。

現在マイクロプロセッサが数多く市場に出まわっており
この安価なマイクロプロセッサを複数個使用して処理能
力の大きな制御回路を構成することが安価なシステムを
作るために不可欠な条件となっている。

さらに、また本考案のように、転送情報送受信関係にあ
るプロセッサが相互間で運のタイミング信号に従って個
別に情報転送処理を進めて転送路によって接続された送
受信メモリを介して転送情報を送受することは、プロセ
ッサ毎の自己管理制御によって自律的に情報転送を行な
うことができるため、従来のような転送情報の共通装置
を用いた場合に生じるプロセッサ間競合などによる転送
処理遅延を回避し得る上に、障害発生時などにおいてす
べてのプロセッサ間ノ情報転送が停止することを回避で
き、処理能力および信頼度を一層向上できる。

本考案の実施例に於いては、２つのプロセッサ間の情報
転送制御について述べたが、プロセッサが２つ以上いく
つのプロセッサ間の情報転送制御についても適用できる
ことは言うまでもない。

また第２図に於いては、本考案の本質的説明に必要ない
部分を省略しているが、送信側バスインターフェイス回
路内の回路構成及びタイミングのわりふりは他にもいろ
いろな構成が可能であり、また受信側バスインターフェ
イス回路内の回路構成及びタイミングのわりふりは他に
もいろいろな構成が可能である。

またプロセッサ間情報転送バス制御回路内の回路構成及
びタイミングのわりふりは他にもいろいろな構成が可能
である。

さらに第３図に示した各種のタイミングおよび、第４図
に示した転送情報のフォーマットは一例を示したにすき
゛ない。

例えば転送情報のバイト数あるいはワード数は任意であ
り、１バイト当りのビット数あるいは１ワード当りのビ
ット数は任意でよいことは明白である。

本考案の回路を構成する部品としては集積回路・半導体
等の電子部品を使用してもよいし、リレー等の電磁部品
を使用してもよい。

またプロセッサとしてマイクロプロセッサを使用しても
よいし、個別部品、集積回路で構成したプロセッサを使
用してもよい。

さらに本考案は各種バス制御線を８ビツト構成として説
明したが、８ビットより少ないビット数でも多Ｌ２ビッ
ト数でもよく任意のビット数に適用できることも明らか
である。

本考案の実施例に於いては、各種のタイミングパルス、
カラ ドアツブパルスを発生させるパルス発生回路をプ
ロセッサ間情報転送バス制御回路内に設け、ここから各
種回路にクロック信号線を通して各種のタイミングパル
ス、カウントアツプパルスを供給するようにしたが、こ
のパルス発生回路は各種回路に分散して設けてもよい。

さらに情報転送を行なう方向を本考案の実施例に於いて
は１方向についてしか説明しなかったが、すべてのプロ
セッサがそれぞれ送信側バスインターフェイス回路、受
信側バスインターフェイス回路を有しているので、情報
転送は双方向に任意のプロセッサと任意のプロセッサの
間で行なえることは明らかである。

本考案の実施例に於いては送信側バスインターフェイス
回路と受信側バスインターフェイス回路を分散して説明
したが、これは併合しても分散してもどちらでもよいこ
とも明らかである。

【図面の簡単な説明】

第１図は本考案の原理を示すブロック図、第２図は本考
案の実施例の回路図、第３図は第２図に示す各点のタイ
ミング図、第４図は本考案の一時記憶メモリに記憶する
転送情報のフォーマットを示す図である。 １１．１２・・・プロセッサ、２１，２２・・・プログ
ラム記憶メモリ及びその制御回路、３１．３２・・・一
時記憶メモリ及びその制御回路、４１．４２・・・アド
レスバス、５１，５２・・・データバス、６・・・プロ
セッサ間情報転送バス、３１Ｌ３２１’・・・送信側バ
スインターフェイス回路、３１１’、３２１・・・受信
側バスインターフェイス回路、３１２，３２２・・・一
時記憶メモリ、３１３．３１５．３２３・・時記憶メモ
リアドレス情報発生回路、３１４゜３２４・・・一時記
憶メモリアドレスカウンタ、３１６゜３１７．３１８．
３１９．３２０．３２５．３２６゜３２７．１０６・・
・ゲート回路、３２８・・・フリップフロップ回路、１
００・・・プロセッサ間情報転送バス制御回路、１０１
，１０２・・・制御線、１０３・・・クロック信号線、
１０５・・・シーケンス制御回路、１０７・・・ラッチ
レジスタ、１０８・・・デコーダ。

Claims (1)

【実用新案登録請求の範囲】
1. 所属プロセッサが直接アドレス指定できる範囲のアドレ
   ス情報をわりふられ、且つ他プロセツサに対する送信情
   報を記憶する第１のメモリ部と：所属プロセッサが直接
   アドレス指定できる範囲のアドレス情報るわりふられ、
   且つ他プロセツサからの受信情報を記憶する第２のメモ
   リ部と：前記第１のメモリ部に所匡プロセッサからの送
   信情報を書込む手段と；前記第２のメモリ部から所属プ
   ロセッサに前記受信情報を読出す手段と；情報送受信を
   行なうプロセッサ間の情報転送路を前記第１のメモリ部
   に記憶された前記送信情報の受信側プロセッサ番号情報
   により設定する手段と；前記第１のメモリ部に記憶され
   ている送信情報を読出し転送情報として前記情報転送路
   に送出する手段と；前記情報転送路を介して送出される
   転送情報を前記第２のメモリ部に書込む手段と、これら
   の各手段に情報転送のための一連の前記各動作を逐次自
   動的に成させる一連のタイミング信号を発生する手段と
   を備え；前記第１および第２のメモリ部を介して前記一
   連のタイミング信号によってフロセッサ間の情報転送を
   行なうことを特徴とするプロセッサ間情報転送装置。