KR950012509B1 - 마스타(Master)와 슬레이브 프로세서들(Slaves)간의 통신 회로 - Google Patents

Abstract

내용 없음.

Description

마스터(Master)와 슬레이브 프로세서들(Slaves)간의 통신 회로

제1도는 본 발명의 구성을 나타낸 블럭도.

제2도는 마스터 프로세서부의 제어회로의 상세도.

제3도는 슬레이브 프로세서부의 제어회로의 상세도.

제4도는 마스터 상태 감시회로의 상세도.

본 발명은 N개의 슬레이브 프로세서들로부터의 전송요구권을 마스터 프로세서에서 중재하여 버스상의 층들을 방지하고 마스터와 특정 슬레이브 프로세서간에 인터럽트 플랙을 자체 내장한 듀얼포트램의 공유 메모리 특성과 인터럽트 요구특성을 이용한 메시지 통신을 구현한 마스터와 슬레이브 프로세서들 간의 통신 회로에 관한 것이다.

일반적으로 프로세서간 통신을 구현하기 위해서, 하나의 마스터(Master) 프로세서가 동일 기능의 다수 슬레이브(Salves) 프로세서를 총괄하고, 슬레이브들에 대해 제어 데이터 송수신의 마스터 기능을 갖는 구조와 각 슬레이브 프로세서 보드가 동일 구조 및 기능 특성을 갖고 있고 수용되는 제어의 양에 따라 확장성을 갖는 구조와 여러개 슬레이브 프로세서들이 동시에 하나의 마스터 프로세서로 데이터 전송을 하고자 할 때 이의 충돌을 방지할 수 있는 중재로직을 가지며 이때 처리속도로 인해 장치성능이 영향을 받아서는 안되는 구조, 슬레이브 보드들간의 메시지 교환이 필요없는 제어구조를 가져야 한다.

위와 같은 구조의 프로세서간 통신을 구현하기 위해 종래에는 비동기 직렬 통신 포트를 마스터 프로세서에서 각 슬레이브 프로세서로 링크하여 사용하거나 HDLC(High level Data Link Contrl)같은 멀티 드롭(Multi-Drop)형 프로토콜을 사용하고 있다. 그의 특수한 경우로서 각 슬레이브 프로세서에 공유 메모리에 데이터를 올려주고 마스터 프로세서가 플링 방식으로 이 데이터를 수집해가는 단방향의 통신 방식등이 있다. 그러나 전자의 경우 프로토콜 검증으로 인해 소요되는 로드가 많이 걸리고 직렬 통신이므로 바른 전송속도를 얻지 못하는 단점이 있으며, 후자의 경우 병렬 버스 트랜스퍼를 하지만 폴링방식이므로 불필요한 엑세스 소요 시간을 갖으며 실질적인 양 방향(마스터와 슬레이브간)통신을 위한 중재 기능을 갖지 못하는 문제점이 있었다.

따라서, 본 발명은 상기의 제반 문제점을 해결하기 위하여 안출된 것으로서, N개의 슬레이브 프로세서들로부터의 전송요구권을 마스터 프로세서에서 중재하여 버스상의 충돌을 방지하고 마스터와 특정 슬레이브 프로세서간에 인터럽트 플렉을 자체 내장한 듀얼포트램의 공유 메모리 특성과 인터럽트 요구 특성을 이용함으로써, 메시지 통신을 구현한 마스터와 슬레이브 프로세서들 간의 통신 회로를 제공함에 그 목적을 두고 있다.

본 발명은 상기 목적을 달성하기 위하여, 상기 마스터 보드 CPU에 의하여 제어받으며, 여러 슬레이브 프로세서들로부터 인터럽트 발생신호에 의한 전송요구를 모토롤라 등에서 제공하는 인터럽트 제어용 칩인 상용의 다기능 칩(MFP)을 통해 접수하고 다기능 칩(MFP)의 중재를 통해 특정 슬레이브 프로세서를 선택하여 전송이 일어날 수 있도록 하는 버스 사용요구 중재 회로; CPU에 의하여 제어받으며, 듀얼포트램(DPRAM) 엑세스시 데이터나 어드레스의 버퍼 개/폐를 제어하고 칩 셀렉트신호를 만들어 상기 슬레이브 보드에 보내고 상기버스 사용요구 중재 회로에 칩 셀렉트신호를 보내며, CPU 사이클과 동기를 맞추기 위해 일정 지연시간을 갖고 데이터 트랜스퍼시기와 데이터 크기인식 신호인 DSACK*(Data Transfer and Size Acknowledge)신호를 만들어 내도록 하는 버스제어 및 DSACK 발생회로; 및 CPU에 의하여 제어받으며, 듀얼포트램을 엑세스할 경우 상기 버스 제어 및 DSACK 발생회로의 신호를 전달 받아 어드레스 및 데이터, 콘트롤 신호의 버퍼링을 제어하도록 하는 마스터 보드버퍼회로로 구성되며, 상기 슬레이브 보드는 CPU에 의하여 제어받으며, 듀얼포트램의 마스터 방향과 슬레이브 방향의 어드레스, 데이터, 제어신호선이 서로 다른 버스로 분리되어 있으며 엑세스 충돌의 방지를 위해 마스터가 엑세스하는 영역과 슬레이브가 엑세스하는 영역을 절대값 번지로 구분되도록 하는 DPRAM 주변회로; CPU에 의하여 제어받으며, 상기 DPRAM 주변회로의 버스를 제어하도록 하는 버스 제어회로; 및 CPU에 의하여 제어받으며, 슬레이브가 전송요구를 하기전에 마스터의 인터럽트를 감시하여 마스터가 슬레이브로 전송을 진행 중일 경우 슬레이브가 새로운 전송에 들어가지 않도록 하는 마스터 상태 감시회로를 포함하여 구성되는 것을 특징으로 하는 마스터 보드와 다수의 슬레이브 보드사이의 통신회로를 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 제1도는 본 발명의 구성을 나타낸 블럭도이며, 제2도는 마스터 프로세서부의 제어회로의 상세도이며, 제3도는 슬레이브 프로세서부의 제어회로의 상세도이며, 제4도는 마스터 상태 감시회로의 상세도이다.

제1도에 도시된 바와 같이 버스 중재 및 콘트롤 기능을 갖는 마스터 프로세서 보드의 블럭과 듀얼 포트램(Dual Port RAM)을 내장하고 이의 콘트롤 및 마스터의 상태를 감시하는 회로를 갖는 슬레이브 프로세서 보드의 블럭으로 구성한다. 슬레이브 프로세서 보드들은 동일한 기능 및 회로를 갖고 있으므로 회로설명 및 구성도를 위해 특정 한 보드(슬레이브 보드1)를 설정한다.

전체 구성은 마스터 프로세서 보드의 버스 사용 요구 중재회로(1), 버스제어 및 프로세서에게 트랜스퍼의 완료를 알려주는 신호인 DSACK(Data Transfer and Size Acknowledge) 발생회로(2) 및 마스터 보드 버퍼회로(3)가 있고, 슬레이브 프로세서 보드의 버스 제어 및 DSACK 발생회로(5), 듀얼포트램(DPRAM+) 주변회로(6), 마스터 상태 감시회로(7) 및 슬레이브 보드 버퍼회로(4)등으로 되어 있다.

버스 사용요구 중재회로(1)는 여러 슬레이브 프로세서들로부터 인터럽트 발생신호 INTR<n>(정상 상태 "1", 요구시 "0")에 의한 전송요구를 다기능 칩(MFP)을 통해 접수하고, 다기능 칩의 중재를 통해 특정 슬레이브 프로세서를 선택하여 전송이 일어날 수 있도록 한다. 각 슬레이브 프로세서들의 전송요구에 대한 중재방식은 우선 발생순위방식(First In First Out)으로 할수 있고 우선 순위방식(Priority Based Arbitration)으로 할 수도 있다. 선택된 슬레이브의 전송중에는 슬레이브로부터 전송요구는 접수된 후 상태를 유지될수 있도록 다기능 칩에 래치(Latch)되어 슬레이브의 전송완료시 연이은 통신버스 사용이 가능하다. 이러한 전송요구의 접수로 현재 슬레이브의 전송절차가 일시 중지(홀딩 또는 인터럽팅)등의 어떠한 장애도 받지 않도록 타 슬레이브의 전송요구에 대한 실행은 프로세서가 다기능 칩 레지스터를 콘트롤하여 마스킹한다.

버스 제어 및 DSACK 발생회로(2)는 듀얼포트램(DPRAM)(6) 엑세스시 데이터나 어드레스의 버퍼 개/폐 제어등을 담당한다. 또한 포트램 엑세스시 어드레스 디코딩을 통해 칩 셀렉트신호를 만들어 슬레이브 보드에 보내고 상기 버스 사용요구 중재 회로(1)에 칩 셀렉트신호를 보내며, CPU 사이클과 동기를 맞추기위해 일정 지연시간을 가고 데이터 트랜스퍼시기와 데이터 크기인식 신호인 DSACK*(Data Transfer and Size Acknowledge)신호를 만들어 낸다.

마스터 보드 버퍼회로(3)는 듀얼포트램(6)을 엑세스할 경우 어드레스 및 데이터, 콘트롤 신호의 버퍼링을 제어한다.

듀얼포트램 주변회로(6)는 듀얼포트램의 마스터 방향과 슬레이브 방향의 어드레스, 데이터, 제어신호선이 서로 다른 버스로 분리되어 있으며 엑세스 충돌의 방지를 위해 마스터가 엑세스하는 영역과 슬레이브가 엑세스하는 영역을 절대값 번지로 구분하여 사용한다. 즉 4Kbyte의 용량인 경우 상위 3Kbyte는 슬레이브가 마스터에게 보고하는 데이터영역으로 설정하는 슬레이브는 쓰기만 가능하고 마스터는 읽기만 가능하도록 한다. 마스터의 전송 데이터는 주로 명령위주로서 상대적으로 작은 용량이 소요되므로 하위 번지 1Kbyte는 마스터가 쓰고 슬레이브는 읽기만 하는 영역으로 사용한다.

슬레이브측의 마스터 상태 감시회로(7)는 슬레이브가 전송요구를 하기전에 마스터의 인터럽트를 감시하여 마스터가 슬레이브로 전송을 진행중(인터럽트 활성화상태)일 경우 슬레이브가 새로운 전송에 들어가지 않도록 한다. 이러한 방식으로 마스터는 슬레이브들에 최우선적으로 전송버스를 사용할 수 있는 권한을 갖고 있다.

슬레이브 보드의 프로세서가 마스터에게 메시지 전송을 요구하는 경우를 설명하면 다음과 같다.

버스 제어 및 DSACK 발생회로(5)는 어드레스를 디코딩하여 듀얼포트램 칩 셀렉트 신호(DPRAM_CS*)를 "0"상태로 만들어 듀얼포트램 주변회로(6)에 공급한다. 이때 듀얼포트램 회로(6)는 CPU로부터 어드레스 지정된 영역에 R/W신호("0"상태)에 의해 CPU 데이터를 쓰게 되고 쓰기 완료 후, 슬레이브 보드 CPU는 듀얼포트램(6)에 할당된 인터럽트 플랙 바이트에 임의의 데이터를 쓰므로서 마스터 보드 방향으로 INTR<1>신호를 "0"로 공급한다. 쓰기 동작시 버스제어회로(5)는 CPU와 동기를 맞춘 지연으로 DSACK0 신호를 "0"상태로 만들어 CPU에게 공급하므로 한 바이트 단위의 데이터 트랜스퍼가 이루어졌음을 CPU가 인식할 수 있도록 한다. 인터럽트 신호(INTR<1>)는 슬레이브 보드 버퍼(4)를 거쳐 마스터보드의 중재회로(1)의 입력으로 들어가고, 중재회로(1)의 다기능 칩은 모든 슬레이브 보드로부터의 인터럽트 요구를 접수하여 그중 선택된 슬레이브의 인터럽트를 CPU에게 요구하여 CPU가 특정 슬레이브로부터의 전송요구를 인식할 수 있도록 한다. CPU는 인터럽트 서비스방식인 인터럽트 서비스 프로그램 수행으로 선택된 슬레이브의 듀얼포트램(6)으로 헤더와 데이터 내용을 버퍼를 거쳐 읽어온다.

이때 마스터 보드의 버스제어회로는(2) 지정된 슬레이브 보드의 듀얼포트램(6)에서 전송데이터를 읽기 위해 칩 인애이블 신호(Slave_csl*)를 만들고 버퍼(3)를 통해 어드레스를 공급한다. 버스제어회로(2)는 듀얼포트램(6)이 데이터를 내놓을 수 있는 시점에 CPU와 싸이클동기를 맞춘 지연으로 DSACK0 신호를 "0" 상태로 CPU에 공급한다. 이때 CPU는 듀얼포트램(6)으로부터 전송 데이터를 바이트 단위로 읽어 오게 되고 읽어온 데이터에 대해 첵크 섬 바이트의 이상 유뮤 첵크등을 통한 신뢰성 검증에 들어간다. 이때 첵크검 바이트에 이상이 없거나 정상적인 데이터의 전송이 일어났을 경우 버스 제어회로(2)를 통해 지정 슬레이브의 칩 인에이블을 만들어 듀얼포트램회로(6)로 응답명령어(Acknowledge Command)를 전송하여, 슬레이브→마스터방향의 인터럽트 플랙 바이를 읽어주므로써 인터럽트 요구(Request)를 리셋트한다.

이때 듀얼포트램(6) 쓰기를 위해 필요한 어드레스와 데이터는 상기와 같이 마스터 보드 버퍼(3)를 거쳐 전달되고, 쓰기 인에이블 신호로 마스터 CPU의 읽기와 쓰기 선택(RW) 신호("0"상태)를 공급한다. 응답명령 전송시도 마스터→슬레이브 방향으로 인터럽트 플랙을 세트하여 슬레이브 보드에 인터럽트를 걸어 CPU가 전송을 인식할 수 있도록 한다. 응답 명령 전송후 마스터 CPU는 중재회로(1)의 인터럽트 마스크상태를 다시 풀어 다른 슬레이브 보드의 펜딩된 인터럽트 요구를 접수한다. 슬레이브의 프로세서는 인터럽트 서비스 프로그램 서비스를 통해 마스터로부터 응답 명령에 대한 전송 요구(Request)를 접수하고 소프트웨어 내부 큐(Queue)에서 응답과 일치하는 이미 전송된 데이터 번지를 찾아 스택(Stack)에서 응답과 일치하는 이미 전송된 데이터 번지를 찾아 스택(Stack)에서 제거된다. 슬레이브 프로세서는 마스터→슬레이브 방향의 인터럽트 플랙을 읽어 인터럽트 요구를 클리어시키고 인터럽트 서비스 프로그램 서비스를 빠져 나온다. 설정된 타임아웃 시간동안 응답이 없을 경우 소프트웨어 큐(Queue)에 저장된 기 전송 데이터를 다시 전송한다. 이러한 재 전송은 설정된 규약의 횟수에 따르며 정상적인 수행이 안될 경우 에러 처리를 한다.

마스터 프로세서가 슬레이브 프로세서에게 메시지를 전송하는 경우를 설명하면 다음과 같다.

마스터 프로세서는 중재회로(1)의 다기능 칩을 콘트롤하여 특정 슬레이브 프로세서의 전송 요구만 접수 가능하게 하고 그 외의 슬레이브 프로세서들로부터의 전송요구를 래치 상태로 마스크시킴으로써 마스터가 데이터 전송중에 다른 슬레이브부터의 전송요구를 접수하지 않는다. 보내고자 하는 데이터(이때 마스터의 데이터는 주로 명령하달방식인 명령을 선택된 슬레이브의 듀얼포트램(6)에 상기한 마스터 프로세서의 프로세서 전송과 같은 방법으로 쓴다. 선택된 슬레이브 보드의 마스터 상태 감시회로(5)는 마스터로부터 오는 전송요구선을 감시하며 마스터의 전송이 끝나기 전(인터럽트 플랙의 리셋트)에는 새로운 슬래이브로부터의 전송이 일어나지 않도록 한다. 즉, 마스터의 전송요구는 모든 슬레이브들의 전송요구에 우선하여 수행되도록 한다. 슬레이브는 마스터로부터의 전송요구를 접수하여 CPU의 인터럽트 서비스(ISR)가 시작되도록 한다. 슬레이브의 CPU는 인터럽트 서비스방식으로 듀얼포트램(6)으로부터 명령어(Command)를 읽어온다. 전송 데이터에 대한 신뢰성 검증 후 마스터에게 응답명령어를 전송하고 마스터→슬레이브방향의 인터럽트 플랙 바이트를 읽어주므로써 인터럽트 요구(Request)를 리셋트한다. 응답명령어 전송은 상기된 응답 전송(슬레이브→마스터)의 역 방향으로 진행된다.

제2도는 마스터 프로세서 보드의 프로세서간 통신회로의 세부회로도로써 중재회로를 구성하는 8은 다기능 칩(MC 68901), 버스 제어 회로인 9는 디코더(74F138), DSACK 발생회로인 10과 11은 74F32, 74F08 TTL이며, 버퍼회로로 사용되는 12에서 16은 74F245 TTL을 각각 나타낸다.

특정 슬레이브 보드로부터 메시지 전송요구인 인터럽트 요구 INTR<1>은 버퍼 TTL 74F245(16)를 거쳐 증폭되어 MFP(8)의 입력 10인 S_INTR<1>이 된다. 다기능 칩(8)은 내부 레지스터상에서 들어온 입력의 우선순위를 결정하여 CPU에게 인터럽트 요구신호(IRQ*)를 "0"로 공급한다. CPU는 인터럽트 인식신호(IACK*)를 "0"로 출력하고 이 싸이클 동안 다기능 칩은 해당 인터럽트 서비스 번지인 벡타 어드레스를 CPU에게 공급하게 된다. 이것은 입력된 인터럽트 레벨에 대한 서비스 루틴으로, 이 인터럽트 서비스가 수행시 CPU는 해당 슬레이브 보드의 듀얼포트램(6) 어드레스를 지정하게 되고 74F138(9,10) 디코더의 번역을 거쳐 해당 듀얼포트램(6)의 칩 셀렉트 신호(Slave_cs<1>)를 발생하게 된다. 상기 칩 셀렉트 신호(Slave_CS<1>)는 마스터 보드의 CPU가 듀얼포트램(6)을 읽거나 쓸 때 공급되는 신호이므로 듀얼포트램(6)의 데이터 엑세스 시점과 CPU 동기 싸이클을 맞춰 계산된 Wait_3 신호와 함께 OR 게이트(11)와 AND 게이트(12)를 거쳐 만들어진 DSACK0 신호를 "0"로 CPU에게 공급하여 CPU가 데이터의 트랜스퍼 시점을 알 수 있도록 한다. 칩 셀렉트 신호와 함께 듀얼포트램(6)을 향한 어드레스, 데이터, 읽기와 쓰기 선택신호(R/W)등의 신호가 13,15,17,14등의 버퍼(74F245)를 통해 듀얼포트램(6)에 공급된다.

특히 데이터는 칩 셀렉트가 액티브 "0"가 되고 CPU가 읽기와 쓰기 선택신호(R/W)가 "1"일때는 슬레이브 보드 방향으로, R/W 신호가 "0"일때에는 슬레이브 듀얼포트램(6)에서 마스터 보드 방향으로 데이터 방향 콘트롤이 이루어진다.

마스터 보드의 슬럿 핀은 17과 같이 36개 신호가 지정되어 백플레인을 통해 각 슬레이브 보드로 공급되거나 마스터 보드의 입력으로 받게 된다. 이때 Data_m(데이터), Addr_m(어드레스), RW_m(읽기와 쓰기 선택)의 신호는 모든 슬레이브 보드에 공통적으로 공급된다.

제3도는 슬레이브 프로세서 보드의 프로세서간 통신회로의 세부 회로도로서 버스 제어 및 DSACK 발생회로를 구성하는 20은 디코더(74F138), 21과 22는 OR 및 AND 게이트, 23은 듀얼포트램 주변회로, 26,27 및 28은 버퍼회로(74F245)를 각각 나타내었다.

슬레이브 보드에서 마스터 보드로 보내고자 하는 전송 메시지가 있을 경우, 해당 슬레이브 보드의 CPU는 듀얼포트램 회로(23)에 데이터 쓰기를 시작한다. 이때 지정된 어드레스로 버스 제어 회로인 디코더 74F138(20)에서 CPU어드레스를 번역하여 듀얼포트램(23)에 칩 셀렉트(DPRAM-CS*)를 "0"로 공급하게된다. 이러한 칩 셀렉트는 마스터 보드로부터 온 데이터를 듀얼포트램(23)으로부터 읽어올 때도 발생하게 된다.

이때 듀얼포트램(23)의 엑세스 시점과 CPU 동기 싸이클을 맞추어 계산된 Wait_2 신호회로와 함께 OR 게이트(21) AND 게이트(22)등을 거쳐 만들어진 DSACK0 신호를 "0"로 CPU에게 공급으로 CPU가 데이터의 트랜스퍼 시점을 알 수 있도록 한다. 듀얼포트램 회로(23)의 특성은 양 방향으로 어드레스와 데이터 그리고 콘트롤 신호를 두어 서로 엑세스할 수 있도록 되어 있고, 마지막 두 바이트를 인터럽트 플랙으로 사용하여 A방향에서 그 바이트를 쓰면 B방향으로 인터럽트 신호를 "0"로 발생하고 B에서 다시 해당 바이트를 읽으면 인터럽트를 다시 "1"로 리셋트할 수 있다.

따라서 CPU는 전송하고자 하는 데이터를 듀얼포트램(23)에 모두 쓴 후 마지막 바이트를 임의의 데이터로 쓰기 동작을 하면 인터럽트 발생 신호인 INTR이 버퍼(26)되어 INTR<1> 신호로 "0"상태로 마스터보드의 중재회로(1)로 입력되어 중재를 기다리게 된다. 슬레이브 보드로 입출력되는 신호는 버퍼회로(26,27,28)를 거치게 되는데 어드레스 및 콘트롤 신호를 한 방향으로 버퍼링되고 데이터는 마스터 보드가 지정한 슬레이브 보드의 듀얼포트램 칩 셀렉트 신호(CS_m)에 의해 게이트되고 WE 신호가 "0"상태인 경우 마스터 보드에서 전송하는 데이터가 슬레이브 보드의 듀얼포트램에 입력되고, "1"인 경우 슬레이브가 듀얼포트램(23)에 갖고 있는 전송데이타를 마스터 보드에서 읽어가게 된다. 슬레이브 보드의 슬럿(29)을 통해 입출력되는 신호는 어드레스와 데이터, 마스터로부터 지정된 칩 셀렉트 신호, 듀얼포트램 읽기와 쓰기 콘트롤 신호(R/W-m), 그리고 슬레이브 보드에서 마스터 보드로 전송요구 신호시 발생하는 INTR<1> 신호등이다.

제4도는 마스터 상태 감시 회로로서, 24는 디코더(74F138), 25는 읽기 버퍼(74F244)를 나타낸다. 현 슬레이브 프로세서가 마스터 프로세서에게 메시지를 전송하고자 할 경우, 마스터가 현 슬레이브 보드에 대해 엑세스를 하고 있는 상태인지를 감지하여 전송여부를 결정하기 위해 사용된다. 제3도에서 상위 어드레스를 디코딩 한 출력인 mon_cs가 "0"상태일 때, CPU가 엑세스할 수 있는 특정 하위 번지를 디코더(24)를 통해 지정하여 얻은 칩셀렉트 신호(mp_state)가 "0"로 발생시 읽기 버퍼 F244(28)을 열어 데이터 형태로 읽어 볼 때 마스터의 전송요구에 의해 발생된 제3도의 출력 IRQ 신호가 "0"상태라면 마스터 프로세서의 데이터 전송이 진행중이므로 슬레이브가 새로운 전송 싸이클에 들어가지 못하도록 한다.

이상에서 언급한 바와 같이 본 발명은 마스터와 슬레이브 프로세서간의 간단화된 통신 프로토콜 전송소요 시간을 단축할 수 있으며, 슬레이브가 전송요구 발생시 리얼타임으로 요구할 수 있는 인터럽트 방식을 회로를 간략화하여 요구에 대한 신속한 처리가 이루어지도록 하며, 제어용량의 확장으로 슬레이브 프로세서 보드를 증설할 경우 프로세서간 통신 버스의 큰 수정없이 관련 인터럽트 라인만 추가 연결하여 확장할 수 있어 회로의 효율성을 높이는 우수한 효과를 갖는다.

Claims (1)

1. 마스터 보드와 다수의 슬레이브 보드 사이의 통신회로에 있어서, 상기 마스터 보드는 CPU에 의하여 제어받으며, 여러 슬레이브 프로세서들로부터 인터럽트 발생신호에 의한 전송요구를 다기능 칩을 통해 접수하고 다기능 칩의 중재를 통해 특정 슬레이브 프로세서를 선택하여 전송이 일어날 수 있도록 하는 버스 사용요구 중재 회로(1); CPU에 의하여 제어받으며, 듀얼포트램(DPRAM)(6) 엑세스시 데이터나 어드레스의 버퍼 개/폐를 제어하고 칩 셀렉트신호를 만들어 상기 슬레이브 보드에 보내고 상기 버스 사용요구 중재 회로(1)에 칩 셀렉트신호를 보내며, CPU 사이클과 동기를 맞추기 위해 일정 지연시간을 갖고 데이터 트랜스퍼시기와 데이터 크기인식 신호인 DSACK*(Data Transfer and Size Acknowledge)신호를 만들어 내도록 하는 버스제어 및 DSACK 발생회로(2); 및 CPU에 의하여 제어받으며, 듀얼포트램(6)을 엑세스할 경우 상기 버스 제어 및 DSACK 발생회로(2)의 신호를 전달 받아 어드레스 및 데이터, 콘트롤 신호의 버퍼링을 제어하도록 하는 마스터 보드 버퍼회로(3)로 구성되며, 상기 슬레이브 보드는 CPU에 의하여 제어받으며, 듀얼포트램의 마스터 방향과 슬레이브 방향의 어드레스, 데이터, 제어신호선이 서로 다른 버스로 분리되어 있으며 엑세스 충돌의 방지를 위해 마스터가 엑세스하는 영역과 슬레이브가 엑세스하는 영역을 절대값 번지로 구분되도록 하는 DPRAM 주변회로(6); CPU에 의하여 제어받으며, 상기 DPRAM 주변회로(6)의 버스를 제어하도록 하는 버스 제어회로(5); 및 CPU에 의하여 제어받으며, 슬레이브가 전송요구를 하기전에 마스터의 인터럽트를 감시하여 마스터가 슬레이브로 전송을 진행 중일 경우 슬레이브가 새로운 전송에 들어가지 않도록 하는 마스터 상태 감시회로(7)를 포함하는 것을 특징으로 하는 마스터 보드와 다수의 슬레이브 보드사이의 통신회로.