JPH03222543A - バス転送応答方法 - Google Patents
バス転送応答方法Info
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- JPH03222543A JPH03222543A JP1843690A JP1843690A JPH03222543A JP H03222543 A JPH03222543 A JP H03222543A JP 1843690 A JP1843690 A JP 1843690A JP 1843690 A JP1843690 A JP 1843690A JP H03222543 A JPH03222543 A JP H03222543A
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- 230000004044 response Effects 0.000 claims description 25
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- 230000005540 biological transmission Effects 0.000 description 7
- 239000002131 composite material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、送受信装置間でクロックに同期してバス信号
の転送制御を行い、かつ、送信側からの命令転送サイク
ルと受信側からの該命令に対するアンサ応答サイクル（
リードデータ返送、ライト結果返送等）間でバスを開放
すると共に、転送クロックサイクル対応、または、転送
動作の終了時対応に、受信側から受信状態をステータス
コード信号で送信側へ応答する、いわゆる“スプリット
転送バス”における命令転送サイクルあるいはアンサ応
答サイクル期間中に転送先を特定するために送付するア
ドレスと別な装置識別符号（ＩＤ）を用いる方式におい
て、上記のようなスプリット転送バスの宛先ＩＤに関す
るステータスコードの付与方式に係わるもので、とくに
スプリット転送バスの宛先ＩＤに対する応答を、所定の
バスサイクル内で実行可能で、かつ、バス素子破壊の危
険性を回避し得るバス転送応答方式に係わるものである
。
の転送制御を行い、かつ、送信側からの命令転送サイク
ルと受信側からの該命令に対するアンサ応答サイクル（
リードデータ返送、ライト結果返送等）間でバスを開放
すると共に、転送クロックサイクル対応、または、転送
動作の終了時対応に、受信側から受信状態をステータス
コード信号で送信側へ応答する、いわゆる“スプリット
転送バス”における命令転送サイクルあるいはアンサ応
答サイクル期間中に転送先を特定するために送付するア
ドレスと別な装置識別符号（ＩＤ）を用いる方式におい
て、上記のようなスプリット転送バスの宛先ＩＤに関す
るステータスコードの付与方式に係わるもので、とくに
スプリット転送バスの宛先ＩＤに対する応答を、所定の
バスサイクル内で実行可能で、かつ、バス素子破壊の危
険性を回避し得るバス転送応答方式に係わるものである
。
〔従来の技術〕
例えば、交換機、情報処理装置等における情報転送手段
として用いられる“共通バス（あるいはバス）”の一つ
に、送受信装置間でクロックに同期してバス信号の転送
制御を行い、かつ、送信側からの命令転送サイクルと受
信側からの該命令に対するアンサ応答サイクル（リード
データ返送、ライト結果返送等）間でバスを開放すると
共に、転送クロックサイクル対応、または、転送動作の
終了時対応に、受信側から受信状態をステータスコート
信号で送信側へ応答する、いわゆる“スプリット転送バ
ス”がある。このようなスプリット転送バスにおいて、
命令転送サイクルあるいはアンサ応答サイクル期間中に
転送先を特定するために送付するアドレスと別な装置識
別符号（以下ｌＤという。）を用いる方式がある。
として用いられる“共通バス（あるいはバス）”の一つ
に、送受信装置間でクロックに同期してバス信号の転送
制御を行い、かつ、送信側からの命令転送サイクルと受
信側からの該命令に対するアンサ応答サイクル（リード
データ返送、ライト結果返送等）間でバスを開放すると
共に、転送クロックサイクル対応、または、転送動作の
終了時対応に、受信側から受信状態をステータスコート
信号で送信側へ応答する、いわゆる“スプリット転送バ
ス”がある。このようなスプリット転送バスにおいて、
命令転送サイクルあるいはアンサ応答サイクル期間中に
転送先を特定するために送付するアドレスと別な装置識
別符号（以下ｌＤという。）を用いる方式がある。
上記のようなスプリット転送バスのステータスコードの
定義において、送信側から送った宛先ＩＤに対して、各
受信側装置で予め付与された自己の固有ＩＤに宛先ＩＤ
と一致するものが全く無い場合、即ち、該当ＩＤを持つ
装置が実装されていないか、該当ＩＤを持つ装置が障害
状態で応答出来ないか、が有り得る。このような場合に
、ステータスコードを “０′ と ｌ′からなる複合
コード（この場合のステータスコードを ′ノーアンサ
′と呼ぶことにする）で定義できる。
定義において、送信側から送った宛先ＩＤに対して、各
受信側装置で予め付与された自己の固有ＩＤに宛先ＩＤ
と一致するものが全く無い場合、即ち、該当ＩＤを持つ
装置が実装されていないか、該当ＩＤを持つ装置が障害
状態で応答出来ないか、が有り得る。このような場合に
、ステータスコードを “０′ と ｌ′からなる複合
コード（この場合のステータスコードを ′ノーアンサ
′と呼ぶことにする）で定義できる。
従来のスプリット転送バスのステータスコードの定義で
は、前述した ゛ノーアンサ°のステータスコードを“
０′ と“１′からなる複合コードで定義するため、以
下の問題がある。
は、前述した ゛ノーアンサ°のステータスコードを“
０′ と“１′からなる複合コードで定義するため、以
下の問題がある。
■ 受信側の何れか一つの装置が代表して宛先■Ｄに一
致する装置が存在しないことを送信側に知らせる場合、
どの装置を代表に選べばよいかが問題になり、又、 ゛
ノーアンサ゛のステータスコードを送信する装置のみ特
別の論理回路が必要になり、装置のバスインタフェース
制御回路の対称性が無くなり、好ましくない。
致する装置が存在しないことを送信側に知らせる場合、
どの装置を代表に選べばよいかが問題になり、又、 ゛
ノーアンサ゛のステータスコードを送信する装置のみ特
別の論理回路が必要になり、装置のバスインタフェース
制御回路の対称性が無くなり、好ましくない。
■ 受信装置の全てが ゛ノーアンサ°のステータスコ
ードを返送する場合、バス上では全装置による同時バス
駆動により、バスのドライバ素子およびレシーバ素子が
オーバ駆動で破壊される危険性がある。又、バスの同時
駆動を避けるために、何等かの順序制御を行うと、装置
のバス制御回路が複雑になると共に、送信側で ゛ノー
アンサ゛認識に要する時間も長くなるという欠点がある
。
ードを返送する場合、バス上では全装置による同時バス
駆動により、バスのドライバ素子およびレシーバ素子が
オーバ駆動で破壊される危険性がある。又、バスの同時
駆動を避けるために、何等かの順序制御を行うと、装置
のバス制御回路が複雑になると共に、送信側で ゛ノー
アンサ゛認識に要する時間も長くなるという欠点がある
。
本発明は上記従来の問題点を解決し、 ゛ノーアンサ゛
のステータスコード応答時、■バス素子破壊の危険性を
回避できる、■応答サイクル時間の遅延を伴わない、■
バスインタフェース制御回路）を簡単化できる、ステー
タスコードの定義方式を実現することを目的とする。
のステータスコード応答時、■バス素子破壊の危険性を
回避できる、■応答サイクル時間の遅延を伴わない、■
バスインタフェース制御回路）を簡単化できる、ステー
タスコードの定義方式を実現することを目的とする。
本発明は上記目的を達成するため、送受信装置間でクロ
ックに同期してバス信号の転送制御を行い、かつ、送信
側からの命令を転送する命令転送サイクルと受信側から
の該命令に対するアンサ応答サイクル（リードデータ返
送、ライト結果返送を含む）間でバスを開放すると共に
、転送クロックサイクル対応、または、転送動作の終了
時対応に、受信側から受信状態をステータスコード信号
で送信側へ応答するスプリット転送バスにおいて、前記
命令転送サイクルあるいはアンサ応答サイクル期間中に
転送先を特定するために送付するアドレスと別な装置識
別符号（ＩＤ）を用いる方式で、前記装置識別符号（Ｉ
Ｄ）を受け取ったバスに接続する全受信装置は、予め付
与されている自分自身の固有装置識別符号（ＩＤ）と送
付された装置識別符号（ＩＤ）とを比較し、前記予め付
与されている自分自身の固有装置識別符号（ＩＤ）と送
付された装置識別符号（ＩＤ）が一致した場合に以後の
バス手順を進めて、受信状態に応じたステータスコード
信号を返送し、前記予め付与されている自分自身の固有
装置識別符号（ＩＤ）と送付された装置識別符号（ＩＤ
）が不一致の場合に各装置は、ステータスコード信号を
駆動せず無応答の状態を保ってステータスコード信号を
負論理とすることにより、全受信装置で装置識別符号（
ＩＤ）不一致時にバス上のステータスコード信号がプル
アップされたままでａｌｌ ’ビ とし、前記プルア
ップされたａｌｌ’ｌ°の状態のステータスコードをノ
ーアンサと定義して、バス上の全受信装置が無応答であ
ることをノーアンサのステータスコードにより送信側で
認識することを特徴とする。
ックに同期してバス信号の転送制御を行い、かつ、送信
側からの命令を転送する命令転送サイクルと受信側から
の該命令に対するアンサ応答サイクル（リードデータ返
送、ライト結果返送を含む）間でバスを開放すると共に
、転送クロックサイクル対応、または、転送動作の終了
時対応に、受信側から受信状態をステータスコード信号
で送信側へ応答するスプリット転送バスにおいて、前記
命令転送サイクルあるいはアンサ応答サイクル期間中に
転送先を特定するために送付するアドレスと別な装置識
別符号（ＩＤ）を用いる方式で、前記装置識別符号（Ｉ
Ｄ）を受け取ったバスに接続する全受信装置は、予め付
与されている自分自身の固有装置識別符号（ＩＤ）と送
付された装置識別符号（ＩＤ）とを比較し、前記予め付
与されている自分自身の固有装置識別符号（ＩＤ）と送
付された装置識別符号（ＩＤ）が一致した場合に以後の
バス手順を進めて、受信状態に応じたステータスコード
信号を返送し、前記予め付与されている自分自身の固有
装置識別符号（ＩＤ）と送付された装置識別符号（ＩＤ
）が不一致の場合に各装置は、ステータスコード信号を
駆動せず無応答の状態を保ってステータスコード信号を
負論理とすることにより、全受信装置で装置識別符号（
ＩＤ）不一致時にバス上のステータスコード信号がプル
アップされたままでａｌｌ ’ビ とし、前記プルア
ップされたａｌｌ’ｌ°の状態のステータスコードをノ
ーアンサと定義して、バス上の全受信装置が無応答であ
ることをノーアンサのステータスコードにより送信側で
認識することを特徴とする。
本発明のスプリット転送バスにおける宛先ＩＤに対する
゛ノーアンサ“のステータスコード定義方式では、バ
スに接続する全受信装置で宛先ＩＤに一致する固有ＩＤ
が存在しない場合に、各受信装置は無応答になり、この
時のステータスコード信号バスの状態、即ち、ステータ
スコードを負論理とすると、該バスはプルアップ状態（
＝ａ１１″１′）になるので、ａｌｌ’ｌ°のコードを
“ノーアンサ゛ と定義する。これにより、送信側装置
は、所定のステータスコード応答サイクルで、ａｌｌ’
ｌ’ のコードを受信した場合は ゛ノーアンサ′ と
解釈でき、ａｌｌ ’ビ以外のコードを受け取った場
合は、宛先ＩＤの受信装置からステータスコードが返送
されたものと解釈できる。
゛ノーアンサ“のステータスコード定義方式では、バ
スに接続する全受信装置で宛先ＩＤに一致する固有ＩＤ
が存在しない場合に、各受信装置は無応答になり、この
時のステータスコード信号バスの状態、即ち、ステータ
スコードを負論理とすると、該バスはプルアップ状態（
＝ａ１１″１′）になるので、ａｌｌ’ｌ°のコードを
“ノーアンサ゛ と定義する。これにより、送信側装置
は、所定のステータスコード応答サイクルで、ａｌｌ’
ｌ’ のコードを受信した場合は ゛ノーアンサ′ と
解釈でき、ａｌｌ ’ビ以外のコードを受け取った場
合は、宛先ＩＤの受信装置からステータスコードが返送
されたものと解釈できる。
本発明のステータスコード定義方式では、ステータスコ
ートバスの非駆動状態を ゛ノーアンサ。
ートバスの非駆動状態を ゛ノーアンサ。
に割り付けるため、受信側からの応答状態とは無関係に
、送信側は所定のステータスコード応答サイクルに、該
ステータスバスの信号内容を読み取ればよい。送信側装
置は、 ゛ノーアンサ″ コードを受け取った場合に受
信装置が全て無応答と解釈し、 ″ノーアンサ′以外の
コードを受け取った場合に宛先ＩＤ相当の受信装置が応
答したと解釈すればよいので、ステータスコード受信ま
でのバスサイクル遅延は生じないし、バスの同時駆動の
問題も生じない。更に、各受信装置のバス制御回路は全
く同じ動作論理で実現できる。
、送信側は所定のステータスコード応答サイクルに、該
ステータスバスの信号内容を読み取ればよい。送信側装
置は、 ゛ノーアンサ″ コードを受け取った場合に受
信装置が全て無応答と解釈し、 ″ノーアンサ′以外の
コードを受け取った場合に宛先ＩＤ相当の受信装置が応
答したと解釈すればよいので、ステータスコード受信ま
でのバスサイクル遅延は生じないし、バスの同時駆動の
問題も生じない。更に、各受信装置のバス制御回路は全
く同じ動作論理で実現できる。
以下図面にもとづき実施例について説明する。
本発明の実施例を第１図から第４図を用いて説明する。
第１図は共通バスを介して接続するマルチプロセッサシ
ステム構成例を示し、■は共通バス、２１〜ｎは第１の
ＣＰＵから第ｎのＣＰＵ、３は共通メモリ（以下ＣＭと
いう。）であり、バス通信は任意のＣＰＵ間あるいは各
ＣＰＵからＣＭ３に対して行われる。
ステム構成例を示し、■は共通バス、２１〜ｎは第１の
ＣＰＵから第ｎのＣＰＵ、３は共通メモリ（以下ＣＭと
いう。）であり、バス通信は任意のＣＰＵ間あるいは各
ＣＰＵからＣＭ３に対して行われる。
第２図は、第１図のバス接続ＣＰＵの内部構成例と共通
バス１の構成を示し、ｌ−１はＩＤバス、１−２はデー
タバス、１−３はステータスコードバスで、４はバスイ
ンタフェース制御回路（以下ＢＩＣという。）、５はＢ
ＩＣに接続する内部バス、６はマイクロプロセッサ（以
下ＭＰＵという。）である。ＩＤバス１−１は一般に複
数ビットからなり、システム規模に応じてビット数が決
められる。例えば、８ビツトなら、２”＝２５６台まで
の装置を指定できる。データバス１−２は、コマンド、
アドレス、データが転送される多重転送バスである。ス
テータスコードバス１−３は、どの装置のＢＩＣ４も該
バスに対してハイインピーダンス状態の場合、全てのビ
ットが ビになるようにプルアップしておき、受信側が
バス転送時に検出した障害状態を送信側に返送するコー
ド情報用のバスで１、例えば、パリティエラー検出、不
正コマンド受信、等のシステムで予め検出が予想される
エラーを複数のビットでコード化して報告する。ステー
タスコードは、送信側からのコマンド／アドレス／デー
タの転送に対して、所定のクロックサイクル遅れで、少
なくとも１回は受信側から送信側へ報告する。報告の回
数については、転送サイクル対応に報告する方式、ある
いは最後の転送かエラー検出時に１回まとめて報告する
方式、等が考えられるが、回・数そのものは、本発明の
作用および効果とは直接関連しない。なお、本実施例で
はステータスコードとして説明しているが、コート化せ
ずに各ビット対応に意味を持たせて報告する方式であっ
てもかまわない。ＣＰＵＩ （２−×１） 、ＣＰＵ
ｎ （２−ｎ）の内部は、ＢＩＣにつながる内部バス５
にはＭＰＵ６か少なくとも接続し、その他必要に応じて
内部メモリ、キャッシュ制御機構、等が接続される。Ｍ
ＰＵで実行されるソフトウェアによりＢＩＣ４を介して
共通バス１経出で他のＣＰＵまたはＣＭと通信を行う。
バス１の構成を示し、ｌ−１はＩＤバス、１−２はデー
タバス、１−３はステータスコードバスで、４はバスイ
ンタフェース制御回路（以下ＢＩＣという。）、５はＢ
ＩＣに接続する内部バス、６はマイクロプロセッサ（以
下ＭＰＵという。）である。ＩＤバス１−１は一般に複
数ビットからなり、システム規模に応じてビット数が決
められる。例えば、８ビツトなら、２”＝２５６台まで
の装置を指定できる。データバス１−２は、コマンド、
アドレス、データが転送される多重転送バスである。ス
テータスコードバス１−３は、どの装置のＢＩＣ４も該
バスに対してハイインピーダンス状態の場合、全てのビ
ットが ビになるようにプルアップしておき、受信側が
バス転送時に検出した障害状態を送信側に返送するコー
ド情報用のバスで１、例えば、パリティエラー検出、不
正コマンド受信、等のシステムで予め検出が予想される
エラーを複数のビットでコード化して報告する。ステー
タスコードは、送信側からのコマンド／アドレス／デー
タの転送に対して、所定のクロックサイクル遅れで、少
なくとも１回は受信側から送信側へ報告する。報告の回
数については、転送サイクル対応に報告する方式、ある
いは最後の転送かエラー検出時に１回まとめて報告する
方式、等が考えられるが、回・数そのものは、本発明の
作用および効果とは直接関連しない。なお、本実施例で
はステータスコードとして説明しているが、コート化せ
ずに各ビット対応に意味を持たせて報告する方式であっ
てもかまわない。ＣＰＵＩ （２−×１） 、ＣＰＵ
ｎ （２−ｎ）の内部は、ＢＩＣにつながる内部バス５
にはＭＰＵ６か少なくとも接続し、その他必要に応じて
内部メモリ、キャッシュ制御機構、等が接続される。Ｍ
ＰＵで実行されるソフトウェアによりＢＩＣ４を介して
共通バス１経出で他のＣＰＵまたはＣＭと通信を行う。
ＢＩＣ４はバスの転送動作に係わる一切の送受信制御を
司る。
司る。
第３図は本発明のバス転送応答方式を適用したＢＩＣ４
の回路構成例を示し、７はＢＩＣに固有のＩＤを保持す
るＩＤレジスタ１．７−１はＩＤレジスタ１のバス側出
力、７−２はレジスタ１の内部出力、８はバスより受信
した宛先ＩＤを保持するＩＤレジスタ２．８−１はＩＤ
レジスタ２へのバスからの入力、８−２はＩＤレジスタ
２の内部出力、９は２人力並列データの比較器、９−１
は比較器の比較結果出力、ＩＯはＩＤレジスタ１のスリ
ーステート形バス出力用ドライバｌ、１１はＩＤレジス
タ２のスリーステート形バス入力用レシーバｌ、１２は
送信ステータスコードの保持レジスタ（ＳＴレジスタ１
）、１２−１はＳＴレジスタ１のバス側出力、１３は受
信ステータスコードの保持レジスタ（ＳＴレジスタ２）
、１３−１はＳＴレジスタ２へのバスからの入力、１３
−２はＳＴレジスタ２の内部出力、１４はＢＩＣ内部回
路の各種制御信号を生成する制御部、１４−１は各ドラ
イバおよびレシーバのエネーブル制御用出力、１４−２
はステータスコードの送出タイミング指示出力、１５は
クロック部、１５−１はクロック出力、１６はアンドゲ
ート、１６−１はアンドゲートの出力、１７は１２のＳ
Ｔレジスタｌのスリーステート形バス出力用ドライバ２
．１８はステータスコードバスのスリーステート形バス
入力レシーバ２、である。なお、本図では、本発明の作
用に係わるＢＩＣ４の回路ブロックのみを明示し、又、
ＩＤバス１−１、ステータスコードバス１−３は複数ヒ
ツトからなりトライバおよびレシーバも実際は複数個必
要になるか図上では１個で代表して示す。
の回路構成例を示し、７はＢＩＣに固有のＩＤを保持す
るＩＤレジスタ１．７−１はＩＤレジスタ１のバス側出
力、７−２はレジスタ１の内部出力、８はバスより受信
した宛先ＩＤを保持するＩＤレジスタ２．８−１はＩＤ
レジスタ２へのバスからの入力、８−２はＩＤレジスタ
２の内部出力、９は２人力並列データの比較器、９−１
は比較器の比較結果出力、ＩＯはＩＤレジスタ１のスリ
ーステート形バス出力用ドライバｌ、１１はＩＤレジス
タ２のスリーステート形バス入力用レシーバｌ、１２は
送信ステータスコードの保持レジスタ（ＳＴレジスタ１
）、１２−１はＳＴレジスタ１のバス側出力、１３は受
信ステータスコードの保持レジスタ（ＳＴレジスタ２）
、１３−１はＳＴレジスタ２へのバスからの入力、１３
−２はＳＴレジスタ２の内部出力、１４はＢＩＣ内部回
路の各種制御信号を生成する制御部、１４−１は各ドラ
イバおよびレシーバのエネーブル制御用出力、１４−２
はステータスコードの送出タイミング指示出力、１５は
クロック部、１５−１はクロック出力、１６はアンドゲ
ート、１６−１はアンドゲートの出力、１７は１２のＳ
Ｔレジスタｌのスリーステート形バス出力用ドライバ２
．１８はステータスコードバスのスリーステート形バス
入力レシーバ２、である。なお、本図では、本発明の作
用に係わるＢＩＣ４の回路ブロックのみを明示し、又、
ＩＤバス１−１、ステータスコードバス１−３は複数ヒ
ツトからなりトライバおよびレシーバも実際は複数個必
要になるか図上では１個で代表して示す。
第３図において、バス使用権が既に獲得された条件の下
で送信を開始する場合について説明する。
で送信を開始する場合について説明する。
制御部１４からの指示に基づき、ＩＤレジスタ１（７）
に予め初期設定されであるＢＩＣ４固有のＩＤ値がバス
測用カフ−１によりドライバ１ （１０）を介して■Ｄ
バスＩ−１を駆動する。このＩＤバス出力は、バス１に
つながる送信元以外の全装置（本実施例では各ＣＰＵと
ＣＭ）のＢＩＣ４でモニタされており、便宜上、送信元
の回路図を参照して説明すると、ＩＤバス１−１につな
がるレシーバ［１１）により受信されたＩＤ情報は、バ
スからの入力８１を介してＩＤレジスタ２（８）にセッ
トされる。そ較器９で比較され、比較結果出力９−１は
、一致した場合に Ｉ′ となり、不一致の場合は “
０゜となる。
に予め初期設定されであるＢＩＣ４固有のＩＤ値がバス
測用カフ−１によりドライバ１ （１０）を介して■Ｄ
バスＩ−１を駆動する。このＩＤバス出力は、バス１に
つながる送信元以外の全装置（本実施例では各ＣＰＵと
ＣＭ）のＢＩＣ４でモニタされており、便宜上、送信元
の回路図を参照して説明すると、ＩＤバス１−１につな
がるレシーバ［１１）により受信されたＩＤ情報は、バ
スからの入力８１を介してＩＤレジスタ２（８）にセッ
トされる。そ較器９で比較され、比較結果出力９−１は
、一致した場合に Ｉ′ となり、不一致の場合は “
０゜となる。
不一致の場合、本図では省略したが、送信側からＩＤ送
出と同時にデータバス上に出力されるコマンド情報およ
びアドレス情報を自ＢＩＣＪ内の受信回路に取り込まな
いよう制御すると共に、以後のバス動作シーケンスを中
断し、制御部出力１４２の指示タイミング（‘１’ レ
ベルで指示する）時に、比較結果出力９−１がアントゲ
−［６を介してＳＴレジスタ（１２）の出力を駆動する
トライバ２（１７）のアントゲート出力であるエネーブ
ル制御信号１６−１となる。比較結果出力９−１が０°
の場合、アンドゲート出力のエネーブル制御信号１６−
１は０° となり、ドライバ２ （１７）はステータス
コートバス１−３に対してハイインピーダンス状態とな
り、ＳＴレジスタｌ （１２）の内容がステータスコー
ドバス１３に出力されない。比較結果出力９−１か １
′の場合は、アントゲート出力のエネーブル制御信号１
６−１は “１°となり、ドライバ２（１ηは駆動可能
状態となり、ＳＴレジスタ１ （１２）の内容がステー
タスコートバス１−３に出力される。ステータスコード
バス１３が何れの受信側ＢＩＣ４からも駆動されない場
合、送信側のＢＩＣ４のレシーバ２ （１８）の出力は
ａｌｌ ビになり、ＳＴレジスタ２ Ｆ＋３）の内容も
ａｌｌ “ビにセットされ、ＳＴレンスタ２ ＋＋３
）の出力１３−２はＢＩＣ４の他の回路部より参照可能
になる。即ち、この場合、ノーアンサ°のステータスコ
ードが検出されたことになる。宛先ＩＤに一致する固有
ＩＤを持っＢＩＣか存在する場合は、受信状態に応じた
ステータスコードが返送されるので、ＳＴレジスタ２（
１３）の内容はａｌｌ “‘１’以外のコードがセッ
トされる。
出と同時にデータバス上に出力されるコマンド情報およ
びアドレス情報を自ＢＩＣＪ内の受信回路に取り込まな
いよう制御すると共に、以後のバス動作シーケンスを中
断し、制御部出力１４２の指示タイミング（‘１’ レ
ベルで指示する）時に、比較結果出力９−１がアントゲ
−［６を介してＳＴレジスタ（１２）の出力を駆動する
トライバ２（１７）のアントゲート出力であるエネーブ
ル制御信号１６−１となる。比較結果出力９−１が０°
の場合、アンドゲート出力のエネーブル制御信号１６−
１は０° となり、ドライバ２ （１７）はステータス
コートバス１−３に対してハイインピーダンス状態とな
り、ＳＴレジスタｌ （１２）の内容がステータスコー
ドバス１３に出力されない。比較結果出力９−１か １
′の場合は、アントゲート出力のエネーブル制御信号１
６−１は “１°となり、ドライバ２（１ηは駆動可能
状態となり、ＳＴレジスタ１ （１２）の内容がステー
タスコートバス１−３に出力される。ステータスコード
バス１３が何れの受信側ＢＩＣ４からも駆動されない場
合、送信側のＢＩＣ４のレシーバ２ （１８）の出力は
ａｌｌ ビになり、ＳＴレジスタ２ Ｆ＋３）の内容も
ａｌｌ “ビにセットされ、ＳＴレンスタ２ ＋＋３
）の出力１３−２はＢＩＣ４の他の回路部より参照可能
になる。即ち、この場合、ノーアンサ°のステータスコ
ードが検出されたことになる。宛先ＩＤに一致する固有
ＩＤを持っＢＩＣか存在する場合は、受信状態に応じた
ステータスコードが返送されるので、ＳＴレジスタ２（
１３）の内容はａｌｌ “‘１’以外のコードがセッ
トされる。
第４図を用いて、上記の動作をバス１に着目してタムチ
ャートで説明する。各制御信号、バス信号はクロックに
同期してアサートまたはネゲートする。バススタート信
号は負論理とし、送信側からアサート（図上ではローレ
ベル状態）されると、ＩＤバスおよびデータバス上にＩ
Ｄ情報およびコマンド（Ｃ）およびアドレス（Ａ）情報
が送出中であることを示す。この場合、データバスはコ
マンド “Ｃ′およびアドレス “Ａ′の並列ビット転
送に必要なだけのバス幅があるものとする。コマンド゛
ｃ’は転送種別（ＲＥＡＤ、ＷＲＩ ＴＥ、等）、転送
バイト数などの制御情報であり、アドレス゛Ａはメモリ
アドレス、制御レジスタアドレス等のアドレスを指示す
る。バススタート信号のアサートを検出した、送信側以
外の各ＢＩＣ４は、それぞれの固有ＩＤと宛先ＩＤを比
較し、一致したＢＩＣ４のみがデータバス上のコマンド
Ｃ゛およびアドレス゛Ａ°情報を内部レジスタに取り
込み、送信された情報か正当か否かをチエツクし、その
結果コードをステータスコード情報としてステータスコ
ードバス（１−３）に出力し、送信側ＢＩＣ４はバスス
タート信号をアサートした時点から所定クロックサイク
ル後（本実施例では２クロツク後）にステータスコード
バス（１３）から自ＳＴレンスタ２ （１３）に取り込
む。宛先ＩＤに一致する固有ＩＤを持つＢＩＣ４がバス
１上に存在すれば、受信状態に応じたＩＤ情報がステー
タスコードバス１−３上に乗り、応答ＢＩＣ４が存在し
ない場合は、ステータスコードバスはどのＢＩＣ４から
も駆動されないので、プルアップされたままのａｌｌ
’ビ状態になり、 ゛ノーアンサ゛であることが示さ
れ、送信側ＢＩＣ４はこれを検出できる。
ャートで説明する。各制御信号、バス信号はクロックに
同期してアサートまたはネゲートする。バススタート信
号は負論理とし、送信側からアサート（図上ではローレ
ベル状態）されると、ＩＤバスおよびデータバス上にＩ
Ｄ情報およびコマンド（Ｃ）およびアドレス（Ａ）情報
が送出中であることを示す。この場合、データバスはコ
マンド “Ｃ′およびアドレス “Ａ′の並列ビット転
送に必要なだけのバス幅があるものとする。コマンド゛
ｃ’は転送種別（ＲＥＡＤ、ＷＲＩ ＴＥ、等）、転送
バイト数などの制御情報であり、アドレス゛Ａはメモリ
アドレス、制御レジスタアドレス等のアドレスを指示す
る。バススタート信号のアサートを検出した、送信側以
外の各ＢＩＣ４は、それぞれの固有ＩＤと宛先ＩＤを比
較し、一致したＢＩＣ４のみがデータバス上のコマンド
Ｃ゛およびアドレス゛Ａ°情報を内部レジスタに取り
込み、送信された情報か正当か否かをチエツクし、その
結果コードをステータスコード情報としてステータスコ
ードバス（１−３）に出力し、送信側ＢＩＣ４はバスス
タート信号をアサートした時点から所定クロックサイク
ル後（本実施例では２クロツク後）にステータスコード
バス（１３）から自ＳＴレンスタ２ （１３）に取り込
む。宛先ＩＤに一致する固有ＩＤを持つＢＩＣ４がバス
１上に存在すれば、受信状態に応じたＩＤ情報がステー
タスコードバス１−３上に乗り、応答ＢＩＣ４が存在し
ない場合は、ステータスコードバスはどのＢＩＣ４から
も駆動されないので、プルアップされたままのａｌｌ
’ビ状態になり、 ゛ノーアンサ゛であることが示さ
れ、送信側ＢＩＣ４はこれを検出できる。
以上説明した通り、本発明のバス転送応答方式では、Ｉ
Ｄバスおよびデータバスで転送した情報に対する受信側
での受信状態を、宛先ＩＤに相当する受信側の有無に無
関係に、常に一定クロック後にステータスコードバスか
ら受信可能で、 °ノーアンサ°のステータスコード生
成もステータスコートバスのドライバのエネーブル制御
信号のみで可能なため、ハードウェア量の増分は殆どな
い。
Ｄバスおよびデータバスで転送した情報に対する受信側
での受信状態を、宛先ＩＤに相当する受信側の有無に無
関係に、常に一定クロック後にステータスコードバスか
ら受信可能で、 °ノーアンサ°のステータスコード生
成もステータスコートバスのドライバのエネーブル制御
信号のみで可能なため、ハードウェア量の増分は殆どな
い。
更に、バスインタフェース制御部の送受信論理回路も完
全に対称でよい。
全に対称でよい。
第１図は共通バスを介して接続するマルチプロ第３図は
本発明のバス転送応答方式を適用したバスＩＩη成およ
びＢＩＣ内回路構成例、第４図は本発明のバス動作タイ
ミングチャート例である。 ｌ・・・共通ハ゛ス、 １−１・・・ＩＤバス、 ｌ−２・・・データバス、 １−３・・・ステータスコートバス、 ２−１〜ｎ・−・第１のＣＰＵから第ｎのＣＰＵ。 ３・・・共通メモリ（ＣＭ）、 ４・・・バスインタフェース制御回路（Ｂ Ｉ Ｃ）、
５・・・ＢＩＣに接続する内部バス、 ６・・・マイクロプロセッサ（ＭＰＵ）、７・・・ＢＩ
Ｃに固有のＩＤを保持するＩＤレジスタｌ、 ７−１・・・ＩＤレジスタｌのバス側出力、７−２・・
・ＩＤレジスタｌの内部出力、８・・・バスより受信し
た宛先ＩＤを保持するＩＤレジスタ２． ８−１・・・ＩＤレジスタ２へのバスからの入力、８−
２・・・ＩＤレジスタ２の内部出力、９・・・２人力並
列データの比較器、 ９−１・・・比較器の比較結果出力、 １０・・・ＩＤレジスタｌのスリーステート形バス出力
用ドライバｌ、 １１・・・ＩＤレジスタ２のスリーステート形バス入力
用レシーバ１． １２・・・送信ステータスコードの保持レジスタ （Ｓ
Ｔレジスタ１）、 １２−１・・・ＳＴレジスタｌのバス側出力、１３・・
・受信ステータスコードの保持レジスタ（ＳＴレジスタ
２）、 １３−１・・・ＳＴレジスタ２のバス人力、１３−２・
・・ＳＴレジスタ２の内部出力、１４・・・ＢＩＣ内部
制御信号を生成する制御部、１４−１・・・各ドライバ
／レシーバのエネーブル制御用出力、 １４−２・・・ステータスコードの送出タイミング指示
出力、 Ｉ５・・・クロック部、 １５−１・・・クロック出力、 Ｉ６・・・アンドゲート、 １６−１・・・アンドゲートの出力、 １７・・・ＳＴレジスタＩのスリーステート形出力用ド
ライバ２． １８・・・ステータスコードスリーステート形バス入力
用レシーバ２
本発明のバス転送応答方式を適用したバスＩＩη成およ
びＢＩＣ内回路構成例、第４図は本発明のバス動作タイ
ミングチャート例である。 ｌ・・・共通ハ゛ス、 １−１・・・ＩＤバス、 ｌ−２・・・データバス、 １−３・・・ステータスコートバス、 ２−１〜ｎ・−・第１のＣＰＵから第ｎのＣＰＵ。 ３・・・共通メモリ（ＣＭ）、 ４・・・バスインタフェース制御回路（Ｂ Ｉ Ｃ）、
５・・・ＢＩＣに接続する内部バス、 ６・・・マイクロプロセッサ（ＭＰＵ）、７・・・ＢＩ
Ｃに固有のＩＤを保持するＩＤレジスタｌ、 ７−１・・・ＩＤレジスタｌのバス側出力、７−２・・
・ＩＤレジスタｌの内部出力、８・・・バスより受信し
た宛先ＩＤを保持するＩＤレジスタ２． ８−１・・・ＩＤレジスタ２へのバスからの入力、８−
２・・・ＩＤレジスタ２の内部出力、９・・・２人力並
列データの比較器、 ９−１・・・比較器の比較結果出力、 １０・・・ＩＤレジスタｌのスリーステート形バス出力
用ドライバｌ、 １１・・・ＩＤレジスタ２のスリーステート形バス入力
用レシーバ１． １２・・・送信ステータスコードの保持レジスタ （Ｓ
Ｔレジスタ１）、 １２−１・・・ＳＴレジスタｌのバス側出力、１３・・
・受信ステータスコードの保持レジスタ（ＳＴレジスタ
２）、 １３−１・・・ＳＴレジスタ２のバス人力、１３−２・
・・ＳＴレジスタ２の内部出力、１４・・・ＢＩＣ内部
制御信号を生成する制御部、１４−１・・・各ドライバ
／レシーバのエネーブル制御用出力、 １４−２・・・ステータスコードの送出タイミング指示
出力、 Ｉ５・・・クロック部、 １５−１・・・クロック出力、 Ｉ６・・・アンドゲート、 １６−１・・・アンドゲートの出力、 １７・・・ＳＴレジスタＩのスリーステート形出力用ド
ライバ２． １８・・・ステータスコードスリーステート形バス入力
用レシーバ２
Claims (1)
- 【特許請求の範囲】 送受信装置間でクロックに同期してバス信号の転送制御
を行い、かつ、送信側からの命令を転送する命令転送サ
イクルと受信側からの該命令に対するアンサ応答サイク
ル（リードデータ返送、ライト結果返送を含む）間でバ
スを開放すると共に、転送クロックサイクル対応、また
は、転送動作の終了時対応に、受信側から受信状態をス
テータスコード信号で送信側へ応答するスプリット転送
バスにおいて、 前記命令転送サイクルあるいはアンサ応答サイクル期間
中に転送先を特定するために送付するアドレスと別な装
置識別符号（ＩＤ）を用いる方式で、 前記装置識別符号（ＩＤ）を受け取ったバスに接続する
全受信装置は、予め付与されている自分自身の固有装置
識別符号（ＩＤ）と送付された装置識別符号（ＩＤ）と
を比較し、前記予め付与されている自分自身の固有装置
識別符号（ＩＤ）と送付された装置識別符号（ＩＤ）が
一致した場合に以後のバス手順を進めて、受信状態に応
じたステータスコード信号を返送し、前記予め付与され
ている自分自身の固有装置識別符号（ＩＤ）と送付され
た装置識別符号（ＩＤ）が不一致の場合に各装置は、ス
テータスコード信号を駆動せず無応答の状態を保ってス
テータスコード信号を負論理とすることにより、全受信
装置で装置識別符号（ＩＤ）不一致時にバス上のステー
タスコード信号がプルアップされたままでａｌｌ‘１’
とし、 前記プルアップされたａｌｌ’１’の状態のステータス
コードをノーアンサと定義して、バス上の全受信装置が
無応答であることをノーアンサのステータスコードによ
り送信側で認識する ことを特徴とするバス転送応答方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018436A JP2764452B2 (ja) | 1990-01-29 | 1990-01-29 | バス転送応答方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018436A JP2764452B2 (ja) | 1990-01-29 | 1990-01-29 | バス転送応答方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222543A true JPH03222543A (ja) | 1991-10-01 |
| JP2764452B2 JP2764452B2 (ja) | 1998-06-11 |
Family
ID=11971598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018436A Expired - Fee Related JP2764452B2 (ja) | 1990-01-29 | 1990-01-29 | バス転送応答方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764452B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128688A (en) * | 1992-02-18 | 2000-10-03 | Hitachi, Ltd. | Bus control system |
| JP2006331452A (ja) * | 2006-07-31 | 2006-12-07 | Hitachi Ltd | バス制御方式及びコンピュータシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574622A (en) * | 1978-11-28 | 1980-06-05 | Nec Corp | Information transfer unit |
| JPS6488668A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Bus control system |
-
1990
- 1990-01-29 JP JP2018436A patent/JP2764452B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574622A (en) * | 1978-11-28 | 1980-06-05 | Nec Corp | Information transfer unit |
| JPS6488668A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Bus control system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128688A (en) * | 1992-02-18 | 2000-10-03 | Hitachi, Ltd. | Bus control system |
| US7177970B2 (en) | 1992-02-18 | 2007-02-13 | Hitachi, Ltd. | Bus control system |
| US7340552B2 (en) | 1992-02-18 | 2008-03-04 | Hitachi, Ltd. | Bus control system |
| JP2006331452A (ja) * | 2006-07-31 | 2006-12-07 | Hitachi Ltd | バス制御方式及びコンピュータシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2764452B2 (ja) | 1998-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |