JPH01208924A - エラー検出及び報告装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、同期バスに挿入された受動装置中で実施でき
る、擬似同期方式で誤りを検出し報告する機構に関する
。

Ｂ、従来技術及びその問題点 同期バスは、データを同伴（ｃｏｍｐａｎｉｏｎ　）ク
ロッり信号と共に伝送することにもとづくもので、その
目標は並列な線上で送られたデータの妥当性検査を行な
うことである。プロトコルの段階を相互に知らせるため
、送信装置と受信装置の間でいくつかのタグを使用する
。

こうした同期バスは、１９８７年８月２０日付の欧州特
許出願第８７４８０００７．１号に記載されている。こ
のバスは、任意のデータ処理システム、具体的には直接
メモリ・アクセス（ＤＭＡ）制御装置２と回線アダプタ
装置４の間での情報交換を制御する通信制御機構で使用
できる。

第３図に示すように、このバスは、上記の２つの装置間
で情報を搬送し制御線を交換するのに使用される、双方
向データ線６を含む。交換制御線には、少なくとも以下
に示す線が含まれる。要求線８は直接メモリ・アクセス
を要求するとき１つのアダプタ装置によって活動化され
、許可線１０はその要求線上の要求信号に応答してＤＭ
Ａ制御装置により活動化される。有効線１２はアダプタ
装置によって活動化され、この線上の信号は、アダプタ
からＤＭＡ制御装置へのデータ転送のエンベロープであ
る。この信号はＤＭＡ制御装置によって検査される。作
動可能線１４はＤＭＡ制御装置によって活動化され、こ
の線上の作動可能信号はＤＭＡ装置からアダプタへのデ
ータ転送のエンベロープであり、アダプタ装置によって
検査される。

読取り及び古込み制御（Ｒ／Ｗ）線１６はアダプタによ
って活動化され、この線上の信号は読取り動作または四
込み動作が要求されているかどうかを示す。ターンアラ
ウンド（ＴＡＲ）線１８は、読取り動作を復号したとき
ＤＭＡ制御装置によって活動化されて、双方向データ・
バス上でのドライバ及びレシーバのゲーティングを可能
にする。

データは並列バスを介して２つの装置間で交換される。

ＤＭＡ制御装置は、それが生成するＤＭＣＬＫと呼ばれ
線２０を介して送られる同伴クロック信号と同期してデ
ータを送り、アダプタ装置は、それが生成するＡＤＣＬ
Ｋと呼ばれ線２２を介して送られる同伴クロック信号と
同期してデータを送る。これらの２つのクロック信号は
同じ周波数であるが、それらの間には固定した位相関係
はない。

このプロトコルは、ＤＭＡ制御装置と複数のアダプタ装
置間の分岐リンクに一般化することができる。それが可
能なのは、ＤＭＡ制御装置と任意のアダプタ装置の間で
の転送中に２点間で論理交換が行なわれるからであり、
−時に１つのアダプタだけがＤＭＡ制御装置のサービス
を受ける。

１組の専用線２４が、ＤＭＡ制御装置からアダプタ装置
に同期エラー・パターンを送るために設けられている。

これらのパターンはＤＭＣＬＫクロック信号と同期して
送られるので、データ線の同期情報同伴信号と考えられ
る。

これらのパターンは、ＤＭＡ制御装置がエラー（内部エ
ラーまたはバス上で検出されるエラー）を検出したとき
ＤＭＡ制御装置によって生成され、アダプタ装置に送ら
れる。

こうした環境では、バス上の信号を再駆動しパリティ・
エラーを検出することのできる非同期装置を同期バスに
挿入するのが望ましい。

本発明によると、この受動装置は、非同期エラー・パタ
ーンが受動装置からアダプタに送られるようなエラー検
出機能を備えている。

したがって、本発明の目的は、同期バス上で擬似同期方
式でエラーを報告する単純な機構の非同期装置を提供す
ることである。

Ｃ０問題点を解決するための手段 本発明による機能は、第１の装置（２）と第２の装置（
４）を連結する同期バス（１）上に挿入された受動装置
（３０）で使用され、前記バスは、データを第１装置か
ら第２装置に転送するためのデータ線（６）を含む。デ
ータの転送は、バスの第１クロツク線（２０）によって
搬送される第１クロツク信号によってタイミング調節さ
れる。この機構は、エラーを検出し、バスの少なくとも
１本の擬似同期エラー線（５０）を介して擬似同期方式
で第２装置に報告する。

この機構は、以下の要素を含むことを特徴とする。

一受動装置を通るデータに応答して、データ線で搬送さ
れたデータが正しいか否かを検出し、エラーが検出され
た場合には少なくとも１つのエラー信号を生成する、エ
ラー検出手段（４０，４２）−第１クロツク信号に応答
して、第１クロツク信号サイクルの中央で活動化するパ
ルスを含むサンプリング信号（７０）と、各第１クロツ
ク信号サイクルの終端で第１クロツク信号周期の一部分
の間に活動化するパルスを含むエラー報告制御信号（７
２）とを生成する、タイミング手段（５２）−サンプリ
ング信号とエラー報告制御信号に応答して、擬似同期エ
ラー報告線を活動化させてサンプリング信号のパルスに
エラー信号をサンプルさせ、サンプルされたエラー信号
がエラーの検出を示す場合、サンプリング・パルスに続
くエラー報告制御信号の２つのパルスによって定義され
る周期の間、エラー線を活動化させるエラー報告手段（
４８）である。

データ線が双方向である場合、すなわち、データが、第
１クロツク信号の制御下で第１装置から第２装置に転送
され、または第２クロツク信号の制御下で第２装置から
第１装置に転送され、前記第１及び第２クロツク信号は
同じ周波数であり、データ線上での転送方向は第１装置
によって転送制御線（１８）上に生成される転送制御信
号によって制御される場合、タイミング手段は、転送制
御信号と第１及び第２クロツク信号に応答して、転送方
向に応じて第１または第２クロツク信号の真中でサンプ
リング信号のパルスを活動化させる。

Ｄ、実施例 すでに説明したように、第３図は２つの装置２と４の間
の従来技術の同期インターフェースを示したものである
。この２つの装置は直接メモリ・アクセス（ＤＭＡ）制
御装置と通信制御装置の回線アダプタであり、前述のプ
ロトコルに従ってデータを交換する。アダプタ４からＤ
ＭＡ論理装置２への古込み転送動作のタイミング図を第
２−Ａ図に示し、ＤＭＡ装置２からアダプタ４への読取
り転送動作のタイミング図を第２−Ｂ図に示す。

これらのタイミング図に示すように、データ線６上での
データの交換の前に、パラメータ交換段階がある。この
段階でアダプタは、転送される最初のバイトが書き込ま
れまたは読み取られる開始メモリ・アドレスや、転送さ
れるバイトの数を示すバイト・カウントなどのパラメー
タ情報をＤＭＡ論理装置２に送る。これらのパラメータ
は、アダプタから発生し、読取りデータ転送が実行され
る場合でさえ、線２２上のアダプタ・クロックＡＤＣＬ
Ｋの制御下で送られる。読取りデータを転送する場合、
以後のデータは線２０上のＤ　Ｍ　ＡクロックＤ　Ｍ　
ＣＬ　Ｋの制御下でＤＭＡ論理装置からアダプタに送ら
れる。転送方向の変更は、線１８上のターンアラウンド
（ＴＡＲ）信号によって制御される。

第２−Ａ図と第２−Ｂ図に示すように、ＤＭＡ論理装置
２によってエラーが検出されると、エラー・コードは、
その次のＤＭＣＬＫサイクルでＤＭＡ論理装置２によっ
てエラー線２４を介して送られる。

２つの装置間でのデータの同期交換を可能にするこうし
た同期バス上で、ＤＭＡ論理装置２とアダプタ４の間に
受動装置を挿入する必要がある。

この新しい装置に必要なものは、ＤＭＡ論理装置によっ
てもたらすことができない強力な電気駆動能力である。

この挿入される装置は、情報転送の点で十分にトランス
ペアレントなので、受動装置と見なされるが、その主な
機能は信号を再駆動することであり、バス上での同期機
能はもたない。

この受動装置で使用される本発明による回路は、バスが
故障の場合にデータ変換に関与する複数の部分間の分離
を行なうための、エラー検出機能を備えている。

、第１図では、受動装置３０は、線再駆動手段３２を含
むものとして概略的に表わされており、−方の側からバ
ス１−１に接続され、他方の側でバス１−２に接続され
ている。バス１−１と１−２は、前述のように、要求、
許可、有効、作動可能、読取り及び書込み制御（Ｒ／Ｗ
）、ターンアラウンド（ＴＡＲ）　、ＤＭＣＬＫ１ＡＤ
ＣＬＫ１データ及び同期エラーの各ビットを搬送する。

装置２中で発生する様々なエラーを報告するのに１本の
エラー線２４を用いることも、また複数のエラー線を用
いることもある。

例として、線２４のうちの１本が示してあり、これは、
回路３４、すなわちパリティ検査回路ＰＣ−Ａによって
検出されるエラーの報告専用である。回路３６はパリテ
ィ・ビットを生成し、それがバス６を介して送られる。

本発明によると、装置３０は回路３８を含む。

回路３８はエラー検査回路を含む。第３図にはこうした
回路を２個、すなわち、ＰＣ−ＢとＰＣ−Ｃ４０と４２
を示してあり、それぞれ線６−１と６−２上のバイトの
パリティを検査するが、この発明の範囲から逸脱するこ
となく、他の形式のエラー検出を行なうこともできる。

回路４０は、線４４を介してエラーＢ信号を供給し、回
路４２は線４６を介してエラーＣ信号を供給する。エラ
ーＢ信号とエラーＣ信号は、ＤＭＣＬＫ信号と同期せず
、したがってそれらの信号をエラー線２４−２を介して
同期式に送ることはできない。

線４４と４６が、エラー検出／報告回路４８に接続され
ている。この回路４８は、擬似同期回路５２の制御下で
擬似同期エラー線５０を介して擬似同期方式でエラーＢ
信号とエラーＣ信号を供給する。回路４８と５２は、第
１図に概略的に示すように、バス１の制御線８−１ない
し２２−１上のタグ及びクロック信号に応答する。

同期線２４−１からのエラーＡ再駆動信号を搬送する線
２４−２及び擬似同期エラー線５０が、データ線６−２
から受は取ったバイトのパリティを検査するエラー検出
回路ＰＣ−Ｄ５８からのエラーＤ信号を搬送する線５６
と共に、アダプタ４のエラー相関回路５４に接続されて
いる。状況に応じてエラー検出機能を増大させるため、
アダプタ４にもう１つのエラー検出回路を設けることも
できる。

ＰＧ回路５９はデータ線６−２上にパリティ・ビットを
生成する。

エラー相関回路５４は、エラーＡ１エラーＢ１エラーＣ
及びエラーＤに応じて、その出力線６０上に障害部分の
指示信号を生成する。

本発明の好ましい実施例では、障害指示は以下に示す表
にもとづく。

！　　アダプタが　　　！　アダプタが　！　　　　　
　　　　　　　！！受は取った！検出した！　疑問部分
　！！　　エラーＣ信号　　！　　エラー　　　！　　
　　　　　　　　　　　！！エラー！エラー！エラー！
　　　エラー　　！　　　　　　　　　　　　！！Ａ！
ＢＩＣ！　　　　　Ｄ　　　　ｊ　　　　　　　　　　
　　　ｊｊＱｊ　　ｘ　ｊｌｊ　　　　　ｘ　　　ｊ　
　　　　　３Ｑ　　　　　　ｊ　　インバウンド！Ｘ！
１！０！　　　　　Ｘ　　　　ｊ　　　　　　３Ｑ　　
　　　　ｊ　　インバウンド！１！０！Ｏ！　　　　　
Ｘ　　　　！２　　または　１−１！　インバウンド！
　　１　　！　　１　　＋　　１　　！　　　　　Ｘ　
　　　！１−２　　または　４！　インバウンドｔ　　
　　菅　　　　！　　　　菅　　　　　　　　　１　　
　　　　　　　　　　　　！！　　Ｘ　　！　　１　　
！　　Ｘ　　！　　　　　０　　　　！　　　　　　３
０　　　　　　！　　７ウトＡ’）ンドｊ　　Ｘ　ｊＱ
ｊｌｊ　　　　　Ｘ　　　ｊ　　　　　　３Ｑ　　　　
　　ｊ　　アウトバウンド！　　Ｘ　　！　　Ｏ！　　
Ｏ！　　　　　１　　　　！１−２　　または　４！　
７ウトバウンドｊ　　ｘｊ　　ｌ　　ｊ　　ｌ　　ｊ　
　　　　１　　　　！２　　または　１−１！　アウト
バウンドＸは何でもよいことを示し、０はエラーなし、
１はエラーを示す。

インバウンドとは、転送がアダプタからＤＭＡ論理装置
に行なわれるときの、書込み動作を、または読取り動作
のパラメータ段階を意味する。

アウトバウンドとは、転送がＤＭＡ論理装置からアダプ
タに発生するときの、読取り動作のデータ段階を意味す
る。

エラー相関回路５４の機能を実施する論理回路は、上記
のテーブルから容易に構築できる。

エラー・バス５０は、このバス上のエラー・パターンが
同伴クロックＤＭＣＬＫと正確に同期してはいないが、
安定なので、擬似同期バスである。

すなわち、アダプタでのサンプリング時間の前に十分な
時間、及びこのサンプリングが有効になるのに十分な時
間、安定である。

このことは、真同期伝送の原理（第４−Ａ図）と擬似同
期伝送の原理（第４−Ｂ図）を概略的に示した第４図を
見るとわかる。

第５図は擬似同期タイミング回路５２を示す。

この回路５２は、アウトバウンド転送の場合はＤＭＣＬ
Ｋクロック・サイクルの真中で、またインバウンド転送
の場合はＡＤＣＬＫクロック・サイクルの真中で活動状
態となるサンプリング時間信号を線７０上に発生させ、
次のＤＭＣＬＫクロック・サイクルの開始前に活動状態
となる次のＤＭＣＬＫサイクル信号を線７２上に発生さ
せる。これらの信号は、線２０上のＤＭＣＬＫクロック
信号、線２２上のＡＤＣＬＫクロック信号、ＤＭＣＬＫ
クロック信号とＡＤＣＬＫクロック信号より高周波数の
線７８上の内部クロック信号、及び制御線１０．１２．
１４．１８上の信号から生成される。本発明の好ましい
実施例では、ＤＭＣＬＫクロック信号とＡＤＣＬＫクロ
ック信号の周期が１５０ナノ秒のとき、内部クロック信
号の周期は４０ナノ秒である。

線７０と７２が第６図のエラー検査／報告回路４８に接
続されており、線５０を介してエラー信号を内部クロッ
ク信号と共に送る。

第５図は擬似同期タイミング回路５２を示す。

この回路は２つの同じ回路７４と７６を含んでいる。ど
ちらの回路も線７８上の内部回路信号に応答し、一方の
回路は線２０上のＤＭＣＬＫクロック信号に応答し、他
方の回路は線２２上のＡＤＣＬＫクロック信号に応答す
る。ゲート回路８０が、回路７４と７６の出力線８２と
８４に接続され、線１８上のターンアラウンド信号と作
動可能信号、許可信号及びを効信号に応答して、ターン
アラウンド（ＴＡＲ）信号の状況によって示される転送
の方向に従って、回路７４の出力線８２または回路７６
の出力線８４から線７０を介してサンプリング時間パル
スを供給する。本発明の実施例ではＴＡＲ＝１はアウト
バウンド転送、ＴＡＲ＝Ｏはインバウンド転送を意味す
る。ラッチ８６が、回路７４の出力線８２上の出力信号
から次のＤＭＣＬＫサイクル信号を線７２上に発生させ
る。

回路７４はＤラッチ８８を含み、そのデータ入力線は、
ＤＭＣＬＫクロック線２０に接続され、そのクロック入
力線は内部クロック線７８に接続されている。こうして
、Ｄラッチ８８は、第７図に示すパルス・ストリームＡ
をその出力線９０上に供給する。

線９０はＤラッチ９２のＤ入力端に接続され、Ｄラッチ
９２のクロック入力端は内部クロック線７８に接続され
ている。こうして、Ｄラッチ９２はその出力線９４上に
パルス・ストリームＢ（第７図に示す）を供給する。線
８０はインバータ８６にも接続され、その出力線９８は
、線９４と共にＡＮＤゲー）１００に接続されている。

こうして、ＡＮＤゲート９４は、その出力線１０２上に
パルス・ストリームＣ（第７図に示す）を供給する。

線１０２はＤラッチ１０４のＤ入力端に接続され、Ｄラ
ッチ１０４のクロック入力端は線７８に接続されている
。こうして、Ｄラッチ１０４は、パルス・ストリーム５
Ｔ−０（アウトバウンド・サンプリング時間）を線８２
上に供給し、アウトバウンド転送の場合、それがゲート
回路８０によって線７０上に供給される。線８２はＤラ
ッチ８６のＤ入力端に接続され、Ｄラッチ８６のクロッ
ク入力端は線７８に接続されており、したがって転送の
方向がどうであれ、ラッチ８６は線７２上に次のＤＭＣ
ＬＫサイクル信号を生成する。

回路７６は、回路７４と同様に動作して、回路１０６に
よって反転された線２２上のアダプタ・クロック信号か
ら、５Ｔ−Ｉ　（インバウンド・サンプリング時間）パ
ルス・ストリームを線８４上に発生させる。線８４上の
５Ｔ−Ｉパルス・ストリームは、インバウンド転送の場
合、サンプリング時間信号としてゲート回路８０により
線７０上に供給される。

インバータ１０６の出力線は、ラッチ１０８のＤ入力端
に供給され、ラッチ１０８のクロック入力端は線７８に
接続されている。ラッチ１０８は、その出力線１１０上
に第８図に示すような信号りを供給する。線１１０はラ
ッチ１１２のＤ入力端に接続されている。ラッチ１１２
のクロック入力端は線７８に接続されている。こうして
、ラッチ１１２は、その出力線１１４上に第８図に示す
ような信号Ｅを供給する。信号１１０はインバータ１１
６にも供給され、インバータ１１６の出力線１１８は線
１１４と共にＡＮＤゲート１２０に接続されている。Ａ
ＮＤゲート１２０はその出力線１２２上に信号Ｆを送る
。線１２２はラッチ１２４のＤ入力端に接続され、ラッ
チ１２４のクロック入力端は線７８に接続されている。

こうして、ラッチ１２４は線８４上に５Ｔ−Ｉ信号を供
給する。

ゲート回路８０は、線１８上のターンアラウンド信号に
応答して線８２からＯＲゲート１２８の一方の入力端に
５Ｔ−０信号をゲートする（アウトバウンド転送）ＡＮ
Ｄゲート１２６、及びインバータ１３２で供給されるＴ
ＡＲ信号の反転信号に応答して線８４からＯＲゲート１
２８の他方の入力端に５Ｔ−Ｉ信号をゲートするＡＮＤ
ゲート１３０を含む。ＯＲゲート１２８の出力線１３４
は、ＡＮＤゲート１３６の一方の入力端に接続されてお
り、ＡＮＤゲート１３６は、転送が行なわれるとき、す
なわち、線１０．１２及び１４が活動状態のとき、動作
する。

エラー報告／検出回路４８が第６図に示されている。回
路４８は、第３図に示す４４と４６等の各エラー線用の
１４０等の論理回路を含んでいる。

第６図には２本のエラー線と２つの回路１４０と１４２
だけを示してあり、回路１４０だけについて詳細に説明
する。

エラー線４４とサンプリング時間線７０がＡＮＤゲート
１４４に接続されている。ＡＮＤゲート１４４の出力線
１４Ｂは、ラッチ１４８のセット入力端に接続され、ラ
ッチ１４８のクロック入力端は内部クロック線７８に接
続されている。こうしてラッチ１４８は、転送の方向に
応じて信号Ｇ（第７図）またはＨ（第８図）を線１５０
上に供給する。

線１５０はラッチ１５２のＤ入力端に接続され、ラッチ
１５２のクロック入力端はＡＮＤゲート１５６の出力線
１６４に接続されている。ＡＮＤゲート１５６の入力線
は、次のＤＭＣＬＫサイクル線７２と線部２ロック線７
８である。Ｄラッチ１５２の出力信号は、擬似同期エラ
ーＢ信号であり、バス５０の一部である線５０−Ｂ上に
送られる。

Ｄラッチ１５２の出力線は、Ｄラッチ１５８のＤ入力端
に接続され、Ｄラッチ１５８のクロック入力端は線７８
に接続されている。ラッチ１５８の線１６０上の出力信
号を、第７図に１１第８図にＪとして示す。線１８０は
インバータ１６２に接続され、インバータ１６２の出力
線は、線５〇−Ｂと共にＡＮＤゲート１６４に接続され
ている。

こうして、ＡＮＤゲート１６４は、第８図と第９図に示
すリセット信号にとＬを線１６６上に供給して、転送の
方向に応じて適切な時間にラッチ１４８をリセットさせ
る。

回路１４２は、回路１４０と同じ要素を含み、回路１４
２の要素は、それと同じ回路１４０の要素の参照番号に
２０を加えた参照番号で示す。たとえば、ラッチ１６４
はラッチ１４４と同じ機能をもつ。

第９図に示すように、本発明の他の実施例によると、エ
ラー相関回路２００を、アダプタ４で実施する代わりに
、回路３０で実施することができる。この場合、回路２
００は回路４８がらの線５０−Ｂと５０−Ｃ及び同期エ
ラーＡ線２４−１を受は取り、バス５０を介してアダプ
タ４にエラー構成を供給する。

以上説明したように、本発明に基づくエラー検出／Ｎ告
機構３８は、２つの装置２．！：４を連結する同期バス
１上に挿入された受動装置３０で実施される。バス１は
、タグ線の制御下で２つの装置間でデータを転送するデ
ータ線６、及び転送データの同伴信号であるクロック信
号を供給する線２０と２２を含む。エラー検出／報告論
理回路４８と擬似同期タイミング回路５２のおかげで、
バス１によりエラーを検出し、障害のある装置、たとえ
ば２．４．３０．１−１または１−２を識別し、エラー
信号をエラー・バス５０を介して擬似同期方式で報告す
ることができる。

Ｅ０発明の詳細 な説明したように、本発明によれば、同期バス上で擬似
同期方式でエラーを報告する簡単な機構の非同期装置を
提供することができる。

【図面の簡単な説明】

第１図は、同期バス上への非同期装置の挿入、及び本発
明によるエラー検出／報告機構の実施例を示す図である
。 第２−Ａ図と第２−Ｂ図は、２つの装置間の転送のタイ
ミングを示す図である。 第３図は、２つの装置間の同期インターフェース・バス
を示す図である。 第４−Ａ図と第４−Ｂ図は、インターフェース・バスの
エラー線上での同期及び非同期エラー伝送のタイミング
を示す図である。 第５図は、第１図の擬似同期タイミング回路５２を示す
図である。 第６図は、第３図のエラー検出／報告回路４８を示す図
である。 第７図は、（ＤＭＡ論理装置からアダプタへの）アウト
バウンド擬似同期転送のタイミングを示す図である。 第８図は、（アダプタからＤＭＡ論理装置への）インバ
ウンド擬似同期転送のタイミングを示す図である。 第９図は、本発明の第２の実施例を示す図である。 ２・・・・ＤＭＡ論理装置、４・・・・アダプタ、６・
・・・データ線、２４・・・・エラー線、３０・・・・
受動装置、４０．４２・・・・エラー検出手段、４８・
・・・エラー検出／報告回路、５２・・・・擬似同期タ
イミング回路。 出願人　　インターナショナル・ビジネス・マシーンズ
争コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） ベプ＼　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　ノ（ヌ、条１ぞ−１円り）（、カセ
しイダ１ 呆１図 第２Ａ品 ｆｉｓｈ　転Ｌ　（７’　ダ’７’ｆｏ＋　うｏｒｔｓ
　へ）第３国 ２　　　　　　　　　　　　　　　　　　　　　　　　
　　　　″′＋竹ｚ７°リーク　時ｍ 第４Ａ辺 １ンフ゛ソ二グ時甫 第４８国 第９足

Claims (1)

1. 【特許請求の範囲】 第１の装置及び第２の装置をリンクする同期バスがデー
   タ線を含み、該データ線を介してデータが第１の装置か
   ら第２の装置に転送され、このデータ転送が第１のクロ
   ック線で搬送される第１のクロック信号によってタイミ
   ング調整されるようなものにおいて上記同期バス上に挿
   入された受動装置で使用され、上記同期バスのうち少な
   くとも１本の擬似同期エラー線を介して疑似同期方式で
   エラーを検出し、及び第２の装置に報告するためのエラ
   ー検出及び報告装置であって、 （ａ）上記受動装置を通るデータに応答して上記データ
   線で搬送されるデータが正しいか否かを検出し、エラー
   が検出された場合には少なくとも１つのエラー信号を生
   成するエラー検出手段と、 （ｂ）上記第１のクロック信号に応答して第１のクロッ
   ク信号サイクルの中央で活動化するパルスを含むサンプ
   リング信号と、各第１のクロック信号サイクルの終わり
   で第１のクロック信号周期の一部分の間に活動化するパ
   ルスを含むエラー報告制御信号とを生成するタイミング
   手段と、 （ｃ）上記サンプリング信号及び上記エラー報告制御信
   号に応答して擬似同期エラー報告線を活動化させてサン
   プリング信号のパルスにエラー信号をサンプルさせ、サ
   ンプルされたエラー信号がエラーの検出を示す場合、サ
   ンプリングパルスに続くエラー報告制御信号の２つのパ
   ルスによって定義される期間中、上記擬似同期エラー報
   告線を活動化させるエラー報告手段と、を有することを
   特徴とするエラー検出及び報告装置。