DE3874518T2

DE3874518T2 - Fehlererkennungs- und -meldemechanismus ueber einen synchronbus.

Info

Publication number: DE3874518T2
Application number: DE8888480002T
Authority: DE
Inventors: Jean-Marc Munier; Michel Peyronnenc; Michel Poret
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-01-22
Filing date: 1988-01-22
Publication date: 1993-04-08
Anticipated expiration: 2008-01-23
Also published as: EP0325078B1; DE3874518D1; EP0325078A1; US4972345A; JPH01208924A

Description

Gebiet der Erfindung

Diese Erfindung bezieht sich auf einen Mechanismus, welcher in einem passiven Bauelement eines Synchronbusses zur Erkennung und Meldung von Fehlern auf pseudosynchrone Weise eingesetzt werden kann.

Hintergrund der Erfindung

Serielle Verbindungen, welche Endgeräte über Zwischengeräte verbinden und über eine Fehlermeldefunktion verfügen, sind in der Patentschrift GB-A-1 401 261 beschrieben. Da die Zwischenstationen in einem solchen Umfeld die Muster des Rahmens der über die seriellen Verbindungen übertragenen Daten erkennen und Informationen regenerieren können müssen, sind die Zwischenstationen keine passiven Einrichtungen.
Synchronbusse beruhen auf der Übertragung von Daten bei gleichzeitiger Übertragung eines Taktsignales mit dem Ziel, die über die Parallelleitungen übertragenen Daten zu überprüfen. Manche Marken werden zwischen dem Sendegerät und dem Empfangsgerät verwendet, um bestimmte Protokollphasen zu signalisieren.
Ein solcher Synchronbus ist in der europäischen Patentanmeldung 87480007,1 vom 20. August 1987 gemeldet. Dieser Bus kann in jedem Datenverarbeitungssystem und insbesondere in einem Kommunikations-Steuerungsgerät zur Überwachung des Informationsaustausches zwischen einem Steuerungsgerät mit direktem Speicherzugriff (DMA) 2 und einer Leitungsschnittstelleneinrichtung 4 verwendet werden.
Wie in Figur 1 gezeigt, enthält der Bus bidirektionale Datenleitungen 6, die verwendet werden, um Informationen zwischen den beiden Geräten zu übertragen und Überwachungsleitungen für den Datenaustausch. Die Überwachungsleitungen beinhalten mindestens die folgenden Leitungen. Eine Anforderungsleitung 8, die durch eine Adaptereinrichtung aktiviert wird, wenn diese einen direkten Speicherzugriff anfordert, eine Zuteilungsleitung 10 wird durch die Steuereinrichtung für den direkten Datenzugriff als Antwort auf ein Anforderungssignal in der Anforderungsleitung aktiviert. Eine Gültig-Leitung 12 wird durch die Adaptereinrichtung aktiviert, wobei das Signal auf dieser Leitung das Bereitstellungssignal der Datenübertragung von dem Adapter zu der Steuereinrichtung für den direkten Datenzugriff ist. Es wird durch die Steuereinrichtung für den direkten Datenzugriff geprüft. Eine Bereit-Leitung 14 wird durch die Steuereinrichtung für den direkten Datenzugriff aktiviert. Das Bereit-Signal auf dieser Leitung ist das Bereitstellungssignal der Datenübertragung zwischen der Steuereinrichtung für den direkten Datenzugriff und dem Adapter und wird durch die Adaptereinrichtung geprüft. Eine Lese-Schreib-Steuerleitung (R/W) 16 wird durch den Adapter aktiviert, wobei das Signal in dieser Leitung angibt, ob eine Lese- oder Schreiboperation angefordert wird. Eine Richtungsumkehrleitung 18 wird durch die Steuereinrichtung für den direkten Datenzugriff aktiviert, wenn diese einen Lese-Vorgang durchführen möchte, um einem möglichen Treiber/Empfänger die Möglichkeit zu geben den bidirektionalen Datenbus frei zugeben.
Die Daten werden zwischen den beiden Einrichtungen über einen Parallelbus ausgetauscht. Die Steuereinrichtung für den direkten Datenzugriff überträgt die Daten synchron mit einem selbst erzeugten begleitenden Taktsignal mit der Bezeichnung DMCLK, das über Leitung 20 übertragen werden, und die Adaptereinrichtung überträgt Daten synchron mit einem selbst erzeugtem Taktsignal mit der Bezeichnung ADCLK, das über Leitung 22 übertragen wird. Diese beiden Taktsignale haben die gleiche Frequenz, aber es gibt keine definierte Phasenbeziehung zwischen ihnen.
Das Protokoll kann als Mehrpunkt-Verbindung zwischen der Steuereinrichtung für den direkten Datenzugriff und verschiedenen Adaptereinrichtungen vereinfacht werden. Dies ist möglich, weil der logische Austausch während der Übertragung zwischen der Steuereinrichtung für den direkten Datenzugriff und jeder beliebigen Adaptereinrichtung Punkt-zu-Punkt-bezogen bleibt, wobei gleichzeitig jeweils nur eine Adaptereinrichtung durch die Steuereinrichtung für den direkten Datenzugriff angesprochen wird.
Ein Satz spezieller Leitungen 24 wird bereitgestellt, um synchrone Fehlermuster von der Steuereinrichtung für den direkten Datenzugriff zu der Adaptereinrichtung zu übertragen. Diese Muster werden synchron zum DMCLK-Taktsignal gesendet und werden deshalb als synchrone Informationen, die zu den Datenleitungen gehören, eingeordnet.
Diese Muster werden durch die Steuereinrichtung für den direkten Datenzugriff erzeugt, wenn diese Fehler feststellt (interne Fehler oder Fehler, die auf dem Bus festgestellt worden sind), und sie werden zur Adaptereinrichtung geleitet.
In einem solchem Umfeld kann es wünschenswert sein, in den Synchronbus eine Synchron-Einrichtung einzufügen, um Signale auf den Bus zu verstärken und Paritätsfehler zu erkennen.
Gemäß der vorliegenden Erfindung wird diese passive Einrichtung mit einer Fehlererkennungseinrichtung ausgestattet, und zwar so, daß asynchrone Fehlermuster von der passiven Einrichtung zu dem Adapter gesendet werden müssen.
Demzufolge ist es Ziel der vorliegenden Erfindung, eine asynchrone Einrichtung mit einem einfachen Mechanismus, welcher in der Lage ist, Fehler auf pseudosynchrone Weise über einen Synchronbus zu melden, bereitzustellen.

Zusammenfassung der Erfindung

Die Einrichtung gemäß der vorliegenden Erfindung ermöglicht es, daß eine passive Einrichtung (30) in einem Synchronbus (1) eingesetzt wird und eine erste und zweite Einrichtung (2 und 4) miteinander verbindet, ohne daß auf dem Synchronbus Synchronisationsmöglichkeiten zur Feststellung und Meldung von Fehlern an die zweite Einrichtung in mindestens einer pseudosynchronen Fehlerleitung (50) auf pseudosynchronen Wege, also nicht exakt in Phase mit einem ersten Taktsignal der ersten Taktleitung (20) des Busses für die zeitliche Steuerung der Übertragung von Daten in Datenleitungen (6) des Busses, zur Verfügung stehen. Die Einrichtung beinhaltet Fehlererkennungsmittel (40, 42), welche auf die Daten, die in der passiven Einrichtung übertragen werden, reagieren, um festzustellen, ob die Daten in den Datenleitungen richtig oder nicht richtig sind und um mindestens ein Fehlersignal zu erzeugen, wenn Fehler festgestellt werden.
Die Einrichtung ist dadurch gekennzeichnet, daß sie folgendes enthält:
- Zeitsteuermittel (52), die auf ein internes Taktsignal mit einer Frequenz, welche höher ist als die des ersten Taktsignales und auf das erste Taktsignal reagieren, um ein Abtastsignal (70) zu erzeugen, welches Impulse beinhaltet, die in dem mittleren Bereich des ersten Taktsignalzyklus aktiv sind und ein Steuersignal (72) für eine Fehlermeldung, welches Impulse beinhaltet, die während eines Bruchteiles des ersten Taktsignalzeitraumes am Ende eines jeden ersten Taktsignalzyklusses aktiv sind,
- Fehlermeldemittel (48), die auf das Abtastsignal und auf das Fehlermelde-Steuersignal reagieren, zur Aktivierung der pseudosynchronen Fehlerleitung(en), um einen Impuls des Abtastsignals zu erzeugen, um das Fehlersignal (die Fehlersignale) abzutasten und die Fehlerleitung(en) während des Zeitraumes, der definiert ist durch zwei Impulse der Fehlermelde-Steuerung, aktiviert werden, folgend auf den Abtastimpuls, wenn das abgetastete Fehlersignal / die abgetasteten Fehlersignale ein Anzeichen ist/sind für festgestellte Fehler.
Falls die Datenleitungen bidirektional sind, was bedeutet, daß die Daten unter der Steuerung des ersten Taktsignales von der ersten zur zweiten Einrichtung oder unter der Steuerung eines zweiten Taktsignales von der zweiten Einrichtung zur ersten Einrichtung übertragen werden, wobei das erste und das zweite Taktsignal die gleiche Frequenz haben und die Übertragungsrichtung der Datenleitungen durch ein Übertragungs-Steuerungssignal, das erzeugt wird durch die erste Einrichtung auf einer Übertragungs- Steuerungssignalleitung (18), gesteuert wird, wobei die Zeitsteuermittel auf das Übertragungs-Steuersignal und auf das erste und zweite Taktsignal zur Aktivierung der Impulse des Abtastsignales in der Mitte des ersten oder des zweiten Taktsignales, in Abhängigkeit von der Übertragungsrichtung reagieren.

Kurze Beschreibung der Abbildungen

Figur 1 zeigt einen synchronen Schnittstellenbus zwischen zwei Einrichtungen.
Figur 2-A und Figur 2-B zeigen die Zeitdiagramme der Übertragungen zwischen diesen beiden Einrichtungen.
Figur 3 zeigt das Einsetzen einer asynchronen Einrichtung in den Synchronbus sowie die Implementierung der Fehlererkennungs- und meldemechanismen gemäß der vorliegenden Erfindung.
Figur 4-A und Figur 4-B zeigen die Zeitdiagramme der synchronen und asynchronen Fehlerübertragung in den Fehlerleitungen des Schnittstellenbusses.
Figur 5 zeigt den pseudosynchronen Zeitgeberschaltkreis 52 von Figur 3.
Figur 6 zeigt den Fehlererkennungs- und Fehlermeldeschaltkreis 48 von Figur 3.
Figur 7 zeigt das Zeitdiagramm einer ausgehenden pseudosynchronen Übertragung (von der Steuereinrichtung für den direkten Datenzugriff zum Adapter).
Figur 8 zeigt das Zeitdiagramm einer eingehenden pseudosynchronen Übertragung (von einem Adapter zu der Steuereinrichtung für den direkten Datenzugriff).
Figur 9 zeigt eine zweite Ausführung der vorliegenden Erfindung.

Detaillierte Beschreibung der Erfindung

Wie bereits dargelegt, zeigt Figur 1 eine synchrone Schnittstelle nach dem Stand der Technik zwischen den Einrichtungen 2 und 4, welche eine Steuereinrichtung für den direkten Datenzugriff und ein Leitungsadapter in einer Übertragungssteuerung zum Austausch von Daten gemäß den im vorhergehenden erläuterten Protokoll sein können. Das Zeitdiagramm des Schreib-Übertragungsvorganges vom Adapter 4 zu der Steuereinrichtung für den direkten Datenzugriff 2 ist in Figur 2-A gezeigt und das Zeitdiagramm für den Lese-Übertragungsvorgang von der Steuereinrichtung für den direkten Datenzugriff 2 zum Adapter 4 ist in Figur 2-B gezeigt.
Wie in diesen Zeitdiagrammen gezeigt wird, geht dem Datenaustausch in den Datenleitungen 6 eine Parameter-Austauschphase voraus. Währen dieser Phase sendet der Adapter Parameterinformationen an die logische Steuereinrichtung für den Datenzugriff 2, wie zum Beispiel die Start-Speicheradresse, in die das erste zu übertragende Byte geschrieben bzw. aus der dieses Byte gelesen werden muß, sowie eine Bytesumme, welche die Anzahl der zu übertragenden Bytes angibt. Diese Parameter kommen von dem Adapter und werden unter der Steuerung des Adapter-Taktsignales ADCLK über Leitung 22 gesendet, auch wenn ein Lese-Datenübertragungsvorgang durchgeführt werden muß. Im Falle einer Lese-Datenübertragung werden die entsprechenden Daten von der Steuereinrichtung für den direkten Datenzugriff unter Steuerung des Taktsignales DMCLK auf Leitung 20 der Steuereinrichtung für den direkten Datenzugriff zum Adapter gesendet. Die Umkehrung der Übertragungsrichtung wird durch das Richtungsumkehrsignal auf Leitung 18 gesteuert.
Wie in den Figuren 2-A und 2-B gezeigt ist, wird bei der Erkennung eines Fehlers durch die logische Steuereinrichtung für den direkten Datenzugiff 2 der Fehlercode durch die Steuereinrichtung für den direkten Datenzugriff 2 beim nächsten DMCLK-Zyklus über die Fehlerleitungen 24 übertragen.
Bei einem solchen Synchronbus, welcher einen synchronen Datenaustausch zwischen zwei Einrichtungen ermöglicht, kann es erforderlich sein, eine passive Einrichtung zwischen der Steuereinrichtung für den direkten Datenzugriff 2 und dem Adapter 4 einzusetzen. Ein Grund für die Notwendigkeit dieser neuen Einrichtung kann eine leistungsfähige elektrische Treiberfunktion sein, die durch die logische Steuereinrichtung für den direkten Datenzugriff nicht bereitgestellt werden kann.
Diese eingesetzte Einrichtung wird als passive Einrichtung eingestuft, da sie, vom Standpunkt der Informationsübertragung, völlig transparent ist. Die wesentliche Funktion der Einrichtung ist das Verstärken von Signalen und die Einrichtung verfügt nicht über Synchronisationsmöglichkeiten im Bus.
Der Schaltkreis gemäß der vorliegenden Erfindung, der in dieser passiven Einrichtung einzusetzen ist, verfügt über Fehlererkennungsmöglichkeiten, um bei der Isolierung zwischen den einzelnen Komponenten, die an dem Datenaustausch beteiligt sind, zu unterstützen, und zwar im Falle von Bus-Fehlern.
In Figur 3 ist die passive Einrichtung 30 schematisch als ein Leitungsverstärkungsmittel 32 dargestellt, das an den Bus 1-1 und an der anderen Seite an den Bus 1-2 angeschlossen ist. Die Busse 1-1 und 1-2 übertragen, wie im vorhergehenden beschrieben, die Signale ANFORDERUNG, ZUTEILUNG, GÜLTIG, BEREIT, SCHREIBEN/LESEN, RICHTUNGSUMKEHRUNG, DMCLK, ADCLK, die Daten und die Synchron-Fehlerbits.
Es kann eine Fehlerleitung 24 oder eine Mehrzahl von Fehlerleitungen verwendet werden, um die verschiedenen Fehlerarten, die in der Einrichtung 2 auftreten, zu übertragen.
Als ein Beispiel wird eine Leitung aus 24 Leitungen gezeigt, welche für Meldung eines festgestellten Fehlers im Schaltkreis 34 reserviert ist, wobei dieser Schaltkreis ein Paritäts-Prüfschaltkreis PC-A sein kann. Schaltkreis 36 erzeugt das Paritätsbit, das über den Bus 6 übertragen werden soll.
Gemäß der vorliegenden Erfindung enthält Schaltkreis 30 den Schaltkreis 38. Schaltkreis 38 beinhaltet Fehler-Prüfschaltkreise, wobei zwei solcher Schaltkreise in der Figur 3 gezeigt werden, nämlich PC-B 40 und PC-C 42, welche die Parität der Bytes auf den Leitungen 6-1 und 6-2 prüfen, aber auch jede andere Art der Fehlerprüfung darf durchgeführt werden.
Schaltkreis 40 stellt das Signal FEHLER B auf Leitung 44 und Schaltkreis 42 stellt das Signal FEHLER C auf Leitung 46 bereit. Diese Signale FEHLER B und FEHLER C sind nicht synchron zum DMCLK-Signal, so daß sie nicht synchron über die Fehlerleitungen 24-2 gesendet werden können.
Die Leitungen 44 und 46 werden für den Fehlererkennungs- und Fehlermeldeschaltkreis 48 bereitgestellt, welcher die Signale FEHLER B und FEHLER C auf pseudosynchrone Weise über pseudosynchrone Fehlerleitungen 50, gesteuert durch den pseudosynchronen Schaltkreis 52, weitergeleitet. Die Schaltkreise 48 und 52 reagieren auf die Markierungs- und Taktsignale der Steuerleitungen 8-1 bis 22-1 des Busses 1 und sind schematisch in Figur 3 dargestellt.
Die Leitungen 24-2, die ein verstärktes Signal FEHLER A von der Synchronleitung 24-1 und der pseudosynchronen Fehlerleitung 50 übertragen, werden bereitgestellt für eine Fehlerrelation zwischen Schaltkreis 54 in Adapter 4 und dem Signal FEHLER D auf Leitung 56 von dem Fehler-Prüfschaltkreis PC-D 58, der die Parität der über die Datenleitung 6-2 empfangenen Bytes prüft. Andere Fehler-Prüfschaltkreise können in dem Adapter 4 bereitgestellt werden, wie dies zum Beispiel der Fall ist, um die Fehlererkennungsfähigkeit zu erweitern.
PG-Schaltkreis 59 erzeugt das Paritätsbit auf der Datenleitung 6-2.
Der Fehler-Korrelationsschaltkreis 54 erzeugt einen Hinweis auf das ausgefallene Teil über seine Ausgangsleitung 60, und zwar als eine Funktion von FEHLER A, FEHLER B, FEHLER C und FEHLER D.
In der bevorzugten Ausführung der vorliegenden Erfindung beruht die Fehlerkennzeichnung auf der folgenden Tabelle: Fehlersignal, empfangen durch Adapter Fehler durch Adapter erkannt Vermutete Teile FEHLER eingehend ausgehend X bedeutet "egal" 0 bedeutet kein Fehler 1 bedeutet Fehler
"Eingehend" bezieht sich auf Schreibvorgänge oder die Parameterphase einer Lese-Operation, wenn eine Übertragung vom Adapter zur Steuereinheit für den direkten Speicherzugriff erfolgt.
"Ausgehend" bezieht sich auf die Datenphase einer Leseoperation, wenn die Übertragung von der Steuereinrichtung für den direkten Speicherzugriff zum Adapter erfolgt.
Ein logischer Schaltkreis, welcher die Funktion des Fehler-Korrelationsschaltkreises 54 implementiert, kann auf der Basis der vorstehenden Tabelle einfach aufgebaut werden.
Der Fehlerbus 50 ist ein pseudosynchroner Bus, da Fehlermuster über diesen Bus nicht exakt synchron zum begleitenden Taktsignal DMCLK sind, sondern sind:
- genügend Zeit vor der Abtastzeit des Adapters
- und genügend Zeit für die Abtastung stabil, damit diese gültig ist.
Dies wird in Figur 4 dargestellt, die schematisch das Prinzip einer synchronen Übertragung (Figur 4-A) und das Prinzip einer pseudosynchronen Übertragung (Figur 4-B) darstellt.
Figur 5 zeigt den pseudosynchronen Zeitschaltkreis 52, welcher ein Abtast-Signal auf Leitung 70 erzeugt, welches in der Mitte des DMCLK-Taktzyklusses bei einer ausgehenden Übertragung und in der Mitte des ADCLK-Taktzyklusses bei einer eingehenden Übertragung aktiv ist, und ein NEXT DMCLK-Zyklussignal auf Leitung 72, welches aktiv ist vor Beginn des nächsten DMCLK-Taktzyklusses. Diese Signale werden durch das DMCLK-Taktsignal auf Leitung 20, durch das ADCLK-Taktsignal auf Leitung 22, durch ein internes Taktsignal auf Leitung 78, welches eine Frequenz hat, die größer ist als die DMCLK- und ADCLK-Taktsignale und durch die Signale auf den Steuerleitungen 10, 12, 14, 18 erzeugt. In einer bevorzugten Ausführung der vorliegenden Erfindung beträgt der Zeitraum des internen Taktsignales 40 ns, wenn der Zeitraum der DMCLK- und ADCLK-Taktsignale 150 ns beträgt.
Die Leitungen 70 und 72 werden für den Fehlererkennungs- und Fehlermeldeschaltkreis 48 in Figur 6 zusammen mit dem internen Taktsignal bereitgestellt, um die Fehlersignale auf den Leitungen 50 zu senden.
Figur 5 zeigt den pseudosynchronen Zeitschaltkreis 52. Er beinhaltet zwei identische Schaltkreise 74 und 76, die beide auf das interne Taktsignal auf Leitung 78 reagieren und wobei ein Signal auf das Taktsignal DMCLK auf Leitung 20 und das andere auf das ADCLK auf Leitung 22 reagiert. Der Torschaltkreis 80 ist an die Ausgänge 82 und 84 der Schaltkreise 74 und 76 angeschlossen und reagiert auf das Richtungsumkehrsignal auf Leitung 80 und auf die Signale BEREIT, ZUTEILUNG und GÜLTIG, um Abtast-Zeitimpulse auf Leitung 70 bereitzustellen, entweder vom Ausgang 82 des Schaltkreises 74 oder vom Ausgang 84 des Schaltkreises 76, und zwar abhängig von der Übertragungsrichtung, die durch den Status des Richtungsumkehrsignal (TAR-Signal) angezeigt wird: Dabei bedeutet in der spezifischen Ausführung der vorliegenden Erfindung TAR = 1 ausgehende Übertragung und TAR = 0 eingehende Übertragung. Der Zwischenspeicher 86 erzeugt aus dem Ausgangssignal auf Leitung 82 vom Schaltkreis 74 das Signal NÄCHSTER DMCLK-ZYKLUS auf Leitung 72.
Schaltkreis 74 beinhaltet den D-Zwischenspeicher 88, dessen Dateneingang mit der DMCLK-Taktleitung 20 und dessen Takteingang mit der internen Taktleitung 78 verbunden ist. Somit erzeugt dieser auf seiner Ausgangsleitung 90 die in Figur 7 gezeigten Impulsfolge.
Leitung 90 liegt an dem D-Eingang des D-Zwischenspeichers 92 an, dessen Takteingang an die interne Taktleitung 78 angeschlossen ist, so daß dieser die Impulsfolge B (dargestellt in Figur 7) auf seiner Ausgangsleitung 94 erzeugt. Leitung 90 wird auch zu dem Inverter 96 geleitet, dessen Ausgangsleitung 98 zusammen mit der Leitung 94 an dem UND-Gatter 100 anliegt. Somit erzeugt das UND-Gatter 94 auf seiner Ausgangsleitung 102 die Impulsfolge C (dargestellt in Figur 7).
Leitung 102 ist mit dem D-Eingang des D-Zwischenspeichers 104 verbunden, dessen Takteingang mit der Leitung 78 verbunden ist. Somit erzeugt der D-Zwischenspeicher 104 auf der Leitung 92 eine Impulsfolge ST-0 (SAMPLING TIME OUTBOUND), welcher durch den Tor-Schaltkreis 80 für eine ausgehende Übertragung auf Leitung 70 bereitgestellt wird. Leitung 82 ist verbunden mit dem D-Eingang des D-Zwischenspeichers 86, dessen Takteingang mit der Leitung 78 verbunden ist, so daß der Zwischenspeicher 86 unabhängig von der Übertragungsrichtung das Signal NÄCHSTER DMCLK-ZYKLUS auf Leitung 72 erzeugt.
Schaltkreis 76 funktioniert auf gleiche Weise wie Schaltkreis 74 und erzeugt die Impulsfolge ST-I (SAMPLING TIME INBOUND) auf Leitung 84 vom Adapter-Taktsignal auf Leitung 82, welches durch Schaltkreis 106 invertiert wird. Die Impulsfolge ST-I auf Leitung 84 wird durch Tor-Schaltkreis 80 als Abtastzeitsignal für eine eingehende Übertragung auf Leitung 70 bereitgestellt.
Die Ausgangsleitung des Inverters 106 ist verbunden mit dem D- Eingang des Zwischenspeichers 108, dessen Takteingang mit Leitung 78 verbunden ist. Der Zwischenspeicher 108 stellt gemäß Figur 8 das Signal D auf der Ausgangsleitung 110 bereit. Ausgangsleitung 110 ist verbunden mit dem D-Eingang des Zwischenspeichers 112, dessen Takteingang mit der Leitung 78 verbunden ist. Somit stellt der Zwischenspeicher 112 das Signal E auf seiner Ausgangsleitung 114 bereit, wie in Figur 8 gezeigt ist. Signal 110 wird auch zum Inverter 116 geleitet, dessen Ausgangsleitung 118 zusammen mit der Leitung 114 zum UND-Gatter 120 geleitet wird, das das Signal F auf seiner Ausgangsleitung 122 bereitstellt. Leitung 122 ist verbunden mit dem D-Eingang des Zwischenspeichers 124, dessen Takteingang verbunden ist mit Leitung 78. Somit erzeugt der Zwischenspeicher 124 auf Leitung 84 das Signal ST-I.
Der Torschaltkreis 80 beinhaltet das UND-Gatter 126, welches durch das Richtungsumkehrsignal auf Leitung 18 angesteuert wird, um das Signal ST-O von der Leitung 82 zu einem Eingang des ODER- Gatters 128 zu leiten (bei ausgehender Übertragung), und das UND-Gatter 130, das durch das inverse Richtungsumkehrsignal angesteuert wird, das durch den Inverter 132 bereitgestellt wird, um das Signal ST-I von der Leitung 84 zum anderen Eingang des ODER-Gatter 128 zu leiten. Die Ausgangsleitung 134 des ODER-Gatters 128 wird zu einem Eingang des UND-Gatters 136 geleitet, der angesteuert wird, wenn eine Übertragung stattfindet, wenn also die Leitungen 10, 12 und 14 aktiv sind.
Der Fehlermeldungs- und Fehlererkennungsschaltkreis 48 ist in Figur 6 dargestellt. Er enthält einen logischen Schaltkreis wie 140 für jede Fehlerleitung 44 und 46, die in Figur 3 dargestellt sind. In Figur 6 werden nur zwei Fehlerleitungen und zwei Schaltkreise 140 u 142 gezeigt und nur der Schaltkreis 140 wird im Detail beschrieben.
Die Fehlerleitung 44 und die Abtastzeitleitung 70 werden zu dem UND-Gatter 144 geleitet. Die Ausgangsleitung 146 des UND-Gatters 144 wird zu dem Setzeingang des Zwischenspeichers 148 geleitet, dessen Takteingang an die interne Taktleitung 78 angeschlossen ist. Somit stellt der Zwischenspeicher 148 in Abhängigkeit von der Übertragungsrichtung auf der Leitung 150 das Signal G (Figur 7) oder H (Figur 8) bereit.
Leitung 150 ist an den D-Eingang des Zwischenspeichers 152 angeschlossen, dessen Takteingang mit der Ausgangsleitung 154 des UND-Gatters 156 verbunden ist. Die Eingangsleitungen des UND- Gatters 156 sind NÄCHSTER DMCLK-ZYKLUS, Leitung 72 und INTERNER TAKT, Leitung 78. Das Ausgangssignal des D-Zwischenspeichers 152 ist das pseudosynchrone Fehlersignal B, welches auf der Leitung 50-B, die Teil des Busses 50 ist, gesendet wird.
Die Ausgangsleitung des D-Zwischenspeichers 152 ist an den D- Eingang des D-Zwischenspeichers 158 angeschlossen, dessen Takteingang mit der Leitung 78 verbunden ist, wobei das Ausgangssignals des Zwischenspeichers 158 auf der leitung 160 in der Figur 7 als I und in der Figur 8 als J dargestellt ist. Leitung 160 ist an den Inverter 162 angeschlossen, dessen Ausgangsleitung zusammen mit der Leitung 50-B zum UND-Gatter 164 geleitet wird. Somit stellt das UND-Gatter 164 die Rücksetz-Signale K und L, die in den Figuren 8 und 9 gezeigt sind, auf der Leitung 166 bereit, um den Zwischenspeicher 148 zu gegebener Zeit, und zwar in Abhängigkeit von der Übertragungsrichtung, zurückzusetzen.
Der Schaltkreis 142 beinhaltet die gleichen Elemente wie der Schaltkreis 140, auf die durch die gleichen Referenznummern zuzüglich 20 bezug genommen wird. So hat zum Beispiel der Zwischenspeicher 164 die gleiche Funktion wie der Zwischenspeicher 144.
Gemäß einer anderen Ausführung der vorliegenden Erfindung, dargestellt in Figur 9, kann der Fehlerkorrelationsschaltkreis 200 statt in dem Adapter 4 in dem Schaltkreis 30 ausgeführt werden. In diesem Fall sind mit ihm die Leitungen 50-B und 50-C vom Schaltkreis 48 und der synchronen Fehler-A-Leitung 24-1 verbunden, und er stellt eine Fehlerkonfiguration auf Bus 50 zum Adapter 4 bereit.

Claims

1. Anordnung (38), die es ermöglicht, daß eine in einen synchronen, eine erste und eine zweite Einrichtung (2 und 4) verbindenden Bus eingesetzte Einrichtung (3) Fehler erfaßt und der zweiten Einrichtung auf zumindest einer Fehlerleitung (50) dieselben meldet, wobei ein erstes von einer ersten Taktgeberleitung (20) des Busses geführtes Taktgebersignal verwendet wird, um die Übertragung von Daten auf Datenleitungen (6) des Busses zeitlich abzustimmen, die Anordnung Fehlererfassungsmittel (40, 42) aufweist, die auf die in der Einrichtung durchlaufenden Daten ansprechen, um zu erfassen, ob die den Datenleitungen geführten Daten fehlerfrei sind oder nicht und zumindest ein Fehlersignal (44, 46) im Falle erfaßter Fehler erzeugen und dadurch gekennzeichnet ist, daß die Anordnung passiv ist, d.h. daß sie die Bussignale bloß wiederholend treibt und keine Synchronisationsmöglichkeit auf dem synchronen Bus aufweist, die Fehlerleitung (50) eine pseudosynchrone Fehlerleitung ist, wobei das Melden von Fehlern auf eine pseudosynchrone Weise, d.h. nicht genau in Phase mit dem ersten Taktgebersignal erfolgt und daß die Anordnung folgendes aufweist:

Zeiteinstellungsmittel (52), die auf folgendes ansprechen: ein internes Taktgebersignal, das eine höhere Frequenz aufweist, als die Frequenz des ersten Taktgebersignals und auf das erste Taktgebersignal, um folgendes zu erzeugen: ein Abtastsignal (70), das während eines Zyklus des internen Taktgebersignals aktive Impulse enthält, die in der Mitte jedes ersten Taktgebersignalzyklus auftreten und ein Fehlermeldungssteuersignal (72), das Impulse enthält, die während eines Zyklus des internen Taktgebersignals beginnend nach der Mitte und vor dem Ende jedes ersten Taktgebersignalzyklus aktiv sind,

Fehlermeldemittel (48), die auf das Abtastsignal (70) und auf das Fehlermeldungssteuersignal (72) ansprechen, um die pseudosynchrone(n) Fehlerleitung(en) (50) zu aktivieren, um zu bewirken, daß ein Impulse des Abtastsignals (70) das (die) Fehlersignal(e) (44, 46) abtastet und die pseudosynchrone(n) Fehlerleitung(en) (50) während der Zeitperiode aktiviert, die zwischen dem Ende der zwei aufeinanderfolgenden Impulse des Fehlermeldungssteuersignals (72) liegt, welche dem Abtastimpuls folgen, falls das (die) abgetastete(n) Fehlersignal(e) erfaßte Fehler anzeigt/anzeigen.

2. Anordnung nach Anspruch 1, bei welcher die Datenleitungen zweiseitig gerichtet sind, so daß Daten von der ersten zu der zweiten Einrichtung unter Steuerung des ersten Taktgebersignals oder von der zweiten zu der ersten Einrichtung unter Steuerung des ersten Taktgebersignals oder von der zweiten zu der ersten Einrichtung unter Steuerung eines zweiten Taktgebersignals übertragen werden, wobei das erste und das zweite Taktgebersignal dieselbe Frequenz aufweisen und die Richtung von Übertragungen auf den Datenleitungen von einem Übertragungssteuersignal gesteuert wird, das von der ersten Einrichtung auf einer Übertragungssteuerleitung (18) erzeugt wird, und die Anordnung dadurch gekennzeichnet ist, daß:

die Zeiteinstellungsmittel auf das Übertragungssteuersignal und auf das erste und das zweite Taktgebersignal ansprechen, um die Impulse des Abtastsignals in der Mitte des ersten oder des zweiten Taktgebersignals in Abhängigkeit von der Übertragungseinrichtung zu aktivieren.

3. Anordnung nach Anspruch 1 oder 2 dadurch gekennzeichnet, daß die Fehlererfassungsmittel folgendes aufweisen:

eine erste Fehlererfassungsschaltung (40), die erfaßt, ob die Daten an dem Eingang der passiven Einrichtung fehlerfrei sind oder nicht, wodurch ein erstes asynchrones Fehlersignal geliefert wird, das auf einer ersten pseudosynchronen Fehlerleitung (50-B) gemeldet wird,

eine zweite Fehlererfassungsschaltung (42), die erfaßt, ob die Daten an dem Ausgang der passiven Einrichtung fehlerfrei sind oder nicht, wodurch ein zweites asynchrones Fehlersignal geliefert wird, das auf einer zweiten pseudosynchronen Fehlerleitung (50-B) gemeldet wird,

eine dritte Fehlererfassungsschaltung (34), die in der ersten Einrichtung liegt und erfaßt, ob die von der ersten Einrichtung gesendeten Daten fehlerfrei sind oder nicht und daraus ein Signal erzeugt, das einen Fehler in der ersten Einrichtung anzeigt,

eine vierte Fehlererfassungsschaltung (58), die in der zweiten Einrichtung liegt, wobei sie erfaßt, ob die von der Einrichtung empfangenen Daten fehlerfrei sind oder nicht und daraus ein Signal erzeugt, das einen Fehler in der zweiten Einrichtung anzeigt,

Mittel, die auf folgendes ansprechen: die Fehlersignale, die auf der ersten und zweiten pseudosynchronen Fehlerleitungen gemeldet werden und das von der dritten und vierten Fehlererfassungsschaltung gelieferte Signal, um Fehlersignale zu liefern, welche die fehlerhaften Einrichtungen anzeigen.

4. Anordnung nach Anspruch 1 oder 2 dadurch gekennzeichnet, daß die Fehlererfassungsmittel folgendes aufweisen:

eine erste Fehlererfassungsschaltung (40), die erfaßt, ob die Daten an dem Eingang der passiven Einrichtung fehlerfrei sind oder nicht, wodurch ein erstes Fehlersignal geliefert wird,

eine zweite Fehlererfassungsschaltung (42) die erfaßt, ob die Daten an dem Ausgang der passiven Einrichtung fehlerfrei sind oder nicht, wodurch ein zweites Fehlersignal geliefert wird, das erste und das zweite Fehlersignal an das Fehlermeldemittel geliefert werden, das daraus erste und zweite pseudosynchrone Fehlersignal erzeugt,

Mittel (200), die in der passiven Einrichtung liegen und auf das erste und das zweite pseudosynchrone Fehlersignal und auf das Signal ansprechen, das von der dritten Fehlererfassungsschaltung geliefert wird, um Fehlersignal zu liefern,

welche die fehlerhaften Einrichtungen anzeigen, die auf den pseudosynchronen Fehlerleitungen (50) des Busses gemeldet werden.

5. Anordnung nach irgend einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Zeiteinstellungsmittel folgendes aufweisen:

interne Taktgebermittel (78), welche das interne Taktgebersignal liefern, das eine höhere Frequenz aufweist, als die Frequenz des ersten Taktgebersignals,

erste logische Mittel (74), die auf das interne Taktgebersignal und auf das erste Taktgebersignal ansprechen, um das Abtastsignal zu erzeugen, das während einer internen Taktgeberperiode aktive Impulse in der Mitte es ersten Taktgebersignals enthält,

zweite logische Mittel (86), die auf die Impulse des Abtastsignals und auf das interne Taktgebersignal ansprechen, um während einer Periode des internen Taktgebersignals zu dem Ende des ersten Taktgebersignals das Fehlermeldungssteuersignal zu erzeugen.

6. Anordnung nach irgend einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Zeiteinstellungsmittel folgendes aufweisen:

erste logische Mittel (74, 80), die auf das interne Taktgebersignal und auf das erste Taktgebersignal ansprechen, um ein erstes Abtastsignal mit während einer internen Taktgeberperiode aktiven Impulsen in der Mitte des ersten Taktgebersignals zu erzeugen, das als das verwendete Abtastsignal ausgewählt wird, wenn die Übertragung von der ersten zu der zweiten Einrichtung unter Steuerung durch das Übertragungssteuersignal erfolgt,

zweite logische Mittel (86), die auf die Impulse des ersten Abtastsignals und auf das interne Taktgebersignal ansprechen, um während einer Periode des internen Taktgebersignals zu dem Ende des ersten Taktgebersignals das Fehlermeldungssteuersignal zu erzeugen,

dritte logische Mittel (76), die auf das interne Taktgebersignal und auf das zweite Taktgebersignal ansprechen, um ein zweites Abtastsignal mit während einer internen Taktgeberperiode aktiven Impulsen in der Mitte des zweiten Taktgebersignals zu erzeugen, das als das verwendete Abtastsignal ausgewählt wird, wenn die Übertragung von der zweiten zu der ersten Einrichtung unter Steuerung durch das Übertragungssteuersignal erfolgt.

7. Anordnung nach irgend einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Fehlermeldemittel folgendes aufweisen:

ein Torsteuerungsmittel (144), die auf folgendes ansprechen: die Fehlersignal, die von den Fehlererfassungsmitteln geliefert werden und die Impulse des Abtastsignals, um während der Dauer eines Impulses des Abtastsignals auf seiner Ausgangsleistung die Fehlersignale als sein Ausgangssignal einer Torsteuerung zu unterwerfen,

Mittel (148, 156, 152), die auf das interne Taktgebersignal und auf das Ausgangssignal von den Torsteuerungsmitteln ansprechen, um die pseudosynchrone Fehlerleitung zwischen den Impulsen des Fehlermeldungssteuersignals zu aktivieren, wenn das Ausgangs-signal aktiv ist.