WO2012046634A1

WO2012046634A1 - 電子装置およびシリアルデータ通信方法

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Publication number: WO2012046634A1
Application number: PCT/JP2011/072444
Authority: WO
Inventors: 雅博今井
Original assignee: シャープ株式会社
Priority date: 2010-10-06
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Publication date: 2012-04-12
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Abstract

　シリアルデータ通信を行うことにより、特定のデータ（イネーブルライトデータ）が、スレーブデバイス（３）に備えられたレジスタ群（１０）のイネーブル／ディゼーブルレジスタ（１１）に書き込まれることによって、機能ブロック（１２）から出力されるイネーブル信号に応じて、イネーブル／ディゼーブルレジスタ（１１）以外のレジスタ群（１０）の少なくとも一部への書き込みを可能にする。

Description

電子装置およびシリアルデータ通信方法

　本発明は、シリアルデータ通信方法およびシリアルデータ通信により、データ通信を行う電子装置に関するものである。

　これまで、複数の電子回路間（マスタデバイスとスレーブデバイス間）において、データの伝送を可能にする数多くのデータ伝送方式（インターフェース仕様）が開発されて来ている。

　その中でも、データ信号線およびクロック信号線を介してシリアルデータ通信を行う、例えば、Ｉ２Ｃ通信は、比較的高速にデータ通信を行うことができるとともに、一つのマスタデバイスに複数のスレーブデバイス、例えば、ＩＣを接続できることから、比較的短距離のデータ伝送である複数の電子回路を備えた基板における複数の電子回路間のデータの伝送に一般的に用いられている。

　図６は、マスタデバイスから複数のスレーブデバイスにデータ信号線およびクロック信号線を介して送信されるデータ信号とクロック信号との一例を示す図である。

　図６の（ａ）は、データ信号線およびクロック信号線にノイズが重畳してない場合を示す図であり、図示されているように、このような場合においては、ｔ１、ｔ２・・・ｔ６のそれぞれのタイミングでデータとして、ＨＬＨＬＨＬがサンプリングされる。

　しかしながら、Ｉ２Ｃ通信においては、データ信号とクロック信号とは、各デバイスにおいて共通となるため、データ信号およびクロック信号の出力部は、オープンコレクタやオープンドレインデバイスで構成され、プルアップ抵抗でハイレベルの出力を実現するようになっている。

　したがって、データ信号線およびクロック信号線の出力インピーダンスは比較的高く、ノイズの影響を受けやすくなっている。

　図６の（ｂ）は、クロック信号線にノイズが重畳している場合を示す図であり、図示されているように、クロック信号線にノイズが重畳し、ｔ２タイミングとｔ２´タイミングとの間において、意図しない電圧レベルの立下りが生じている。

　このように、意図しない電圧レベルの立下りが生じることにより、ｔ１、ｔ２、ｔ２´・・・ｔ６のそれぞれのタイミングでデータとして、ＨＬＬＨＬＨＬがサンプリングされてしまう。

　本来は、図６の（ａ）に示すように、データとして、ＨＬＨＬＨＬがサンプリングされなければならないが、ノイズの影響により、ビット化けが生じた誤った値であるＨＬＬＨＬＨＬがサンプリングされてしまうのである。

　一方、図６の（ｃ）は、データ信号線にノイズが重畳している場合を示す図であり、図示されているように、データ信号線にノイズが重畳し、ｔ３タイミングの近傍において、データ信号に意図しない電圧レベルの立下りが生じている。

　本来は、図６の（ａ）に示すように、ｔ３タイミングにおいては、データとして、Ｈがサンプリングされなければならないが、ノイズの影響により、誤った値であるＬがサンプリングされてしまうのである。

　以上のように、ノイズの影響により、データとして誤った値がサンプリングされ、このような誤った値が、スレーブデバイス、例えば、ＩＣに備えられたレジスタに書き込まれた場合には、上記ＩＣは誤動作を起こしてしまうという問題がある。

　従来から、このようなスレーブデバイスに備えられたレジスタに誤った値を書き込んでしまい、生じる誤動作を抑制する試みがなされている。

　例えば、特許文献１には、詳しくは後述する図７に示す外来ノイズｎ１または外来ノイズｎ２の影響により、スレーブデバイスに備えられたレジスタに誤った値が書き込まれることを抑制できる構成について記載されている。

　図７は、Ｉ２Ｃ通信における外来ノイズの種類を説明するための図である。

　Ｉ２Ｃ通信においては、任意のタイミングでデータ転送が可能であるため、図７に示すように、データ転送停止期間とデータ転送期間とを有するのが一般的である。

　外来ノイズｎ１は、データ転送停止期間中にデータ信号線ＳＤＡおよびクロック信号線ＳＣＬに重畳するノイズであり、一方、外来ノイズｎ２は、データ転送期間中にデータ信号線ＳＤＡおよびクロック信号線ＳＣＬに重畳するノイズである。

　図８は、外来ノイズｎ１の影響により、スレーブデバイス２００に備えられたレジスタ群２０２に誤った値が書き込まれることを抑制できる上記特許文献１に記載されている従来の装置３００の概略構成を示す図である。

　上記従来構成においては、図７で示したデータ転送停止期間中の外来ノイズｎ１による誤動作を防止するため、図示されているように、マスタデバイス１００にＩ２Ｃスレーブデバイス制御部１０４が設けられている。

　マスタデバイス１００がスレーブデバイス２００（マスタデバイス１００より書き込まれたデータをレジスタ群２０２に記憶し、当該データに基づいて機能ブロック２０３に実装された機能を実行するもの）へのデータ転送を開始する際には、マスタデバイス１００に備えられたＣＰＵ１０１は、スタートコンディション発行部１０５から、スタートコンディションを発行する。具体的には、クロック信号がＨｉｇｈの状態において、データ信号をＨｉｇｈの状態からＬｏｗの状態にすることで実現する。

　そして、図示されているように、スタートコンディションを発行する際には、ＣＰＵ１０１のスタートコンディション発行部１０５が送出した信号を、Ｉ２Ｃ部１０２に送信するとともに、Ｉ２Ｃスレーブデバイス制御部１０４にも送信する。

　それから、Ｉ２Ｃスレーブデバイス制御部１０４が、スタートコンディション発行部１０５からの上記信号を、スタートコンディション検出部１０７にて検出すると、Ｉ２Ｃスレーブデバイス制御部１０４は、Ｉ２Ｃ部２０１をイネーブルにする旨のＩ２Ｃイネーブル信号を、伝送経路３０２を介してＩ２Ｃ部２０１に送出する。

　なお、マスタデバイス１００に備えられたＩ２Ｃ部１０２とスレーブデバイス２００に備えられたＩ２Ｃ部２０１とは、データ信号線ＳＤＡおよびクロック信号線ＳＣＬからなるＩ２Ｃバス伝送路３０１によって電気的に接続されている。

　一方、マスタデバイス１００がスレーブデバイス２００へのデータ転送を終了する際には、ＣＰＵ１０１は、ストップコンディション発行部１０６から、ストップコンディションを発行する。具体的には、クロック信号がＨｉｇｈの状態においてデータ信号をＬｏｗの状態からＨｉｇｈの状態にすることで実現する。

　そして、図示されているように、ストップコンディションを発行する際には、ＣＰＵ１０１のストップコンディション発行部１０６が送出した信号を、Ｉ２Ｃ部１０２に送信するとともに、Ｉ２Ｃスレーブデバイス制御部１０４にも送信する。

　それから、Ｉ２Ｃスレーブデバイス制御部１０４が、ストップコンディション発行部１０６からの上記信号を、ストップコンディション検出部１０８にて検出すると、Ｉ２Ｃスレーブデバイス制御部１０４は、Ｉ２Ｃ部２０１をディゼーブルにする旨のＩ２Ｃイネーブル信号を、伝送経路３０２を介してＩ２Ｃ部２０１に送出する。

　以上のように、Ｉ２Ｃスレーブデバイス制御部１０４は、ＣＰＵ１０１から送出される信号に応じて、Ｉ２Ｃ部２０１のイネーブル状態とディゼーブル状態とを切り替えるＩ２Ｃイネーブル信号を出力するようになっている。

　そして、Ｉ２Ｃ部２０１がディゼーブル状態の場合においては、データ信号線ＳＤＡおよびクロック信号線ＳＣＬの状態に関らず、Ｉ２Ｃ部２０１は動作を停止するので、Ｉ２Ｃ部２０１がディゼーブル状態においては、レジスタ群２０２に誤ったデータは書き込まれないようになっている。

　上記構成によれば、データ転送停止期間においてはＩ２Ｃイネーブル信号をディゼーブルにし、データ転送期間においてはＩ２Ｃイネーブル信号をイネーブルにしているので、データ転送停止期間中にデータ信号線ＳＤＡおよびクロック信号線ＳＣＬに重畳するノイズである外来ノイズｎ１の影響により、スレーブデバイス２００に備えられたレジスタ群２０２に誤った値が書き込まれることを抑制でき、上記装置に誤動作が生じるのを抑制できると記載されている。

　一方、図９は、外来ノイズｎ２の影響により、スレーブデバイス２００に備えられたレジスタ群２０２に誤った値が書き込まれることを抑制できる上記特許文献１に記載されている従来の装置３００ａの概略構成を示す図である。

　図９に示す装置３００ａは、図８に示す装置３００の構成において、マスタデバイス１００には、Ｉ２Ｃスレーブデバイス制御部１０４の代わりに割り込み制御部（エラー検出通知手段）１０９が備えられている構成である。

　さらに、スレーブデバイス２００には、図８に示す構成に加えて、エラー検出部（エラー検出通知手段）２２０と割り込み制御部（エラー検出通知手段）２２１とが備えられている構成である。

　エラー検出部２２０は、スレーブデバイス２００に発生する、データ転送時におけるエラーを検出するものである。エラー検出部２２０には、Ｉ２Ｃ部２０１から出力された信号が入力される。そしてエラー検出部２２０は、上記信号を基に、当該データのデータ転送時におけるエラーを検出する。そして、もし、データ転送時においてエラーが発生している場合、エラー検出部２２０は、Ｉ２Ｃ部２０１および割り込み制御部２２１に対して制御信号（Ｉ２Ｃ部リセット信号・レジスタ書き込み禁止信号・エラー割り込み信号）を送出する。

　割り込み制御部１０９・２２１は、割り込み制御部１０９がマスタデバイス１００に、割り込み制御部２２１がスレーブデバイス２００に設けられ、割り込み制御部１０９と割り込み制御部２２１とが、データ信号線ＳＤＡおよびクロック信号線ＳＣＬとは異なる信号線で接続されている。割り込み制御部１０９・２２１は、データ転送時におけるエラーを、マスタデバイス１００に通知するためのものである。

　データ転送時においてエラーが発生した場合、エラー検出部２２０は割り込み制御部２２１に対して制御信号としてエラー割り込み信号を送出し、当該エラー割り込み信号は、割り込み制御部２２１を介して、割り込み制御部１０９に入力される。これによって、データ転送時においてエラーが発生したことを、マスタデバイス１００が認識することができる。

　また、エラー検出部２２０において、エラーが検出されなかった場合、スレーブデバイス２００は、マスタデバイス１００から受信したデータを正しいものとして認識し、Ｉ２Ｃ部２０１のＩ２Ｃ受信部は、レジスタ書き込み部を介して、自身が一時的に保持していたマスタデバイス１００から転送されたデータを、レジスタ群２０２の該当するアドレスに書き込む。

　一方、エラー検出部２２０でエラーが検出された場合、スレーブデバイス２００は、マスタデバイス１００から受信したデータを誤ったものとして認識し、エラー検出部２２０は制御信号として、レジスタ書き込み禁止信号をＩ２Ｃ部２０１のＩ２Ｃ受信部に、Ｉ２Ｃ部リセット信号をＩ２Ｃ部２０１に、エラー割り込み信号を割り込み制御部２２１に、それぞれ送出する。

　そして、Ｉ２Ｃ部２０１のＩ２Ｃ受信部は、レジスタ書き込み禁止信号を受信すると、自身が一時的に保持していた、マスタデバイス１００から転送されたデータを破棄することで、当該データのレジスタ群２０２への書き込みを防止するようになっている。

　したがって、上記構成によれば、外来ノイズｎ２の影響により、スレーブデバイス２００に備えられたレジスタ群２０２に誤った値が書き込まれることを抑制でき、上記装置に誤動作が生じるのを抑制できると記載されている。

特開２００８－１９７７５２号公報（２００８年８月２８日公開）

　しかしながら、図８に示す上記特許文献１の構成を用いて、図１０に図示されているように、一つのマスタデバイスと、複数のスレーブデバイス（スレーブデバイス１・２・・・Ｎ）とを備えた電子装置を構成する場合、上記マスタデバイスから発行されるスタートコンディションおよびストップコンディションは、全てのスレーブデバイス（スレーブデバイス１・２・・・Ｎ）において、共通のコマンドとなる。

　したがって、上記構成によれば、ＣＰＵ１０１から送出される信号（スタートコンディション／ストップコンディション）に応じて、Ｉ２Ｃスレーブデバイス制御部１０４は、全てのスレーブデバイス（スレーブデバイス１・２・・・Ｎ）におけるＩ２Ｃ部２０１を同時に、イネーブル状態または、ディゼーブル状態の何れかにするイネーブル信号／ディゼーブル信号を出力するようになっている。

　よって、上記構成によれば、全てのスレーブデバイス（スレーブデバイス１・２・・・Ｎ）が同時に、イネーブル状態となってしまうため、以下のような問題が生じる。

　図１１は、従来のライトシーケンスを示す図である。

　図１１に示すように、従来においては、スレーブアドレスとアドレスデータとライトデータとからなるライトシーケンスを用いるのが一般的であった。

　上述したような全てのスレーブデバイス（スレーブデバイス１・２・・・Ｎ）が同時に、イネーブル状態となってしまう構成において、図１１に示す従来のライトシーケンスを用いて、特定のスレーブデバイスに備えられたレジスタ群における特定アドレスにデータを書き込もうとした場合、シリアルデータ通信時におけるノイズの影響により、スレーブアドレスのデータとして、誤った値がサンプリングされると（図６の（ｂ）および図６の（ｃ）参照）、意図しないスレーブデバイスにデータを書き込んでしまうこととなる。

　このような構成においては、全てのスレーブデバイス（スレーブデバイス１・２・・・Ｎ）が同時に、イネーブル状態となってしまうので、意図しないスレーブデバイスとの通信により、上記電子装置に誤動作が生じるリスクがあるため、問題となる。

　また、上記図８に示す上記特許文献１の構成においては、データ信号線ＳＤＡおよびクロック信号線ＳＣＬからなるＩ２Ｃバス伝送路３０１の他に、Ｉ２Ｃイネーブル信号を送出するための伝送経路３０２も備える必要があるため、マスタデバイスとスレーブデバイス間の信号線の数が増えてしまうという問題もある。

　一方、図９に示す上記特許文献１の構成においては、スレーブデバイス２００に備えられたエラー検出部２２０には、データ信号の状態遷移判定部と、クロック信号のカウンタ確認部と、が備えられている。

　エラー検出部２２０においては、例えば、７ビットのスレーブアドレスおよび８ビットのアドレスデータの後に、８ビットのライトデータｎ個が、連続してマスタデバイスからスレーブデバイスに送られた場合、Ｉ２Ｃバス伝送路３０１において上記データ転送時にエラーが発生したかは、上記クロック信号のカウンタ確認部によって、ストップコンディション検出信号がスレーブデバイスに通知された時点でのクロック信号のカウンタの値が、（２＋ｎ）×９－１であるかを確認することにより把握できるようになっている。

　したがって、上記構成によれば、ストップコンディションが入力されないとライトデータの反映ができないため、ｎ個のライトデータの各々を、連続書き込みしながら、書き込み直後に値を反映することができないという問題がある。

　また、エラー検出部２２０は、図６の（ｃ）に図示されているようなクロック信号がＨｉｇｈの状態でデータ信号がＨｉｇｈからＬｏｗへと（または逆にＬｏｗからＨｉｇｈへと）状態遷移することなく、クロック信号のパルス数にも変化が生じない場合においては、ノイズが混入され、誤った値がサンプリングされるにも関わらず、データ転送時においてエラーが発生したことを検出できない。

　また、上記図９に示す上記特許文献１の構成においても、データ信号線ＳＤＡおよびクロック信号線ＳＣＬからなるＩ２Ｃバス伝送路３０１の他に、エラー割り込み信号を送出するための別の信号線を備える必要があるため、マスタデバイスとスレーブデバイス間の信号線の数が増えてしまうという問題がある。

　本発明は、上記の問題点に鑑みてなされたものであり、信号線の数の増加を伴うことなく、誤った値の書き込みによって生じる誤動作を抑制できる電子装置およびシリアルデータ通信方法を提供することを目的とする。

　本発明の電子装置は、上記の課題を解決するために、データ信号線およびクロック信号線を介してシリアルデータ通信を行う第１の装置と第２の装置とを備えた電子装置であって、上記第２の装置には、記憶部と制御部とが備えられており、上記シリアルデータ通信を行うことにより、特定のデータが上記記憶部の第１の箇所に書き込まれることによって、上記制御部は、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能にすることを特徴としている。

　上記構成によれば、上記第２の装置において、特定のデータが上記記憶部の第１の箇所に書き込まれない限りは、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みは不能となっている。

　このような構成であるため、上記シリアルデータ通信において、ノイズの影響により、誤った値がサンプリングされた場合でも、上記特定のデータが上記記憶部の第１の箇所に書き込まれない限りは、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みはできないようになっている。

　したがって、上記シリアルデータ通信において、ノイズの影響により、誤った値がサンプリングされた場合、上記第１の箇所以外の上記記憶部の少なくとも一部へ誤った値が書き込まれる可能性を抑制することができる。

　また、上記構成によれば、上記シリアルデータ通信を行うことにより、上記第２の装置の上記記憶部の第１の箇所に特定のデータが書き込まれることによって、上記制御部は、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能にする構成であるため、データ信号線およびクロック信号線以外の信号線を設ける必要がないので、信号線の数の増加を伴うことはない。

　よって、信号線の数の増加を伴うことなく、誤った値の書き込みによって生じる誤動作を抑制できる電子装置を実現することができる。

　本発明のシリアルデータ通信方法は、上記の課題を解決するために、データ信号線およびクロック信号線を用いたシリアルデータ通信方法であって、上記データ信号線と上記クロック信号線とを介して、通信される上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを可能にするデータは、上記シリアルデータ通信を行う対象装置を特定する第１のデータと、上記特定された対象装置に備えられた記憶部の第１の箇所を特定する第２のデータと、上記記憶部の第１の箇所に書き込まれる第３のデータと、を備えていることを特徴としている。

　上記方法によれば、上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを可能にするデータは、上記シリアルデータ通信を行う対象装置を特定する第１のデータと、上記特定された対象装置に備えられた記憶部の第１の箇所を特定する第２のデータと、上記記憶部の第１の箇所に書き込まれる第３のデータと、を備えている。

　したがって、上記シリアルデータ通信において、ノイズの影響により、誤った値がサンプリングされた場合、上記第３のデータを、上記第１のデータおよび上記第２のデータで特定される上記シリアルデータ通信を行う所定の対象装置における上記記憶部の第１の箇所に書き込むことができないので、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みはできないようになっている。

　よって、上記シリアルデータ通信において、ノイズの影響により、誤った値がサンプリングされた場合、上記第１の箇所以外の上記記憶部の少なくとも一部へ誤った値が書き込まれる可能性を抑制することができる。

　また、上記方法によれば、データ信号線およびクロック信号線以外の信号線を設ける必要がないので、信号線の数の増加を伴うことはない。

　よって、信号線の数の増加を伴うことなく、誤った値の書き込みによって生じる誤動作を抑制できるシリアルデータ通信方法を実現することができる。

　本発明の電子装置は、以上のように、上記第２の装置には、記憶部と制御部とが備えられており、上記シリアルデータ通信を行うことにより、特定のデータが上記記憶部の第１の箇所に書き込まれることによって、上記制御部は、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能にする構成である。

　本発明のシリアルデータ通信方法においては、以上のように、上記データ信号線と上記クロック信号線とを介して、通信される上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを可能にするデータは、上記シリアルデータ通信を行う対象装置を特定する第１のデータと、上記特定された対象装置に備えられた記憶部の第１の箇所を特定する第２のデータと、上記記憶部の第１の箇所に書き込まれる第３のデータと、を備えている。

　それゆえ、信号線の数の増加を伴うことなく、誤った値の書き込みによって生じる誤動作を抑制できる電子装置およびシリアルデータ通信方法を実現することができる。

本発明の一実施の形態の電子装置の概略構成を示すブロック図である。図１に示した本発明の一実施の形態の電子装置において、レジスタ群のイネーブル／ディゼーブルレジスタ以外の箇所への書き込みが不能になっている場合を示す図である。マスタデバイスと、Ｎ個のスレーブデバイスとを備えた本発明の一実施の形態の電子装置の概略構成を示す図である。本発明の一実施の形態の電子装置において用いられているライトシーケンスを示す図である。本発明の一実施の形態の電子装置において用いられている伝送プロトコルの一例を示す図である。マスタデバイスから複数のスレーブデバイスにデータ信号線およびクロック信号線を介して送信されるデータ信号とクロック信号との一例を示す図である。Ｉ２Ｃ通信における外来ノイズの種類を説明するための図である。外来ノイズｎ１の影響により、スレーブデバイスに備えられたレジスタ群に誤った値が書き込まれることを抑制できる特許文献１に記載されている従来の装置の概略構成を示す図である。外来ノイズｎ２の影響により、スレーブデバイスに備えられたレジスタ群に誤った値が書き込まれることを抑制できる特許文献１に記載されている従来の装置の概略構成を示す図である。一つのマスタデバイスと、Ｎ個のスレーブデバイスとを備えた従来の電子装置の構成を示す図である。従来のライトシーケンスを示す図である。

　以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。

　図１は、Ｉ２Ｃ通信のインターフェース仕様に準拠したＩ２Ｃバス伝送路４を備えた電子装置１の概略構成を示すブロック図である。

　図示されているように、電子機器１におけるマスタデバイス２（第１の装置）とスレーブデバイス３（第２の装置）とは、クロック信号線ＳＣＬおよびデータ信号線ＳＤＡからなるＩ２Ｃバス伝送路４によって接続されている。

　クロック信号線ＳＣＬは、クロック信号を送信するためのものであり、データ信号線ＳＤＡは、アドレスデータやライトデータ等を送信するためのものである。

　マスタデバイス２は、スレーブデバイス３に対して所定のデータを書き込んだり、スレーブデバイス３に格納されているデータを読み出したりするものである。

　図示されているように、マスタデバイス２には、ＣＰＵ(中央処理装置)５と、Ｉ２Ｃ通信のインターフェース仕様に準拠した動作を行うＩ２Ｃ部６と、メモリ（未図示）と、が備えられている。

　ＣＰＵ５は、マスタデバイス２とスレーブデバイス３との間の書き込み及び読み出し動作を制御するとともに、後述する図５に示すスタートコンディションやストップコンディションを、Ｉ２Ｃ部６に送信する。

　Ｉ２Ｃ部６は、クロック信号線ＳＣＬおよびデータ信号線ＳＤＡに接続されており、Ｉ２Ｃ通信のインターフェース仕様に準拠した動作を行うものである。

　そして、上記メモリには、ＣＰＵ５が実行するプログラムなどを保存することができる。

　一方、スレーブデバイス３には、マスタデバイス２とＩ２Ｃ通信を行うためのＩ２Ｃ通信のインターフェース仕様に準拠した動作を行うＩ２Ｃ部７と、レジスタ読み出し部８と、レジスタ書き込み部９と、レジスタ群１０（記憶部）と、機能ブロック１２（制御部）と、が備えられている。

　スレーブデバイス３は、マスタデバイス２より書き込まれたデータをレジスタ群１０に記憶させ、当該データに基づいて機能ブロック１２に実装された機能を実行するものである。

　Ｉ２Ｃ部７は、双方向バッファ１３と、バッファ１４と、ノイズ除去および同期化部１５と、Ｉ２Ｃ送信部１６と、Ｉ２Ｃ制御部１７と、Ｉ２Ｃ受信部１８と、を備えている。

　双方向バッファ１３は、データ信号線ＳＤＡに接続されており、マスタデバイス２からデータ信号の入力があった場合、ハイインピーダンス状態となることで、入力されたデータ信号を内部回路に伝送する動作をするようになっている。

　一方、マスタデバイス２にデータ信号を出力する場合は、理論値Ｌｏｗ出力もしくはハイインピーダンス状態となることで、データ信号をマスタデバイス２に転送する動作をするようになっている。

　すなわち、この双方向バッファ１３は、マスタデバイス２からデータ信号の入力があったか、または、マスタデバイス２にデータ信号を出力するかに応じて、入力されたデータ信号を内部回路に伝送する動作とデータ信号をマスタデバイス２に転送する動作とを切り替えるようになっている。

　そして、バッファ１４は、クロック信号線ＳＣＬに接続されており、マスタデバイス２から入力されたクロック信号を内部回路に伝送する動作をするようになっている。

　なお、本実施の形態においては、データ信号線ＳＤＡは双方向バッファ１３に、クロック信号線ＳＣＬはバッファ１４に、それぞれ接続された構成を用いているが、これに限定されることはなく、例えば、スレーブデバイス３がマスタデバイスに、マスタデバイス２がスレーブデバイスに入れ替わり、スレーブデバイス３からマスタデバイス２へクロック信号の送信が行われる場合には、バッファ１４として双方向バッファを用いることもできる。

　ノイズ除去および同期化部１５は、Ｉ２Ｃ制御部１７の制御内容に応じて、データ信号線ＳＤＡからのデータの入出力動作を行う。

　Ｉ２Ｃ送信部１６は、マスタデバイス２がスレーブデバイス３に蓄積されるデータを読み出す場合において、レジスタ群１０に蓄積されたデータを、レジスタ読み出し部８を介して受け取り、ノイズ除去および同期化部１５と、双方向バッファ１３と、を介して、データ信号線ＳＤＡから上記データを送信するようになっている。

　そして、Ｉ２Ｃ制御部１７は、双方向バッファ１３を制御しており、所定のタイミングで入出力を切り替える。それに伴い、上述したＩ２Ｃ送信部１６が、マスタデバイス２にデータを送信するタイミングと、後述するＩ２Ｃ受信部１８がレジスタ書き込み部９にデータを送信するタイミングと、を制御している。

　一方、Ｉ２Ｃ受信部１８は、マスタデバイス２から受信したデータに含まれるスレーブアドレスがスレーブデバイス３のスレーブアドレスと一致するかどうか判定する。そして、受信したスレーブアドレスがスレーブデバイス３のスレーブアドレスと一致しない場合、またはスレーブデバイス３がビジー状態でデータの受信が不可能である場合には、Ｉ２Ｃ制御部１７に対して、双方向バッファ１３をハイインピーダンス状態とし、マスタデバイス２に対して「ＮＡＣＫ」を通知する旨の指令を送信するようになっている。

　また、Ｉ２Ｃ受信部１８は、マスタデバイス２から受信したデータをスレーブデバイス３に蓄積する場合、レジスタ書き込み部９を介して、レジスタ群１０のレジスタに当該データを書き込むようになっている。

　図１に図示されているように、レジスタ群１０は、多数のレジスタによって構成され、マスタデバイス２から転送されたデータが書き込まれる。そして当該データをレジスタ群１０と機能ブロック１２との間に備えられた図示してないリード部で読み出すことにより、機能ブロック１２は、自身に実装された機能を実現するようになっている。

　図示されているように、電子装置１のスレーブデバイス３に備えられたレジスタ群１０における上記多数のレジスタ中には、イネーブル／ディゼーブルレジスタ１１が含まれている構成となっている。

　レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所に、マスタデバイス２から転送されたデータが書き込まれると、当該データを上記リード部で読み出すことにより、機能ブロック１２は、自身に実装された機能を実現するようになっているのに対し、イネーブル／ディゼーブルレジスタ１１にマスタデバイス２から転送された特定のデータが書き込まれると、当該データを上記リード部で読み出すことにより、機能ブロック１２からレジスタ書き込み部９に、イネーブル信号が出力されるようになっている。

　一方、イネーブル／ディゼーブルレジスタ１１にマスタデバイス２から転送された上記特定のデータとは異なるデータが書き込まれると、当該データを上記リード部で読み出すことにより、機能ブロック１２からレジスタ書き込み部９に、ディスイネーブル信号が出力されるようになっている。

　レジスタ書き込み部９は、初期状態として、イネーブル／ディゼーブルレジスタ１１への書き込みのみが可能に設定されており、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みは不能になっている。

　レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを可能にするためには、先ず、イネーブル／ディゼーブルレジスタ１１へ所定のデータ（イネーブルライトデータ）を書き込み、当該データを上記リード部で読み出すことにより、機能ブロック１２からレジスタ書き込み部９に、イネーブル信号が出力されるようにすればよい。

　レジスタ書き込み部９は、機能ブロック１２からイネーブル信号を受信すると、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを許容するようになっている。

　なお、レジスタ群１０には、必要に応じて、イネーブル／ディゼーブルレジスタ１１に所定のデータが書き込まれることに関係なく、書き込みが自由にできる部分を設けてもよい。

　図２は、図１に示した電子装置１において、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みが不能になっている場合を示す図である。

　図示されているように、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを不能にするためには、イネーブル／ディゼーブルレジスタ１１へ所定のデータ（ディゼーブルライトデータ）を書き込み、当該データを上記リード部で読み出すことにより、機能ブロック１２からレジスタ書き込み部９に、ディスイネーブル信号が出力されるようにすればよい。

　レジスタ書き込み部９は、機能ブロック１２からディスイネーブル信号を受信すると、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを不能にするようになっている。

　図３は、マスタデバイス２と、Ｎ個のスレーブデバイス３とを備えた電子装置１の概略構成を示す図である。

　なお、図１および図２においては、スレーブデバイス３を一つのみ図示し、その他のスレーブデバイス３は省略して図示しているが、図３のようにマスタデバイス２と、Ｎ個のスレーブデバイス３とが、クロック信号線ＳＣＬおよびデータ信号線ＳＤＡからなるＩ２Ｃバス伝送路４によって接続されているものとする。

　また、本実施の形態においては、図３に図示されているように、一つのマスタデバイス２と、Ｎ個のスレーブデバイス３とをＩ２Ｃバス伝送路４によって接続させた構成を用いることにより、一つのマスタデバイス２によって、多様な機能を実現できるようにしているが、これに限定されることはなく、スレーブデバイス３を一つのみ設けた構成とすることもできる。

　また、図３に示す構成によれば、クロック信号線ＳＣＬおよびデータ信号線ＳＤＡは、Ｎ個のスレーブデバイス３において共用化されているので、マスタデバイス２におけるクロック信号線ＳＣＬおよびデータ信号線ＳＤＡの出力端子は、２本のみを設ければよいこととなるので、マスタデバイス２における出力端子の数を減らすことができる。

　なお、本実施の形態においては、上述した理由から、クロック信号線ＳＣＬおよびデータ信号線ＳＤＡを、Ｎ個のスレーブデバイス３において共用化しているが、これに限定されることはなく、例えば、Ｎ個のスレーブデバイス３毎に、マスタデバイス２からクロック信号線ＳＣＬおよびデータ信号線ＳＤＡを設けることもできる。

　また、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを可能にするために、イネーブル／ディゼーブルレジスタ１１へ書き込む所定のデータ（イネーブルライトデータ）は、図３に示すＮ個のスレーブデバイス３毎に異なることが好ましい。

　すなわち、本実施の形態においては、イネーブル／ディゼーブルレジスタ１１へ書き込む所定のデータ（イネーブルライトデータ）は、各スレーブデバイス３毎に固有となるようにしているが、これに限定されることはない。

　電子装置１は、シリアルデータ通信を行うことにより、スレーブデバイス３毎に固有である特定のデータ（イネーブルライトデータ）が、スレーブデバイス３に備えられたレジスタ群１０のイネーブル／ディゼーブルレジスタ１１に書き込まれることによって、機能ブロック１２から出力されるイネーブル信号に応じて、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを可能にする構成となっている。

　上記構成によれば、スレーブデバイス３において、スレーブデバイス３毎に固有である特定のデータ（イネーブルライトデータ）がレジスタ群１０のイネーブル／ディゼーブルレジスタ１１に書き込まれない限りは、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みは不能となっている。

　このような構成であるため、詳しくは後述するＮ個のスレーブデバイス３からある一つのスレーブデバイス３を特定するスレーブアドレス（第２の装置特定信号）として、ノイズの影響により、誤った値がサンプリングされたとしても、誤って特定されたスレーブデバイス３のレジスタ群１０のイネーブル／ディゼーブルレジスタ１１に、スレーブデバイス３毎に固有である特定のデータ（イネーブルライトデータ）が書き込まれない限りは、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みは不能となっている。

　以上のように、誤って特定されたスレーブデバイス３のレジスタ群１０のイネーブル／ディゼーブルレジスタ１１に、スレーブデバイス３毎に固有である特定のデータ（イネーブルライトデータ）が書き込まれる可能性は、極めて低くなるので、上記構成によれば、誤った値の書き込みによって生じる誤動作を極力抑制できる電子装置１を実現することができる。

　また、上記構成によれば、データ信号線ＳＤＡおよびクロック信号線ＳＣＬ以外の信号線を設ける必要がないので、信号線の数の増加を伴うことはない。

　また、上記構成によれば、スレーブデバイス３に備えられたレジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを行った後に、シリアルデータ通信を行うことにより、上記特定のデータ（イネーブルライトデータ）とは異なるデータ（ディゼーブルライトデータ）をレジスタ群１０のイネーブル／ディゼーブルレジスタ１１に書き込むことによって、機能ブロック１２から出力されるディスイネーブル信号に応じて、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを不能にすることができる。

　したがって、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを行う期間以外、例えば、上記シリアルデータ通信におけるデータ転送停止期間やマスタデバイス２が特定のスレーブデバイス３と上記シリアルデータ通信中である場合における、上記特定のスレーブデバイス３以外における上記シリアルデータ通信期間などにおいては、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを不能にできる。

　よって、上記構成によれば、スレーブデバイス３に備えられたレジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを行う期間以外において、生じ得る誤書き込みを抑制できる電子装置１を実現することができる。

　なお、図３に図示されているような構成の場合、データ信号およびクロック信号の出力部はオープンコレクタやオープンドレインデバイスなどで構成され、出力インピーダンスが比較的高くなるため、ノイズの影響を受けやすい構成となっているため、上述したような本実施の形態で用いている誤った値の書き込みによって生じる誤動作を抑制できる構成を好適に用いることができる。

　一方、図１および図２に図示されているように、スレーブデバイス３に備えられた機能ブロック１２は、レジスタ書き込み部９に、イネーブル信号または、ディスイネーブル信号を出力する機能以外に、実行できる機能の例として、液晶表示回路、ＣＣＤ回路を含んだ撮像回路、Ｄ／Ａ変換回路、ＥＥＰＲＯＭ等の記憶回路の駆動などを挙げることができる。

　以下、図４および図５に基づいて、電子装置１において用いられているライトシーケンスと、伝送プロトコルとについて説明する。

　図４は、電子装置１のシリアルデータ通信方式（シリアルデータ通信方法）において用いられているライトシーケンスを示す図である。

　電子装置１においては、マスタデバイス２からＮ個のスレーブデバイス３に、上記シリアルデータ通信を行うことにより送られる、Ｎ個のスレーブデバイス３の中からある一つのスレーブデバイス３を特定する（上記シリアルデータ通信を行う対象装置を特定する）スレーブアドレス（Ａ）（第１のデータ）によって、マスタデバイス２と上記シリアルデータ通信を行うスレーブデバイス３が特定されるようになっている。

　図４に図示されているように、このようなスレーブアドレス（Ａ）と、レジスタ群１０におけるイネーブル／ディゼーブルレジスタ１１の箇所を指定するイネーブル／ディゼーブルレジスタのアドレスデータ（Ｂ）（第２のデータ）と、各スレーブデバイス３毎に固有である特定のデータ（イネーブルライトデータ）となるイネーブル／ディゼーブルレジスタへのライトデータ（Ｃ）（第３のデータ）とで、電子装置１において用いられているライトシーケンスにおいて、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを可能にする段階を構成する。

　そして、電子装置１において用いられているライトシーケンスにおいて、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込み段階は、上記スレーブアドレス（Ａ）と同じ値を有するスレーブアドレス（Ｄ）（第１のデータ）と、レジスタ群１０においてイネーブル／ディゼーブルレジスタ１１以外の特定箇所を指定するアドレスデータ（Ｅ）（第５のデータ）と、レジスタ群１０においてイネーブル／ディゼーブルレジスタ１１以外の上記特定箇所へのライトデータ（Ｆ）（第６のデータ）とで、構成される。

　最後に、電子装置１において用いられているライトシーケンスにおいて、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを不能にする段階は、上記スレーブアドレス（Ａ）および上記スレーブアドレス（Ｄ）と同じ値を有するスレーブアドレス（Ｇ）（第１のデータ）と、イネーブル／ディゼーブルレジスタのアドレスデータ（Ｂ）と同じ値を有するレジスタ群１０におけるイネーブル／ディゼーブルレジスタ１１の箇所を指定するイネーブル／ディゼーブルレジスタのアドレスデータ（Ｈ）（第２のデータ）と、上記特定のデータ（イネーブルライトデータ）とは異なるデータ（ディゼーブルライトデータ）となるイネーブル／ディゼーブルレジスタへのライトデータ（Ｉ）（第４のデータ）とで、構成される。

　なお、本実施の形態においては、Ｎ個のスレーブデバイス３毎にイネーブル／ディゼーブルレジスタ１１のアドレスを異なるようにしている。

　すなわち、上記イネーブル／ディゼーブルレジスタ１１のアドレスを、各スレーブデバイス３毎に固有にしている。

　このような構成によれば、スレーブアドレスと、イネーブル／ディゼーブルレジスタ１１のアドレスと、特定のデータ（イネーブルライトデータ）となるイネーブル／ディゼーブルレジスタ１１へのライトデータと、はＮ個のスレーブデバイス３毎に固有となる。

　よって、スレーブアドレスとして、ノイズの影響により、誤った値がサンプリングされ、意図しないあるスレーブデバイス３が特定されたとしても、本来意図していたスレーブデバイス３におけるイネーブル／ディゼーブルレジスタ１１のアドレスと意図しないスレーブデバイス３におけるイネーブル／ディゼーブルレジスタ１１のアドレスとは、異なるとともに、本来意図していたスレーブデバイス３における特定のデータと意図しないスレーブデバイス３における特定のデータとも異なるので、意図しないスレーブデバイス３において、誤って、書き込みが可能になる可能性は、さらに低くなるので、誤った値の書き込みによって生じる誤動作を極力抑制できる電子装置１を実現することができる。

　図５は、電子装置１において用いられている伝送プロトコルの一例を示す図である。

　図５の（ａ）は、図４におけるレジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを可能にする段階に対応している。

　先ず、マスタデバイス２がスレーブデバイス３との通信を開始する際には、最初にＩ２Ｃバス伝送路４の使用権を獲得する必要がある。

　したがって、図５の（ａ）に図示されているように、マスタデバイス２がスタートコンディションを発行し、送出する。これはクロック信号線ＳＣＬがＨｉｇｈの状態において、データ信号線ＳＤＡをＨｉｇｈからＬｏｗにすることで実現できる。

　図５の（ａ）に図示されているように、マスタデバイス２からスレーブデバイス３に書き込む際には、先ず、マスタデバイス２からスレーブデバイス３に、上述したスタートコンディションとともに、Ｎ個のスレーブデバイス３の中からある一つのスレーブデバイス３を特定する７ビットのスレーブアドレス（Ａ）と、１ビットのライト信号（Ｌｏｗ信号）が送信される。

　スレーブデバイス３は、マスタデバイス２から転送されたデータを双方向バッファ１３と、ノイズ除去および同期化部１５とを経由させ、Ｉ２Ｃ受信部１８で受信する（図１参照）。

　そして、スレーブデバイス３は、自身が受信可能な状態であれば図５の（ａ）のようなタイミングで「ＡＣＫ」をマスタデバイス２に通知しながら、各スレーブデバイス３毎に固有であり、８ビットであるレジスタ群１０におけるイネーブル／ディゼーブルレジスタ１１の箇所を指定するイネーブル／ディゼーブルレジスタのアドレスデータ（Ｂ）と、８ビットである各スレーブデバイス３毎に固有である特定のデータとなるイネーブル／ディゼーブルレジスタへのライトデータ（Ｃ）と、を受信し、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１の該当するアドレスに書き込む。

　一方、データを受け取れなかったときにはスレーブデバイス３は、「ＮＡＣＫ」をマスタデバイス２に送信することで、データ転送の不良をマスタデバイス２に知らせることができる。

　なお、スレーブデバイス３は、クロック信号の９ビット目で双方向バッファ１３をハイインピーダンス状態にすることで、マスタデバイス２に対して「ＮＡＣＫ」を通知することができる。

　本実施の形態においては、Ｎ個のスレーブデバイス３の中で、あるスレーブデバイス３が、スレーブアドレス（Ａ）・（Ｄ）を受け取れなかったという意味の「ＮＡＣＫ」を送信した場合には、スレーブアドレス（Ａ）・（Ｄ）を認識できなかった該当スレーブデバイス３においては、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みができないように設定している。

　そして、マスタデバイス２が、Ｎ個のスレーブデバイス３の中からスレーブアドレス（Ａ）・（Ｄ）・（Ｇ）によって特定されるある一つのスレーブデバイス３から、スレーブアドレス（Ａ）・（Ｄ）・（Ｇ）を受け取れなかったという意味の「ＮＡＣＫ」を受信した場合には、スレーブアドレス（Ａ）・（Ｄ）・（Ｇ）を再送するように設定している。

　上記構成によれば、Ｎ個のスレーブデバイス３中、スレーブアドレス（Ａ）・（Ｄ）を認識したスレーブデバイス３においては、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを可能にすることができるが、スレーブアドレス（Ａ）・（Ｄ）を認識できないスレーブデバイス３においては、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みが不能となる。

　したがって、例えば、マスタデバイス２と特定のスレーブデバイス３とが上記シリアルデータ通信中である場合、Ｎ個のスレーブデバイス３中、上記特定のスレーブデバイス３以外は、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みができない。

　よって、誤った値の書き込みによって生じる誤動作を抑制できる電子装置１を実現することができる。

　また、上記構成によれば、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを可能にした場合であっても、スレーブアドレス（Ａ）・（Ｄ）を認識できないスレーブデバイス３においては、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外の箇所への書き込みを不能にできるので、上記書き込み可能状態が継続されるのを防止することができるので、誤った値の書き込みによって生じる誤動作を抑制できる電子装置１を実現することができる。

　なお、スレーブデバイス３においては、Ｉ２Ｃ受信部１８が正常にデータを受信したか否かをＩ２Ｃ制御部１７にて判断し、判断結果に応じて「ＡＣＫ」または「ＮＡＣＫ」を発行し、ノイズ除去および同期化部１５と、双方向バッファ１３とを経由させ、マスタデバイス２のＩ２Ｃ部６に送信するようになっている（図１参照）。

　図５の（ｂ）は、図４におけるレジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込み段階に対応している。

　また、図５の（ｃ）は、図４におけるレジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを不能にする段階に対応している。

　なお、図５の（ｂ）におけるスレーブアドレス（Ｄ）と、アドレスデータ（Ｅ）と、ライトデータ（Ｆ）とをマスタデバイス２からスレーブデバイス３に書き込む際の伝送方法および図５の（ｃ）におけるスレーブアドレス（Ｇ）と、アドレスデータ（Ｈ）と、ライトデータ（Ｉ）とをマスタデバイス２からスレーブデバイス３に書き込む際の伝送方法は、図５の（ａ）と同様であるため、説明を省略する。

　以上のようなデータ転送が終了すると、スレーブデバイス３は、マスタデバイス２に対する「ＡＣＫ」または、「ＮＡＣＫ」の送信を停止する。これをマスタデバイス２が認識することによってデータ転送の終了を認識する。

　そして、Ｉ２Ｃバス伝送路４を開放するため、マスタデバイス２はストップコンディションを発行する。これはクロック信号線ＳＣＬがＨｉｇｈの状態において、データ信号線ＳＤＡをＬｏｗからＨｉｇｈにすることで実現できる。

　上記ストップコンディションは、ＣＰＵ５から発行および送出される。

　なお、本実施の形態においては、スレーブデバイス３がスタートコンディションを検出した場合、レジスタ書き込み部９がイネーブル状態となり、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１への書き込みが可能となり、一方、スレーブデバイス３がストップコンディションを検出した場合には、レジスタ書き込み部９がディゼーブル状態となり、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１への書き込みができないようになっている。

　上記構成によれば、ストップコンディションが発行されてからスタートコンディションが発行されるまでの期間、例えば、図７に示したデータ転送停止期間中に、イネーブル／ディゼーブルレジスタ１１への書き込みができないようにしているので、図７に示した外来ノイズｎ１による誤動作を防止することができる電子装置１を実現することができる。

　なお、本実施の形態においては、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを可能にする、８ビットである各スレーブデバイス３毎に固有である特定のデータの種類数が、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを不能にする上記特定のデータとは異なるデータの種類数より少なくなるように設定されている。

　したがって、シリアルデータ通信において、ノイズの影響により、誤った値がサンプリングされ、このような誤った値が、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１に書き込まれたとしても、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みが可能となる可能性が低くなるようになっているので、誤った値の書き込みによって生じる誤動作を極力抑制できる電子装置１を実現することができる。

　また、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを可能にする、８ビットである各スレーブデバイス３毎に固有である特定のデータの種類数を１種類とすることもできる。

　さらには、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを可能にする、８ビットである各スレーブデバイス３毎に固有である特定のデータは、ハイレベルとロウレベルとの２値を有しており、ハイレベルからロウレベルまたは、ロウレベルからハイレベルへの切り替わりが少なくとも２回含まれていることが好ましい。

　また、レジスタ群１０のイネーブル／ディゼーブルレジスタ１１以外への書き込みを可能にする、８ビットである各スレーブデバイス３毎に固有である特定のデータは、クロック信号のクロック周期毎にハイレベルとロウレベルとが切り替わることが好ましい。

　上記特定のデータをこのように設定することにより、シリアルデータ通信において、ノイズの影響により、誤った値がサンプリングされたとしても、このような誤った値が上記特定のデータと一致する可能性をさらに下げることができる。

　本発明の電子装置は、上記シリアルデータ通信を行うことにより、上記特定のデータとは異なるデータが上記第１の箇所に書き込まれることによって、上記制御部は、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能にすることが好ましい。

　上記構成によれば、例えば、上記第２の装置に備えられた上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを行った後に、上記シリアルデータ通信を行うことにより、上記特定のデータとは異なるデータを上記記憶部の第１の箇所に書き込むことによって、上記制御部は、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能にすることができる。

　したがって、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを行う期間以外、例えば、上記シリアルデータ通信におけるデータ転送停止期間などにおいては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能にできる。

　よって、上記構成によれば、上記第２の装置に備えられた上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを行う期間以外において、生じ得る誤書き込みを抑制できる電子装置を実現することができる。

　本発明の電子装置においては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能とする特定のデータの種類数が、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能とする上記特定のデータとは異なるデータの種類数より少ないことが好ましい。

　上記構成によれば、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能とする特定のデータの種類数が、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能とする上記特定のデータとは異なるデータの種類数より少なくなるように設定されている。

　すなわち、上記構成においては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能とするのが、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能とするより、確率的に低くなるように設定されている。

　したがって、シリアルデータ通信において、ノイズの影響により、誤った値がサンプリングされ、このような誤った値が、上記第１の箇所に書き込まれたとしても、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みが可能となる可能性が低くなるようになっているので、誤った値の書き込みによって生じる誤動作を極力抑制できる電子装置を実現することができる。

　本発明の電子装置おいては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能とする特定のデータの種類数は、１種類であることが好ましい。

　上記構成によれば、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能とする特定のデータの種類数が１種類であるので、シリアルデータ通信において、ノイズの影響により、誤った値がサンプリングされ、このような誤った値が、上記第１の箇所に書き込まれたとしても、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みが可能となる可能性がさらに低くなるようになっているので、誤った値の書き込みによって生じる誤動作を極力抑制できる電子装置を実現することができる。

　本発明の電子装置において、上記特定のデータは、ハイレベルとロウレベルとの２値を有しており、ハイレベルからロウレベルまたは、ロウレベルからハイレベルへの切り替わりが少なくとも２回含まれていることが好ましい。

　本発明の電子装置において、上記特定のデータは、上記クロック信号線を介して上記第１の装置から上記第２の装置に送信されるクロック信号のクロック周期毎にハイレベルとロウレベルとが切り替わることが好ましい。

　上記構成によれば、上記特定のデータは、ハイレベルとロウレベルとが細かく変化するようなデータで構成されている。

　したがって、シリアルデータ通信において、ノイズの影響により、誤った値がサンプリングされたとしても、このような誤った値が上記特定のデータと一致する可能性をさらに下げることができる。

　本発明の電子装置において、上記第１の箇所へのデータの書き込みは、上記第１の装置から上記第２の装置に送られる上記シリアルデータ通信を開始するコマンドによって可能になり、上記第１の装置から上記第２の装置に送られる上記シリアルデータ通信を停止するコマンドによって不能になることが好ましい。

　上記構成によれば、上記第２の装置が、上記シリアルデータ通信を開始するコマンド（スタートコンディション）を検出した場合には、上記第１の箇所へのデータの書き込みが可能となり、上記第２の装置が、上記シリアルデータ通信を停止するコマンド（ストップコンディション）を検出した場合には、上記第１の箇所へのデータの書き込みが不能となるようになっている。

　したがって、上記シリアルデータ通信を停止するコマンド発行されてから上記シリアルデータ通信を開始するコマンドが発行されるまでの期間、すなわち、データ転送停止期間中に、上記第１の箇所へのデータの書き込みはできないようにしているので、外来ノイズによる誤動作を防止することができる電子装置を実現することができる。

　本発明の電子装置において、上記第２の装置は、複数個備えられており、上記第１の装置から上記複数の第２の装置に、上記シリアルデータ通信を行うことにより送られる、上記複数の第２の装置の中からある一つの第２の装置を特定する第２の装置特定信号によって、上記第１の装置と上記シリアルデータ通信を行う第２の装置が特定されることが好ましい。

　上記構成によれば、上記第１の装置と上記シリアルデータ通信を行う第２の装置を特定する上記第２の装置特定信号も、上記第１の装置から上記複数の第２の装置に、上記シリアルデータ通信を行うことにより送られるようになっているので、信号線の数の増加を伴うことなく、誤った値の書き込みによって生じる誤動作を抑制できる電子装置を実現することができる。

　また、上記構成によれば、上記第１の装置と上記シリアルデータ通信を行わない第２の装置において、ノイズの影響により、上記第２の装置特定信号を誤って受信した場合においても、上記特定のデータが上記記憶部の第１の箇所に書き込まれない限りは、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みはできないようになっているので、誤った値の書き込みによって生じる誤動作を抑制できる電子装置を実現することができる。

　本発明の電子装置において、上記第２の装置は、複数個備えられており、上記第１の装置から上記複数の第２の装置に、上記シリアルデータ通信を行うことにより送られる、上記複数の第２の装置の中からある一つの第２の装置を特定する第２の装置特定信号が、上記複数の第２の装置中、認識できない第２の装置においては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みが不能となることが好ましい。

　上記構成によれば、上記複数の第２の装置中、上記第２の装置特定信号を認識した第２の装置においては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みが可能であるが、上記第２の装置特定信号を認識できない第２の装置においては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みが不能となる。

　したがって、例えば、上記第１の装置と特定の第２の装置とが上記シリアルデータ通信中である場合、上記複数の第２の装置において、上記特定の第２の装置以外には、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みができない。

　よって、誤った値の書き込みによって生じる誤動作を抑制できる電子装置を実現することができる。

　また、上記構成によれば、上記制御部が、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能にした場合であっても、上記第２の装置特定信号を認識できない第２の装置においては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能にできるので、上記書き込み可能状態が継続されるのを防止することができるので、誤った値の書き込みによって生じる誤動作を抑制できる電子装置を実現することができる。

　本発明の電子装置において、上記データ信号線および上記クロック信号線は、上記複数の第２の装置において共用化されていることが好ましい。

　上記構成によれば、上記データ信号線および上記クロック信号線は、上記複数の第２の装置において共用化されているので、上記第１の装置における上記データ信号線および上記クロック信号線の出力端子は、２本のみを設ければよいこととなるので、上記第１の装置における出力端子の数を減らすことができる。

　また、このような構成の場合、データ信号およびクロック信号の出力部はオープンコレクタやオープンドレインデバイスなどで構成され、出力インピーダンスは比較的高くなるため、ノイズの影響を受けやすいので、本発明による誤った値の書き込みによって生じる誤動作を抑制できる構成を好適に用いることができる。

　本発明の電子装置において、上記特定のデータは、上記複数の第２の装置毎に固有であることが好ましい。

　上記構成によれば、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能にする特定のデータは、上記第２の装置毎に異なるようになっている。

　したがって、上記複数の第２の装置の中からある一つの第２の装置を特定する第２の装置特定信号と上記特定のデータとは、上記複数の第２の装置毎に固有である。

　よって、上記第２の装置特定信号として、ノイズの影響により、誤った値がサンプリングされ、意図しない第２の装置が特定されたとしても、本来意図していた第２の装置における特定のデータと意図しない第２の装置における特定のデータとは、異なるため、意図しない第２の装置において、誤って、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みが可能になる可能性は、さらに低くなるので、誤った値の書き込みによって生じる誤動作を極力抑制できる電子装置を実現することができる。

　本発明の電子装置において、上記第１の箇所は、上記複数の第２の装置毎に固有であることが好ましい。

　上記構成によれば、上記記憶部の第１の箇所は、上記第２の装置毎に異なるようになっている。

　したがって、上記複数の第２の装置の中からある一つの第２の装置を特定する第２の装置特定信号と上記第１の箇所とは、上記複数の第２の装置毎に固有である。

　よって、上記第２の装置特定信号として、ノイズの影響により、誤った値がサンプリングされ、意図しない第２の装置が特定されたとしても、本来意図していた第２の装置における第１の箇所と意図しない第２の装置における第１の箇所とは、異なるため、意図しない第２の装置において、誤って、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みが可能になる可能性は、さらに低くなるので、誤った値の書き込みによって生じる誤動作を極力抑制できる電子装置を実現することができる。

　本発明の電子装置おいては、Ｉ２Ｃ方式のシリアルデータ通信を好適に用いることができる。

　本発明のシリアルデータ通信方法において、上記データ信号線と上記クロック信号線とを介して、通信されるデータは、上記シリアルデータ通信方法における、上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを可能にするデータと、上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを不能にする、上記第１のデータと、上記第２のデータと、上記第３のデータとは異なる上記記憶部の第１の箇所に書き込まれる第４のデータと、を備えていることが好ましい。

　本発明のシリアルデータ通信方法は、上記記憶部の第１の箇所以外の少なくとも一部への書き込みを可能にするデータが送られた後には、上記第１のデータと、上記記憶部の第１の箇所以外を特定する第５のデータと、上記記憶部の第１の箇所以外へ書き込まれる第６のデータと、が備えられた書き込みデータが送られ、上記書き込みデータが送られた後には、上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを不能にするデータが送られることが好ましい。

　上記方法によれば、上記記憶部の第１の箇所以外の少なくとも一部への書き込みを行った後に、上記記憶部の第１の箇所以外の少なくとも一部への書き込みを不能にすることができる。

　したがって、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを行う期間以外、例えば、上記シリアルデータ通信におけるデータ転送停止期間や特定の対象装置が上記シリアルデータ通信中である場合における、上記特定の対象装置以外の装置における上記シリアルデータ通信期間などにおいては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能にできる。

　よって、上記方法によれば、上記記憶部の第１の箇所以外の少なくとも一部への書き込みを行う期間以外において、生じ得る誤書き込みを抑制できる。

　本発明は上記した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。

　本発明は、シリアルデータ通信により、データ通信を行うマスタデバイスとスレーブデバイスとを備えた電子装置に適用することができる。

　　１　　　電子装置
　　２　　　マスタデバイス（第１の装置）
　　３　　　スレーブデバイス（第２の装置）
　　４　　　Ｉ２Ｃバス伝送路
　　９　　　レジスタ書き込み部（制御部）
　　１０　　レジスタ群（記憶部）
　　１１　　イネーブル／ディゼーブルレジスタ（記憶部の第１の箇所）
　　１２　　機能ブロック（制御部）
　　ＳＤＡ　データ信号線
　　ＳＣＬ　クロック信号線

Claims

　データ信号線およびクロック信号線を介してシリアルデータ通信を行う第１の装置と第２の装置とを備えた電子装置であって、
　上記第２の装置には、記憶部と制御部とが備えられており、
　上記シリアルデータ通信を行うことにより、特定のデータが上記記憶部の第１の箇所に書き込まれることによって、
　上記制御部は、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能にすることを特徴とする電子装置。
　上記シリアルデータ通信を行うことにより、上記特定のデータとは異なるデータが上記第１の箇所に書き込まれることによって、
　上記制御部は、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能にすることを特徴とする請求項１に記載の電子装置。
　上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能とする特定のデータの種類数が、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを不能とする上記特定のデータとは異なるデータの種類数より少ないことを特徴とする請求項２に記載の電子装置。
　上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みを可能とする特定のデータの種類数は、１種類であることを特徴とする請求項１から３の何れか１項に記載の電子装置。
　上記特定のデータは、ハイレベルとロウレベルとの２値を有しており、ハイレベルからロウレベルまたは、ロウレベルからハイレベルへの切り替わりが少なくとも２回含まれていることを特徴とする請求項１から４の何れか１項に記載の電子装置。
　上記特定のデータは、上記クロック信号線を介して上記第１の装置から上記第２の装置に送信されるクロック信号のクロック周期毎にハイレベルとロウレベルとが切り替わることを特徴とする請求項５に記載の電子装置。
　上記第１の箇所へのデータの書き込みは、
　上記第１の装置から上記第２の装置に送られる上記シリアルデータ通信を開始するコマンドによって可能になり、
　上記第１の装置から上記第２の装置に送られる上記シリアルデータ通信を停止するコマンドによって不能になることを特徴とする請求項１から６の何れか１項に記載の電子装置。
　上記第２の装置は、複数個備えられており、
　上記第１の装置から上記複数の第２の装置に、上記シリアルデータ通信を行うことにより送られる、上記複数の第２の装置の中からある一つの第２の装置を特定する第２の装置特定信号によって、上記第１の装置と上記シリアルデータ通信を行う第２の装置が特定されることを特徴とする請求項１から７の何れか１項に記載の電子装置。
　上記第２の装置は、複数個備えられており、
　上記第１の装置から上記複数の第２の装置に、上記シリアルデータ通信を行うことにより送られる、上記複数の第２の装置の中からある一つの第２の装置を特定する第２の装置特定信号が、上記複数の第２の装置中、認識できない第２の装置においては、上記第１の箇所以外の上記記憶部の少なくとも一部への書き込みが不能となることを特徴とする請求項１から８の何れか１項に記載の電子装置。
　上記データ信号線および上記クロック信号線は、上記複数の第２の装置において共用化されていることを特徴とする請求項８または９に記載の電子装置。
　上記特定のデータは、上記複数の第２の装置毎に固有であることを特徴とする請求項８から１０の何れか１項に記載の電子装置。
　上記第１の箇所は、上記複数の第２の装置毎に固有であることを特徴とする請求項８から１１の何れか１項に記載の電子装置。
　上記シリアルデータ通信は、Ｉ２Ｃであることを特徴とする請求項１から１２の何れか１項に記載の電子装置。
　データ信号線およびクロック信号線を用いたシリアルデータ通信方法であって、
　上記データ信号線と上記クロック信号線とを介して、通信される上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを可能にするデータは、
　上記シリアルデータ通信を行う対象装置を特定する第１のデータと、
　上記特定された対象装置に備えられた記憶部の第１の箇所を特定する第２のデータと、
　上記記憶部の第１の箇所に書き込まれる第３のデータと、を備えていることを特徴とするシリアルデータ通信方法。
　上記データ信号線と上記クロック信号線とを介して、通信されるデータは、
　請求項１４に記載のシリアルデータ通信方法における、上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを可能にするデータと、
　上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを不能にする、上記第１のデータと、上記第２のデータと、上記第３のデータとは異なる上記記憶部の第１の箇所に書き込まれる第４のデータと、を備えていることを特徴とするシリアルデータ通信方法。
　上記記憶部の第１の箇所以外の少なくとも一部への書き込みを可能にするデータが送られた後には、
　上記第１のデータと、上記記憶部の第１の箇所以外を特定する第５のデータと、上記記憶部の第１の箇所以外へ書き込まれる第６のデータと、が備えられた書き込みデータが送られ、
　上記書き込みデータが送られた後には、上記シリアルデータ通信を行う対象装置における記憶部の第１の箇所以外の少なくとも一部への書き込みを不能にするデータが送られる
ことを特徴とする請求項１５に記載のシリアルデータ通信方法。