JPH08101798A - バックアップデータ保護回路 - Google Patents
バックアップデータ保護回路Info
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- JPH08101798A JPH08101798A JP6236558A JP23655894A JPH08101798A JP H08101798 A JPH08101798 A JP H08101798A JP 6236558 A JP6236558 A JP 6236558A JP 23655894 A JP23655894 A JP 23655894A JP H08101798 A JPH08101798 A JP H08101798A
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Abstract
(57)【要約】
【目的】主電源の投入，切断時のノイズによるスタティ
ックＲＡＭ部の記憶データの書き換え，破壊を防止す
る。 【構成】書込み制御部５を、キーコード記憶部５１，キ
ーデータ保持部５２及び比較器５３を含み、キーコード
記憶部５１及びキーデータ保持部５２の出力データが一
致したときのみ書込み要求信号ＷＲのアクティブレベル
に応答してアクティブレベルの書込み許可信号ＷＥを出
力する回路とする。中央処理部３を、スタティックＲＡ
Ｍ部４に記憶させるデータが発生すると、キーデータ保
持部５２にキーコードＫＣＤと同一のキーデータＫＤＴ
を保持させた後書込み要求信号ＷＲをアクティブにする
と共に書込み用のデータＤＴを出力し、書込み後はキー
データ保持部５２にキーコードＫＣＤと異なるキーデー
タを保持させる回路とする。
ックＲＡＭ部の記憶データの書き換え，破壊を防止す
る。 【構成】書込み制御部５を、キーコード記憶部５１，キ
ーデータ保持部５２及び比較器５３を含み、キーコード
記憶部５１及びキーデータ保持部５２の出力データが一
致したときのみ書込み要求信号ＷＲのアクティブレベル
に応答してアクティブレベルの書込み許可信号ＷＥを出
力する回路とする。中央処理部３を、スタティックＲＡ
Ｍ部４に記憶させるデータが発生すると、キーデータ保
持部５２にキーコードＫＣＤと同一のキーデータＫＤＴ
を保持させた後書込み要求信号ＷＲをアクティブにする
と共に書込み用のデータＤＴを出力し、書込み後はキー
データ保持部５２にキーコードＫＣＤと異なるキーデー
タを保持させる回路とする。
Description
【０００１】
【産業上の利用分野】本発明はバックアップデータ保護
回路に関し、特に家庭用のＴＶゲート機等のように、ゲ
ーム等の途中経過のデータを必要に応じて記憶しゲーム
等を進行させるために必要なスタティックＲＡＭ部等の
記憶データを保護するためのバックアップデータ保護回
路に関する。
回路に関し、特に家庭用のＴＶゲート機等のように、ゲ
ーム等の途中経過のデータを必要に応じて記憶しゲーム
等を進行させるために必要なスタティックＲＡＭ部等の
記憶データを保護するためのバックアップデータ保護回
路に関する。
【０００２】
【従来の技術】最近の家庭用のＴＶゲームでは、１つの
ゲームを終了させるのに数週間要するものもあり、１ゲ
ームの期間が長期化すると共に複雑になっている。この
ようなゲームでは、ゲームの途中経過のデータを記憶し
ておく必要があり、そのため、スタティックＲＡＭ等の
記憶部を含むバックアップデータ保護回路が必要とな
る。
ゲームを終了させるのに数週間要するものもあり、１ゲ
ームの期間が長期化すると共に複雑になっている。この
ようなゲームでは、ゲームの途中経過のデータを記憶し
ておく必要があり、そのため、スタティックＲＡＭ等の
記憶部を含むバックアップデータ保護回路が必要とな
る。
【０００３】従来のこの種の代表的なバックアップデー
タ保護回路の一例を図３に示す。
タ保護回路の一例を図３に示す。
【０００４】この回路は、電源回路１により、主電源が
投入されている期間は高レベルのインアクティブレベ
ル、切断されているときには低レベルのアクティブレベ
ルとなるリセット信号ＲＳＴ＊（＊は低レベルアクティ
ブを示す）を発生するリセット信号発生部２と、書込み
許可信号ＷＥがアクティブレベル（高レベル）のとき伝
達されたデータＤＴを伝達されたアドレス信号ＡＤＤ指
定のアドレスに書込み記憶し、電源回路１からの電源電
圧Ｖｃｃ２を受けて、主電源が投入されている期間はこ
の主電源により、この主電源が切断されているときはバ
ックアップ電源により記憶したデータを保持するスタテ
ィックＲＡＭ部４と、リセット信号ＲＳＴ＊をアクティ
ブレベル時にプルダウンするための抵抗Ｒ１、及びリセ
ット信号ＲＳＴ＊がインアクティブレベルで書込み要求
信号ＷＲがアクティブレベルのときアクティブレベルと
なる書込み許可信号ＷＥを出力する論理ゲートＧ２を備
えた書込み制御部５ａと、スタティックＲＡＭ部４に記
憶保持させるデータが発生したときには書込み要求信号
ＷＲをアクティブレベルにすると共にそのデータＤＴ及
びアドレス信号ＡＤＤを出力し、スタティックＲＡＭ部
４に記憶保持されているデータが必要となったときは読
出し信号ＲＤをアクティブレベルにすると共にアドレス
信号ＡＤＤを出力してそのデータを読出す中央処理部３
ａとを有する構成となっている。
投入されている期間は高レベルのインアクティブレベ
ル、切断されているときには低レベルのアクティブレベ
ルとなるリセット信号ＲＳＴ＊（＊は低レベルアクティ
ブを示す）を発生するリセット信号発生部２と、書込み
許可信号ＷＥがアクティブレベル（高レベル）のとき伝
達されたデータＤＴを伝達されたアドレス信号ＡＤＤ指
定のアドレスに書込み記憶し、電源回路１からの電源電
圧Ｖｃｃ２を受けて、主電源が投入されている期間はこ
の主電源により、この主電源が切断されているときはバ
ックアップ電源により記憶したデータを保持するスタテ
ィックＲＡＭ部４と、リセット信号ＲＳＴ＊をアクティ
ブレベル時にプルダウンするための抵抗Ｒ１、及びリセ
ット信号ＲＳＴ＊がインアクティブレベルで書込み要求
信号ＷＲがアクティブレベルのときアクティブレベルと
なる書込み許可信号ＷＥを出力する論理ゲートＧ２を備
えた書込み制御部５ａと、スタティックＲＡＭ部４に記
憶保持させるデータが発生したときには書込み要求信号
ＷＲをアクティブレベルにすると共にそのデータＤＴ及
びアドレス信号ＡＤＤを出力し、スタティックＲＡＭ部
４に記憶保持されているデータが必要となったときは読
出し信号ＲＤをアクティブレベルにすると共にアドレス
信号ＡＤＤを出力してそのデータを読出す中央処理部３
ａとを有する構成となっている。
【０００５】図４はこのバックアップデータ保護回路の
動作を説明するための各部の信号・電圧波形図であり、
図５は電源回路１の具体的な回路例を示す回路図であ
る。
動作を説明するための各部の信号・電圧波形図であり、
図５は電源回路１の具体的な回路例を示す回路図であ
る。
【０００６】電源回路１のスイッチＳＷ１がオンとなり
主電源が投入されるとリセット回路２から出力されるリ
セット信号ＲＳＴ＊はインアクティブレベルとなってリ
セット状態が解除され、中央処理部３ａはゲーム等に対
するデータ処理を開始する。そして、そのデータ処理の
途中経過のデータをスタティックＲＡＭ部４に記憶保持
する必要が生じたときには、このデータ（ＤＴ１）及び
アドレス信号（ＡＤｍ１）をスタティックＲＡＭ部４に
伝達すると共に書込み要求信号ＷＲをアクティブレベル
にする。
主電源が投入されるとリセット回路２から出力されるリ
セット信号ＲＳＴ＊はインアクティブレベルとなってリ
セット状態が解除され、中央処理部３ａはゲーム等に対
するデータ処理を開始する。そして、そのデータ処理の
途中経過のデータをスタティックＲＡＭ部４に記憶保持
する必要が生じたときには、このデータ（ＤＴ１）及び
アドレス信号（ＡＤｍ１）をスタティックＲＡＭ部４に
伝達すると共に書込み要求信号ＷＲをアクティブレベル
にする。
【０００７】書込み制御部５ａは、書込み要求信号ＷＲ
のアクティブレベルを受け、このときリセット信号ＲＳ
Ｔ＊はインアクティブレベルの高レベルとなっているの
で、アクティブレベルの書込み許可信号ＷＥをスタティ
ックＲＡＭ部４に伝達する。この結果、スタティックＲ
ＡＭ部４のアドレス信号ＡＤｍ１指定のアドレスに、デ
ータＤＴ１が書込まれ記憶される。
のアクティブレベルを受け、このときリセット信号ＲＳ
Ｔ＊はインアクティブレベルの高レベルとなっているの
で、アクティブレベルの書込み許可信号ＷＥをスタティ
ックＲＡＭ部４に伝達する。この結果、スタティックＲ
ＡＭ部４のアドレス信号ＡＤｍ１指定のアドレスに、デ
ータＤＴ１が書込まれ記憶される。
【０００８】一方、電源回路１からは、スイッチＳＷ１
がオン状態の主電源が投入状態では、直流電源部１１に
よって電源電圧Ｖｃｃ１，Ｖｃｃ２が各部に出力され、
スイッチＳＷ１がオフ状態の主電源が切断状態では、バ
ックアップ電源の電池Ｅ１から電源電圧Ｖｃｃ２がスタ
ティックＲＡＭ部４，書込み制御部５ａ等に出力され
る。
がオン状態の主電源が投入状態では、直流電源部１１に
よって電源電圧Ｖｃｃ１，Ｖｃｃ２が各部に出力され、
スイッチＳＷ１がオフ状態の主電源が切断状態では、バ
ックアップ電源の電池Ｅ１から電源電圧Ｖｃｃ２がスタ
ティックＲＡＭ部４，書込み制御部５ａ等に出力され
る。
【０００９】従って、スタティックＲＡＭ部４に記憶さ
れたデータは、主電源が切断されてもバックアップ電源
によって保持され、主電源が再投入されてゲーム等が再
開されると読出されて使用される。
れたデータは、主電源が切断されてもバックアップ電源
によって保持され、主電源が再投入されてゲーム等が再
開されると読出されて使用される。
【００１０】
【発明が解決しようとする課題】この従来のバックアッ
プデータ保護回路では、書込み制御部５ａにより、リセ
ット信号ＲＳＴ＊のインアクティブレベル（高レベル）
と書込み要求信号ＷＲのアクティブレベル（高レベル）
とを受けてアクティブレベル（高レベル）の書込み許可
信号ＷＥを発生しスタティックＲＡＭ部４に所定のデー
タを書込む構成となっているので、主電源（スイッチＳ
Ｗ１）の投入時及び切断時にリセット信号ＲＳＴ＊及び
書込み要求信号ＷＲの信号や信号線に図４に示すような
ノイズが発生することがあり、このノイズによって書込
み許可信号ＷＥにもノイズが伝達されてアクティブレベ
ルとなる期間が発生し、スタティックＲＡＭ部４に記憶
保持されているデータが書き換えられたり、破壊された
りするという問題点がある。
プデータ保護回路では、書込み制御部５ａにより、リセ
ット信号ＲＳＴ＊のインアクティブレベル（高レベル）
と書込み要求信号ＷＲのアクティブレベル（高レベル）
とを受けてアクティブレベル（高レベル）の書込み許可
信号ＷＥを発生しスタティックＲＡＭ部４に所定のデー
タを書込む構成となっているので、主電源（スイッチＳ
Ｗ１）の投入時及び切断時にリセット信号ＲＳＴ＊及び
書込み要求信号ＷＲの信号や信号線に図４に示すような
ノイズが発生することがあり、このノイズによって書込
み許可信号ＷＥにもノイズが伝達されてアクティブレベ
ルとなる期間が発生し、スタティックＲＡＭ部４に記憶
保持されているデータが書き換えられたり、破壊された
りするという問題点がある。
【００１１】本発明の目的は、主電源の投入時や切断時
に発生するノイズ等によってスタティックＲＡＭ部に記
憶保持されているデータが書き換えられたり破壊するの
を防止することができるバックアップデータ保護回路を
提供することにある。
に発生するノイズ等によってスタティックＲＡＭ部に記
憶保持されているデータが書き換えられたり破壊するの
を防止することができるバックアップデータ保護回路を
提供することにある。
【００１２】
【課題を解決するための手段】本発明のバックアップデ
ータ保護回路は、主電源が投入されている期間にはイン
アクティブレベル、切断されているときにはアクティブ
レベルとなるリセット信号を発生するリセット信号発生
部と、書込み許可信号がアクティブレベルのときに伝達
されたデータを伝達されたアドレス信号指定のアドレス
に書込み記憶し、前記主電源が投入されている期間には
この主電源により、この主電源が切断されているときに
はバックアップ電源により記憶したデータを保持するス
タティックＲＡＭ部と、予め定められたキーコードを記
憶しておき出力するキーコード記憶部、前記リセット信
号がインアクティブレベルの期間の第１のタイミングで
伝達された第１のキーデータを保持して出力し、第２の
タイミングで伝達された前記第１のキーデータとは異な
る内容の第２のキーデータを保持して出力するキーデー
タ保持部、このキーデータ保持部の出力データと前記キ
ーコード記憶部の出力コードとが一致したときアクティ
ブレベルとなる一致信号を出力する比較器、及び前記リ
セット信号がインアクティブレベルで前記一致信号がア
クティブレベルのとき、伝達された書込み要求信号がア
クティブレベルになるとアクティブレベルの前記書込み
許可信号を出力する論理ゲートを備えた書込み制御部
と、所定のデータに対して予め設定されたデータ処理を
行い前記スタティックＲＡＭ部に記憶保持させるデータ
が発生すると前記キーコード記憶部に記憶されているキ
ーコードと同一内容の前記第１のキーデータを出力した
後前記スタティッＲＡＭ部に記憶保持させるデータ，前
記アドレス信号及びアクティブレベルの前記書込み要求
信号を出力する中央処理部とを有している。
ータ保護回路は、主電源が投入されている期間にはイン
アクティブレベル、切断されているときにはアクティブ
レベルとなるリセット信号を発生するリセット信号発生
部と、書込み許可信号がアクティブレベルのときに伝達
されたデータを伝達されたアドレス信号指定のアドレス
に書込み記憶し、前記主電源が投入されている期間には
この主電源により、この主電源が切断されているときに
はバックアップ電源により記憶したデータを保持するス
タティックＲＡＭ部と、予め定められたキーコードを記
憶しておき出力するキーコード記憶部、前記リセット信
号がインアクティブレベルの期間の第１のタイミングで
伝達された第１のキーデータを保持して出力し、第２の
タイミングで伝達された前記第１のキーデータとは異な
る内容の第２のキーデータを保持して出力するキーデー
タ保持部、このキーデータ保持部の出力データと前記キ
ーコード記憶部の出力コードとが一致したときアクティ
ブレベルとなる一致信号を出力する比較器、及び前記リ
セット信号がインアクティブレベルで前記一致信号がア
クティブレベルのとき、伝達された書込み要求信号がア
クティブレベルになるとアクティブレベルの前記書込み
許可信号を出力する論理ゲートを備えた書込み制御部
と、所定のデータに対して予め設定されたデータ処理を
行い前記スタティックＲＡＭ部に記憶保持させるデータ
が発生すると前記キーコード記憶部に記憶されているキ
ーコードと同一内容の前記第１のキーデータを出力した
後前記スタティッＲＡＭ部に記憶保持させるデータ，前
記アドレス信号及びアクティブレベルの前記書込み要求
信号を出力する中央処理部とを有している。
【００１３】また、中央処理部を、スタティックＲＡＭ
部に記憶保持させるデータが発生するごとに、キーデー
タ書込み要求信号及び第１のキーデータを出力した後、
前記スタティックＲＡＭ部に記憶保持させるデータ，ア
ドレス及びアクティブレベルの書込み要求信号を出力
し、その後前記キーデータ書込み要求信号及び第２のキ
ーデータを出力する回路とし、キーデータ保持部を、伝
達された前記第１及び第２のキーデータを前記キーデー
タ書込み要求信号によって保持し出力する回路とする
か、中央処理部を、リセット信号がインアクティブレベ
ルになってからスタティックＲＡＭ部に記憶保持させる
最初のデータが発生するまでの間の第１のタイミングで
第１のキーデータ及びキーデータ書込み要求信号を出力
し、前記スタティックＲＡＭ部に記憶保持させる最後の
データが前記スタティックＲＡＭ部に書込み記憶されて
から前記リセット信号がアクティブレベルへ移行する直
前までの間の第２のタイミングで第２のキーデータ及び
前記キーデータ書込み要求信号を発生する回路とし、キ
ーデータ保持部を、伝達された前記第１及び第２のキー
データを前記キーデータ書込み要求信号によって保持し
出力する回路として構成される。
部に記憶保持させるデータが発生するごとに、キーデー
タ書込み要求信号及び第１のキーデータを出力した後、
前記スタティックＲＡＭ部に記憶保持させるデータ，ア
ドレス及びアクティブレベルの書込み要求信号を出力
し、その後前記キーデータ書込み要求信号及び第２のキ
ーデータを出力する回路とし、キーデータ保持部を、伝
達された前記第１及び第２のキーデータを前記キーデー
タ書込み要求信号によって保持し出力する回路とする
か、中央処理部を、リセット信号がインアクティブレベ
ルになってからスタティックＲＡＭ部に記憶保持させる
最初のデータが発生するまでの間の第１のタイミングで
第１のキーデータ及びキーデータ書込み要求信号を出力
し、前記スタティックＲＡＭ部に記憶保持させる最後の
データが前記スタティックＲＡＭ部に書込み記憶されて
から前記リセット信号がアクティブレベルへ移行する直
前までの間の第２のタイミングで第２のキーデータ及び
前記キーデータ書込み要求信号を発生する回路とし、キ
ーデータ保持部を、伝達された前記第１及び第２のキー
データを前記キーデータ書込み要求信号によって保持し
出力する回路として構成される。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の一実施例を示すブロック図
である。
である。
【００１６】この実施例が図３に示された従来のバック
アップデータ保護回路と相違する点は、書込み制御回路
５を、予め定められたキーコードＫＣＤを記憶しておき
出力するキーコード記憶部５１と、キーデータ書込み要
求信号ＫＷＲのアクティブレベルに応答して伝達された
キーデータＫＤＴを保持し出力するキーデータ保持部５
２と、このキーデータ保持部５２の出力データＨＤＴと
キーコード記憶部５１からのキーコードとが一致したと
きアクティブレベルとなる一致信号ＥＮを出力する比較
器５３と、リセット信号ＲＳＴ＊をアクティブレベル時
にプルダウンする抵抗Ｒ１と、リセット信号ＲＳＴ＊が
インアクティブレベル（高レベル）、一致信号ＥＮがア
クティブレベル（高レベル）のとき書込み要求信号ＷＲ
のアクティブレベルに応答してアクティブレベルとなる
書込み許可信号ＷＥを発生する論理ゲートＧ１とを備え
た回路とし、中央処理部３を、スタティックＲＡＭ部４
に記憶保持させるデータが発生するとそのたびに、キー
コード記憶部５１に記憶されているキーコードＫＣＤと
同一内容のキーデータＫＤＴを出力すると共にアクティ
ブレベルのキーデータ書込み要求信号ＫＷＲを出力した
後、スタティックＲＡＭ部４に記憶保持させる上記のデ
ータＤＴを出力すると共にアドレス信号ＡＤＤ及びアク
ティブレベルの書込み要求信号ＷＲを出力してスタティ
ックＲＡＭ部４に上記データＤＴを書込み、この書込み
後、キーコードＫＣＤとは異なる内容のキーデータを出
力すると共にアクティブレベルのキーデータ書込み要求
信号ＫＷＲを出力する回路とした点にある。
アップデータ保護回路と相違する点は、書込み制御回路
５を、予め定められたキーコードＫＣＤを記憶しておき
出力するキーコード記憶部５１と、キーデータ書込み要
求信号ＫＷＲのアクティブレベルに応答して伝達された
キーデータＫＤＴを保持し出力するキーデータ保持部５
２と、このキーデータ保持部５２の出力データＨＤＴと
キーコード記憶部５１からのキーコードとが一致したと
きアクティブレベルとなる一致信号ＥＮを出力する比較
器５３と、リセット信号ＲＳＴ＊をアクティブレベル時
にプルダウンする抵抗Ｒ１と、リセット信号ＲＳＴ＊が
インアクティブレベル（高レベル）、一致信号ＥＮがア
クティブレベル（高レベル）のとき書込み要求信号ＷＲ
のアクティブレベルに応答してアクティブレベルとなる
書込み許可信号ＷＥを発生する論理ゲートＧ１とを備え
た回路とし、中央処理部３を、スタティックＲＡＭ部４
に記憶保持させるデータが発生するとそのたびに、キー
コード記憶部５１に記憶されているキーコードＫＣＤと
同一内容のキーデータＫＤＴを出力すると共にアクティ
ブレベルのキーデータ書込み要求信号ＫＷＲを出力した
後、スタティックＲＡＭ部４に記憶保持させる上記のデ
ータＤＴを出力すると共にアドレス信号ＡＤＤ及びアク
ティブレベルの書込み要求信号ＷＲを出力してスタティ
ックＲＡＭ部４に上記データＤＴを書込み、この書込み
後、キーコードＫＣＤとは異なる内容のキーデータを出
力すると共にアクティブレベルのキーデータ書込み要求
信号ＫＷＲを出力する回路とした点にある。
【００１７】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部の信号・
電圧波形図である。
図２はこの実施例の動作を説明するための各部の信号・
電圧波形図である。
【００１８】中央処理部３は、ゲーム等のデータ処理の
中で、スタティックＲＡＭ部４に記憶保持させるデータ
ＤＴ１が発生すると、まず、書込み制御部５に対し、キ
ーコード記憶部５１に記憶され出力されているキーコー
ドＫＣＤ（５ａ５ａ）と同一内容のキーデータＫＤＴを
出力すると共にアクティブレベルのキーデータ書込み要
求信号ＫＷＲを出力する。書込み制御回路５では、キー
データ保持部５２がキーデータ書込み要求信号ＫＷＲの
アクティブレベルに応答してこのキーデータＫＤＴ（５
ａ５ａ）を取込んで保持し出力する。この結果、比較器
５３の出力の一致信号ＥＮはアクティブレベルとなる。
中で、スタティックＲＡＭ部４に記憶保持させるデータ
ＤＴ１が発生すると、まず、書込み制御部５に対し、キ
ーコード記憶部５１に記憶され出力されているキーコー
ドＫＣＤ（５ａ５ａ）と同一内容のキーデータＫＤＴを
出力すると共にアクティブレベルのキーデータ書込み要
求信号ＫＷＲを出力する。書込み制御回路５では、キー
データ保持部５２がキーデータ書込み要求信号ＫＷＲの
アクティブレベルに応答してこのキーデータＫＤＴ（５
ａ５ａ）を取込んで保持し出力する。この結果、比較器
５３の出力の一致信号ＥＮはアクティブレベルとなる。
【００１９】この後、中央処理部３は、スタティックＲ
ＡＭ部４に対し記憶保持させるデータＤＴ１とその記憶
アドレスを指定するアドレス信号ＡＤｍ１とを出力する
と共に、書込み制御部５に対しアクティブレベルの書込
み要求信号ＷＲを出力する。この結果、書込み制御部５
の論理ゲートＧ１からアクティブレベルの書込み許可信
号ＷＥがスタティックＲＡＭ部４に出力され、スタティ
ックＲＡＭ部４のアドレス信号ＡＤｍ１指定のアドレス
にデータＤＴ１が書込まれ記憶される。
ＡＭ部４に対し記憶保持させるデータＤＴ１とその記憶
アドレスを指定するアドレス信号ＡＤｍ１とを出力する
と共に、書込み制御部５に対しアクティブレベルの書込
み要求信号ＷＲを出力する。この結果、書込み制御部５
の論理ゲートＧ１からアクティブレベルの書込み許可信
号ＷＥがスタティックＲＡＭ部４に出力され、スタティ
ックＲＡＭ部４のアドレス信号ＡＤｍ１指定のアドレス
にデータＤＴ１が書込まれ記憶される。
【００２０】この後、中央処理部３は、書込み制御部５
に対しキーコードＫＣＤ（５ａ５ａ）とは異なる内容の
キーデータＫＤＴ（例えば００）を出力すると共にアク
ティブレベルのキーデータ書込み要求信号ＫＷＲを出力
しキーデータ保持部５２の保持データＨＤＴをキーコー
ドＫＣＤとは異なる内容に書き換える。この結果、比較
器５３からの一致信号ＥＮはインアクティブレベルとな
るので、論理ゲートＧ１からの書込み許可信号ＷＥはイ
ンアクティブレベルとなる。
に対しキーコードＫＣＤ（５ａ５ａ）とは異なる内容の
キーデータＫＤＴ（例えば００）を出力すると共にアク
ティブレベルのキーデータ書込み要求信号ＫＷＲを出力
しキーデータ保持部５２の保持データＨＤＴをキーコー
ドＫＣＤとは異なる内容に書き換える。この結果、比較
器５３からの一致信号ＥＮはインアクティブレベルとな
るので、論理ゲートＧ１からの書込み許可信号ＷＥはイ
ンアクティブレベルとなる。
【００２１】従って、スタティックＲＡＭ部４にデータ
ＤＴを書込む必要が生じた時のみ、そのデータＤＴと同
期して書込み許可信号ＷＥがアクティブレベルとなるだ
けで、主電源の投入時や切断時に書込み要求信号ＷＲや
キーデータ書込み要求信号ＫＷＲの信号及び信号線にノ
イズが発生しても、そのタイミングでは一致信号ＥＮが
インアクティブレベルとなっていて書込み許可信号ＷＥ
はインアクティブレベルのままであるので、上記ノイズ
によってスタティックＲＡＭ部４の記憶データが書き換
えられたり破壊することはない。また、この実施例で
は、主電源の投入時や切断時だけでなく、リセット信号
ＲＳＴ＊がインアクティブレベルの期間中、すなわち、
ゲーム等のデータ処理が実行されている期間中に書込み
要求信号ＷＲ及びキーデータ書込み要求信号ＫＷＲの信
号及び信号線にノイズが発生しても、スタティックＲＡ
Ｍ部４の記憶データが書き換えられたり破壊されたりす
ることはない。
ＤＴを書込む必要が生じた時のみ、そのデータＤＴと同
期して書込み許可信号ＷＥがアクティブレベルとなるだ
けで、主電源の投入時や切断時に書込み要求信号ＷＲや
キーデータ書込み要求信号ＫＷＲの信号及び信号線にノ
イズが発生しても、そのタイミングでは一致信号ＥＮが
インアクティブレベルとなっていて書込み許可信号ＷＥ
はインアクティブレベルのままであるので、上記ノイズ
によってスタティックＲＡＭ部４の記憶データが書き換
えられたり破壊することはない。また、この実施例で
は、主電源の投入時や切断時だけでなく、リセット信号
ＲＳＴ＊がインアクティブレベルの期間中、すなわち、
ゲーム等のデータ処理が実行されている期間中に書込み
要求信号ＷＲ及びキーデータ書込み要求信号ＫＷＲの信
号及び信号線にノイズが発生しても、スタティックＲＡ
Ｍ部４の記憶データが書き換えられたり破壊されたりす
ることはない。
【００２２】なお、ゲーム等のデータ処理実行期間中に
は書込み要求信号ＷＲ及びキーデータ書込み要求信号Ｋ
ＷＲの信号及び信号線には絶対にノイズが発生しない
か、発生しても無視できる程度であるなら、上述のよう
に、スタティックＲＡＭ部４にデータを書込むたびに、
キーデータ保持部５２へのキーコードＫＣＤと同一内容
のキーデータの書込み、スタティックＲＡＭ部４へのデ
ータＤＴの書込み、キーデータ保持部５２へのキーコー
ドＫＣＤとは異なる内容のキーデータの書込みというス
テップをくり返えす必要はなく、リセット信号ＲＳＴ＊
がインアクティブレベルになってからスタティックＲＡ
Ｍ部４に最初のデータを記憶させるまでの間にキーデー
タ保持部５２にキーコードＫＣＤと同一内容のキーデー
タを保持させ、また、スタティックＲＡＭ部４に最後の
データを記憶させてからリセット信号ＲＳＴ＊がアクテ
ィブレベルへ移行する直前までの間に、キーデータ保持
部５２の保持データの内容をキーコードＫＣＤとは異な
るものにすればよい。
は書込み要求信号ＷＲ及びキーデータ書込み要求信号Ｋ
ＷＲの信号及び信号線には絶対にノイズが発生しない
か、発生しても無視できる程度であるなら、上述のよう
に、スタティックＲＡＭ部４にデータを書込むたびに、
キーデータ保持部５２へのキーコードＫＣＤと同一内容
のキーデータの書込み、スタティックＲＡＭ部４へのデ
ータＤＴの書込み、キーデータ保持部５２へのキーコー
ドＫＣＤとは異なる内容のキーデータの書込みというス
テップをくり返えす必要はなく、リセット信号ＲＳＴ＊
がインアクティブレベルになってからスタティックＲＡ
Ｍ部４に最初のデータを記憶させるまでの間にキーデー
タ保持部５２にキーコードＫＣＤと同一内容のキーデー
タを保持させ、また、スタティックＲＡＭ部４に最後の
データを記憶させてからリセット信号ＲＳＴ＊がアクテ
ィブレベルへ移行する直前までの間に、キーデータ保持
部５２の保持データの内容をキーコードＫＣＤとは異な
るものにすればよい。
【００２３】
【発明の効果】以上説明したように本発明は、スタティ
ックＲＡＭ部にデータを記憶させるときには予め記憶さ
れているキーコードと同一内容のキーデータを保持させ
てこの保持データとキーコードとが一致したときのみ書
込み許可信号をアクティブレベルとしてスタティックＲ
ＡＭ部にデータが記憶できるようにし、スタティックＲ
ＡＭ部へのデータの記憶が終ると、保持データの内容を
キーコードとは異なるものとして書込み許可信号がアク
ティブレベルにならないようにする構成としたので、主
電源の投入時や切断時に信号や信号線にノイズが発生し
てもこのノイズによって書込み許可信号がアクティブレ
ベルになることはなく、従ってスタティックＲＡＭ部に
記憶保持されているデータが書き換えられたり破壊する
のを防止することができる効果がある。
ックＲＡＭ部にデータを記憶させるときには予め記憶さ
れているキーコードと同一内容のキーデータを保持させ
てこの保持データとキーコードとが一致したときのみ書
込み許可信号をアクティブレベルとしてスタティックＲ
ＡＭ部にデータが記憶できるようにし、スタティックＲ
ＡＭ部へのデータの記憶が終ると、保持データの内容を
キーコードとは異なるものとして書込み許可信号がアク
ティブレベルにならないようにする構成としたので、主
電源の投入時や切断時に信号や信号線にノイズが発生し
てもこのノイズによって書込み許可信号がアクティブレ
ベルになることはなく、従ってスタティックＲＡＭ部に
記憶保持されているデータが書き換えられたり破壊する
のを防止することができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の動作及び効果を説明す
るための各部の信号・電圧波形図である。
るための各部の信号・電圧波形図である。
【図３】従来のバックアップデータ保護回路の一例を示
すブロック図である。
すブロック図である。
【図４】図３に示されたバックアップデータ保護回路の
動作及び課題を説明するための各部の信号・電圧波形図
である。
動作及び課題を説明するための各部の信号・電圧波形図
である。
【図５】図３に示されたバックアップデータ保護回路の
電源回路部分の具体例を示す回路図である。
電源回路部分の具体例を示す回路図である。
１ 電源回路 ２ リセット信号発生回路 ３，３ａ 中央処理部 ４ スタティックＲＡＭ部 ５，５ａ 書込み制御部 ５１ キーコード記憶部 ５２ キーコード保持部 ５３ 比較器 Ｇ１，Ｇ２ 論理ゲート
Claims (3)
- 【請求項１】 主電源が投入されている期間にはインア
クティブレベル、切断されているときにはアクティブレ
ベルとなるリセット信号を発生するリセット信号発生部
と、書込み許可信号がアクティブレベルのときに伝達さ
れたデータを伝達されたアドレス信号指定のアドレスに
書込み記憶し、前記主電源が投入されている期間にはこ
の主電源により、この主電源が切断されているときには
バックアップ電源により記憶したデータを保持するスタ
ティックＲＡＭ部と、予め定められたキーコードを記憶
しておき出力するキーコード記憶部、前記リセット信号
がインアクティブレベルの期間の第１のタイミングで伝
達された第１のキーデータを保持して出力し、第２のタ
イミングで伝達された前記第１のキーデータとは異なる
内容の第２のキーデータを保持して出力するキーデータ
保持部、このキーデータ保持部の出力データと前記キー
コード記憶部の出力コードとが一致したときアクティブ
レベルとなる一致信号を出力する比較器、及び前記リセ
ット信号がインアクティブレベルで前記一致信号がアク
ティブレベルのとき、伝達された書込み要求信号がアク
ティブレベルになるとアクティブレベルの前記書込み許
可信号を出力する論理ゲートを備えた書込み制御部と、
所定のデータに対して予め設定されたデータ処理を行い
前記スタティックＲＡＭ部に記憶保持させるデータが発
生すると前記キーコード記憶部に記憶されているキーコ
ードと同一内容の前記第１のキーデータを出力した後前
記スタティッＲＡＭ部に記憶保持させるデータ，前記ア
ドレス信号及びアクティブレベルの前記書込み要求信号
を出力する中央処理部とを有することを特徴とするバッ
クアップデータ保護回路。 - 【請求項２】 中央処理部を、スタティックＲＡＭ部に
記憶保持させるデータが発生するごとに、キーデータ書
込み要求信号及び第１のキーデータを出力した後、前記
スタティックＲＡＭ部に記憶保持させるデータ，アドレ
ス及びアクティブレベルの書込み要求信号を出力し、そ
の後前記キーデータ書込み要求信号及び第２のキーデー
タを出力する回路とし、キーデータ保持部を、伝達され
た前記第１及び第２のキーデータを前記キーデータ書込
み要求信号によって保持し出力する回路とした請求項１
記載のバックアップデータ保護回路。 - 【請求項３】 中央処理部を、リセット信号がインアク
ティブレベルになってからスタティックＲＡＭ部に記憶
保持させる最初のデータが発生するまでの間の第１のタ
イミングで第１のキーデータ及びキーデータ書込み要求
信号を出力し、前記スタティックＲＡＭ部に記憶保持さ
せる最後のデータが前記スタティックＲＡＭ部に書込み
記憶されてから前記リセット信号がアクティブレベルへ
移行する直前までの間の第２のタイミングで第２のキー
データ及び前記キーデータ書込み要求信号を発生する回
路とし、キーデータ保持部を、伝達された前記第１及び
第２のキーデータを前記キーデータ書込み要求信号によ
って保持し出力する回路とした請求項１記載のバックア
ップデータ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236558A JPH08101798A (ja) | 1994-09-30 | 1994-09-30 | バックアップデータ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236558A JPH08101798A (ja) | 1994-09-30 | 1994-09-30 | バックアップデータ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08101798A true JPH08101798A (ja) | 1996-04-16 |
Family
ID=17002427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6236558A Pending JPH08101798A (ja) | 1994-09-30 | 1994-09-30 | バックアップデータ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08101798A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012046634A1 (ja) * | 2010-10-06 | 2012-04-12 | シャープ株式会社 | 電子装置およびシリアルデータ通信方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133556A (ja) * | 1984-07-25 | 1986-02-17 | Fujitsu Ltd | メモリの書込み保護方式 |
| JPS62245353A (ja) * | 1986-04-18 | 1987-10-26 | Hitachi Ltd | Ｅｅｐｒｏｍのデ−タ書換え防止回路 |
| JPH01108653A (ja) * | 1987-10-20 | 1989-04-25 | Nec Corp | メモリ内容保護回路 |
| JPH05197627A (ja) * | 1992-01-21 | 1993-08-06 | Shikoku Nippon Denki Software Kk | Ｅｅｐｒｏｍ書込み保護方法および情報処理装置 |
-
1994
- 1994-09-30 JP JP6236558A patent/JPH08101798A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133556A (ja) * | 1984-07-25 | 1986-02-17 | Fujitsu Ltd | メモリの書込み保護方式 |
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| JPH05197627A (ja) * | 1992-01-21 | 1993-08-06 | Shikoku Nippon Denki Software Kk | Ｅｅｐｒｏｍ書込み保護方法および情報処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012046634A1 (ja) * | 2010-10-06 | 2012-04-12 | シャープ株式会社 | 電子装置およびシリアルデータ通信方法 |
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|---|---|---|---|
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