CN106598891B - 集成电路间i2c总线系统中的从设备报警信号 - Google Patents

集成电路间i2c总线系统中的从设备报警信号 Download PDF

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Abstract

一种系统，其具有主设备和从设备并且在I2C总线之上通信，该系统具有SDA线和SCL线，SDA线和SCL线是常高的，除非设备将线的电压拉低。在SCL线上的时钟信号的低相位期间在SDA线上设置正常数据信号，并在时钟信号的高相位期间将正常数据信号传输至接收机。在时钟信号的低相位期间从设备在SDA线上提供报警信号以向主设备发送报警信号。报警信号可以是向从设备发送信号唤醒的脉冲或者识别报警从设备的脉冲模式。

Description

集成电路间I2C总线系统中的从设备报警信号
背景技术
本发明针对集成电路，并且更具体地，针对从集成电路间(I2C)总线系统中的从设备发出的报警信号。
I2C(也被成为I2C和IIC)总线系统是在NXP semiconductors B.V的 UM10404的“I2C-总线说明书和用户手册”(I2C-bus specification and user manual) 中描述的非官方(de facto)标准。I2C总线系统是用于对通过总线耦合的主和从集成电路(IC)设备(或节点)之间进行有效通信和控制的双向双线总线。主机是在总线上发起数据传输并产生时钟信号以允许该传输的设备。任何被寻址的设备都被认为是从设备。
双线I2C总线具有串行数据(SDA)线和串行时钟(SCL)线。SDA 和SCL线都是双向线，其通过电流源或上拉电阻被连接至诸如Vdd的电源电压。 I2C总线标准的高电压被描述为正，但是将会意识到电压的极性可能是反向的。把线拉为低通常被认为是逻辑0(取消)(de-assert)，而使线浮置在高位则是逻辑1(置位)(assert)。多个节点可同时驱动线。如果任何节点驱动线为低，那么线将处于低电压。试通过使线浮置在高位来发送逻辑1的节点可以通过线电压被拉低的事实来检测另一节点在同时是激活的。
在I2C框架中在SDA线上的数据是以8位字节发送的，每个字节后跟应答(ACK)位或无应答(NACK)位，并且在SCL线上发送时钟信息。当 SCL线为低时，发射机(最初的主设备)可以将SDA线设置为与要被传输的位相应的电压，并且之后必须等待直至对于要寄存信号的接收器来说SCL线实际上已经是高电位后足够长的时间。
给从设备称为时钟伸展(clock stretching)的流控制机制(flow controlmechanism)，从设备可以使SCL线保持为低。如果主发射机不具有可选的时钟伸展功能，那么它将会发送数据而不等待SCL线实际上处于高电位，则数据信号可能会丢失或碎片化(crushed)。还可以使用I2C以将从微控制器单元 (MCU)设备从低功率模式(睡眠)唤醒。然而，功率管理控制器(PMC)和从MCU的时钟要花时间来唤醒。通过等待足够长的时间以覆盖最坏的情况、通过放慢时钟和数据频率或通过执行重复开始直至接收正确的ACK信号，在醒来延迟期间可以保持I2C总线。然而，这种行为会恶化延迟(latency)并降低传输速度。
在相关的系统管理总线(SMBus)系统中，总线具有可用于从设备以向主设备发送报警信号的第三线路。报警信号可以是来自被寻址的从设备的准备就绪信号，或者当主设备与其它从设备通信时可以信号通知请求优先。由于主设备向系统中的所有从设备的通用地址发送消息，此后启动报警的从设备发出其地址，因而这个过程需要第三线路以及协议是慢的。
具有如下的I2C总线系统将是有利的，在系统中可以从从设备向主设备发送报警信号而不会系统地恶化系统的延迟或速度，并且不需要第三总线也不需要使用通用输入/输出(GPIO)引脚。
附图说明
通过参考附图中示出的本发明的实施例的下列说明，可能最能理解本发明及其目的和优势。附图中的元件被简单明了地示出并且不必按比例绘制。
图1是I2C总线系统的示意性框图，该系统具有其中可以实现本发明的单个主设备和多个从设备；
图2是I2C总线系统的示意性框图，该系统具有其中可以实现本发明的单个主设备和单个从设备；
图3和4是分别相对于以下两种情况下的图1和2中的I2C总线系统的操作中出现的信号随时间的图：对于在总线系统中存在单个主设备和单个从设备的情况，以及对于在总线系统中存在多于一个从设备的情况；
图5是根据本发明的实施例的图1和2的I2C总线系统的配置的示意性框图；以及
图6是相对于在总线系统中存在多于一个从设备的情况下的图5的 L2C总线系统的操作中出现的信号随时间的图。
具体实施方式
图1和2示出了I2C总线系统100和200，在其中可以实现本发明。 I2C总线系统100和200具有双向双线总线102，双向双线总线102包括串行数据线SDA和串行时钟线SCL以用于在主集成电路(IC)设备104和从集成电路(IC)设备106之间通信和控制。主设备104和从设备106中的每个都可以是独立IC上的片上系统(SOC)，或者可以是通用IC中的单独模块。在I2C 总线系统100中，可以耦合多个从IC设备106以用于通过总线与主设备104通信和控制。可以存在多个主设备104，并且I2C标准提供仲裁协议(arbitration protocol)以解决来自不同主机的信号之间的冲突。在I2C总线系统200中，单个主设备104经过I2C总线102与单个从设备106进行通信。
在I2C总线系统100和200中，通过电流源或上拉电阻108和110 将SDA线和SCL线连接至电源电压VDD。SDA线和SCL线通常是高的(在高电压处)除非设备将线的电压拉低。如果任一节点驱动线为低，那么该线将处于低电压。那些通过使线浮置在高位来尝试发送逻辑1的节点可以通过线电压被拉低的事实而检测另一节点同时是激活的。
在根据本发明的I2C总线系统100或200中，主设备104向SCL线提供具有高相位和低相位的时钟信号。主设备或从设备在SCL线上的时钟信号的低相位期间作为发射机在SDA线上设置正常的数据信号，而在SCL线上的时钟信号的高相位期间将正常的数据信号传输至作为接收机的另一设备。在 SCL线上的时钟信号的低相位期间，从设备106在SDA线上提供报警脉冲以向主设备发送报警信号。
就本发明的该实施例而言，可以将报警信号从从设备发送至主设备而不会系统地恶化系统的延迟或速度，并且不需要第三总线也不需要使用GPIO 引脚。主设备104可以具有功能逻辑，以检测来自SDA线上的从设备106的报警脉冲(例如在总线系统中存在单个主设备和单个从设备的情况下)，或者在 SCL低相位期间存储来自从设备106的报警信号的模式值(例如在总线系统中存在多于一个从设备的情况下)。之后主设备可以向引发报警信号的从设备发送地址、命令或数据。
在目前优选的实施例中，主设备104具有SDA检测器模块202，该模块202在SCL线上时钟信号的高相位期间，检测SDA线上的正常数据信号，并且在SCL线上时钟信号的低相位期间，检测SDA线上的报警信号的脉冲。模块202还可以在时钟信号的高相位期间在SDA线上写数据，也可以在时钟信号的低相位期间检测报警信号。主设备104还具有用于在SCL线上提供时钟信号的时钟信号发生器204。
从设备106可以具有睡眠模式，在睡眠模式期间报警从设备的元件处于非操作状态。当退出睡眠模式并变为用于接收正常数据信号的操作状态时，报警从设备106提供报警信号。在I2C总线系统包括单个主设备104和单个从设备106的情况下，主设备104可以检测包括SDA线上的脉冲(或翻转)(toggle) 的报警信号。主设备104可以保持正常数据信号直至主设备104检测到了报警信号。
在目前优选的实施例中，I2C从设备106具有SCL检测器208和报警信号模块206，其中SCL检测器208检测在SCL线上的时钟信号的高相位和低相位，报警信号模块206在SCL线上的时钟信号的低相位期间在SDA线上提供报警信号。报警信号模块206还可以在时钟信号的高相位期间在SDA线上读和写数据，也可以在时钟信号的低相位期间提供报警信号。
图3示出了对于在总线系统中存在单个主设备104和单个从设备106 的情况下，根据本发明的实施例的I2C总线系统200的操作中出现的信号的例子。图3示出了由主设备104提供给SCL线的时钟信号的编号为1至10的周期。在时钟周期1至3中，主设备104在时钟信号的高相位期间向SDA线依次提供0、1和0，完成数据传输的字节，并且留下从设备106控制SDA线。在时钟周期4中，从设备106将SDA线保持为低(0)以向主设备104发送ACK。从时钟周期5至8，使用I2C标准的时钟伸展功能(clock stretching function)，从设备106将SCL线保持为低。在时钟周期6中，从设备106向SDA线提供1 脉冲作为报警信号，通知主设备104.在时钟周期9中当SCL线被释放时，主设备104可以恢复(如果其具有时钟伸展功能)或者重复(如果其不具有时钟伸展功能)经过SDA线之上其正在发送的数据。
当SCL线转换为低相位时，经过I2C总线102通信的主设备104和从设备106可以释放SDA线的电压，并且报警从设备106随后将SDA线拉低以提供报警脉冲。报警从设备106可以在提供报警信号之后释放SDA线。在图 3中示出的具有单个从设备106的情况中，主设备不需要在被传输的字节末端处将SDA线脉冲为高(1)。然而，在总线系统中具有多于一个从设备的配置中，需要总线系统中的所有设备释放SDA线以使得能够区分报警信号，如图6中所示。在这种情况下，从设备106先将SDA线拉低，再开始发送报警信号。
当主设备104与多个从设备106经过I2C总线102通信时，报警从设备106可以向主设备104提供报警信号，报警信号包括识别报警的从设备106 的连续的报警脉冲。之后，当主设备104检测出报警信号的标识时，主设备可以优先与报警的从设备106通信。如果从设备的数量和被分配的地址较小，则标识可以是来自根据I2C标准的完整的一个或两个字节地址空间的全容量地址的小的数字。
图4示出了在根据本发明的另一实施例的I2C总线系统的操作中出现的信号的例子。在时钟周期1至4中，主设备104在传输字节期间的时钟信号的高相位期间向SDA线依次提供0、1、0和0到从设备106，字节的传输在时钟周期4处未完成。在本例子中，这些位对应于十六进制计数法中地址0x47 的四个最高有效位(MSB)，二进制计数法中的0100，具有由在时钟周期3和 4中通过主设备暂时地释放SDA线所分离的连续的零。然而，在时钟周期5的高相位期间，从设备106开始发送报警信号并将SDA线拉低。为了接收来自从设备106的报警信号以及在高相位期间对应于正常IIC数据信号传输，主设备 104检测SDA线处于与主设备发送的电压不同的电压，并转换为在时钟周期低相位期间检测SDA线上的电压。在本例子中，在时钟周期5至8的低相位期间，报警信号对应于地址0x30的四个MSB，例如二进制计数法中的0111。时钟周期9对应于ACK信号的传输，以及随后的时钟周期对应于正常IIC数据信号传输。
图5示出了I2C总线系统100或200的配置的例子，在其中实现了通过举例的方式给出的本发明的实施例。在I2C总线系统中，从设备106中的 SCL检测器208检测SCL线上的时钟周期的低相位。报警信号模块206具有数据移位器(shifter)和先进先出(FIFO)寄存器502，其提供用于SDA线的数据，包括报警信号以及正常I2C数据信号。在适当的时钟周期的高相位和低相位，脉冲发生器504将数据脉冲施加至SDA线。
主设备104的时钟信号发生器204将时钟信号CLK提供给SCL线并且还控制时钟低相位分频器506和反相器508，反相器508提供相对于时钟信号CLK反相的非对称时钟信号CLK_b。分别相对于时钟信号CLK的高和低相位来说，时钟信号CLK_b的低相位被延长而其高相位被缩短。将时钟信号CLK 和CLK_b提供给控制多路复用器(mux)512的寄存器510。在时钟信号CLK 的低相位开始不久后以及结束不久前，主设备104释放SDA线的电压以上浮至VDD。紧接在从时钟信号CLK的高相位开始之前至紧接在结束之后的时段期间，主设备104仅将SDA数据施加至SDA线。因此，主设备104不阻止反相的时钟信号CLK_b为高(并且时钟信号CLK为低)时从设备106发送报警脉冲信号。
图6是示出图5中示出的I2C总线系统的操作的例子中出现的信号的曲线图，相比于图3和4，在扩大的时间尺度上示出了两个时钟周期。以标记为SDA_0001和SDA_1011两种情况来示出这些信号。对于信号SDA_0001，在时钟周期CLK1和2的高相位期间，在602和604处，将正常数据传输0(低) 位设置在SDA线上。在时钟信号CLK的下降沿之后的606和608处，并且在反相的时钟信号CLK_b的上升沿之前的610处，主设备104和从设备106释放 SDA线的电压以上浮至VDD。在时钟周期CLK1和2的低相位期间，报警从设备106在SDA线上在612处设置报警数据传输0(低)位并且在614处设置报警数据传输1(高)位。主设备104可以将来自602、612、604和614处的时钟周期CLK的高和低相位的各个位整理为0001。
对于信号SDA_1011，在时钟周期CLK1和2的高相位期间，在616 和618处，将正常数据传输1(高)位设置在SDA线上。在时钟信号CLK的下降沿之后的620和622处，并且在反相的时钟信号CLK_b的上升沿之前的624 处，主设备104和从设备106释放SDA线的电压以上浮至VDD。在时钟周期 CLK1和2的低相位期间，报警从设备106在SDA线上在626处设置报警数据传输0(低)位并且在628处设置报警数据传输1(高)位。主设备104可以将 616、626、618和628处的各个位整理为1011。
在前述的说明中，参考本发明的实施例的具体例子描述了本发明。然而，可以在其中做出各种修改和改变而不偏离如所附权利要求所记载的本发明的广泛的精神和范围将是明显的。
本文描述的每个信号都可以设计为正或负逻辑。在负逻辑信号的情况下，信号是低位有效，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号是高位有效，其中逻辑真状态对应于逻辑电平1。请注意此处描述的任何信号都可以设计为负或正逻辑信号的任一个。因而，在可替换的实施例中，作为正逻辑信号描述的那些信号可以实现为负逻辑信号，并且作为负逻辑信号描述的那些信号可以实现为正逻辑信号。
当分别提及信号、状态位、或类似设备进入其逻辑真或逻辑假状态的表达时，此处分别使用术语“置位”或“设置”以及“使无效”(或“复位”或“清零”)。如果逻辑真状态是逻辑电平1，那么逻辑假状态是逻辑电平0。并且如果逻辑真状态是逻辑电平0，那么逻辑假状态是逻辑电平1。
所属领域技术人员将会认识到，逻辑块之间的边界仅是说明性的并且可替代的实施例可以合并逻辑块或电路元件或者利用各种逻辑块或电路元件上的功能性的可替换的分解。因而，可以理解，这里所描绘的架构仅是示例性的，并且事实上也可以执行可以获得相同的功能性的多个其它架构。类似地，为了获得相同的功能性的部件的任何布置是有效地“相关的”以使得获得所希望的功能性。因此，无论是架构还是中间部件，为了获得特别的功能性而组合的任意两个部件可视作彼此“相关”，以使得获得所希望的功能性。同样，如此相关的任意两个部件还可以视作彼此被“可操作地连接”，或者“可操作地耦合”，以获得所希望的功能性。
在权利要求中，词语“包括”或“具有”不排除在权利要求中列出的那些基础上还存在其他元件或步骤。此外，如本文所使用的术语“一”或“一个”，定义为一个或多于一个。还有，权利要求中诸如“至少一个”和“一个或更多”的介绍性短语的使用不应当解释为意味着：通过不定冠词“一”或“一个”引入的另一权利要求元件，限制包含这些引入的权利要求元件的任何特定的权利要求为仅包含一个这种元件的发明，即便是当相同的权利要求包括介绍性短语“一个或更多”或者“至少一个”以及诸如“一”或“一个”的不定冠词。对于定冠词的使用也同样适用。除非另有说明，否则诸如“第一”和“第二”的术语使用来任意区分这些术语所描述的元件。因而，不需要这些术语意指这些元件的时间性或其它的优先次序。在相互不同的权利要求中列举的某些措施的事实并不表示这些措施的组合不能被使用以获得优势。

Claims (10)

1.一种集成电路间I2C总线系统，包括：
至少一个主设备；以及
至少一个从设备，其经过双向双线I2C总线与所述主设备通信，所述I2C总线具有串行数据SDA线和串行时钟SCL线，所述串行数据线和串行时钟线是常高的，除非设备将所述线的电压拉低，
其中：
所述主设备向所述SCL线提供具有高相位和低相位的时钟信号；
所述主设备和所述从设备中的一个，作为发射机，在所述SCL线上的所述时钟信号的所述低相位期间在所述SDA线上设置正常数据信号，而在所述SCL线上的所述时钟信号的所述高相位期间将所述正常数据信号传输至作为接收机的另一设备；以及
在所述SCL线上的所述时钟信号的所述低相位期间，所述从设备在所述SDA线上提供报警脉冲以向所述主设备发送报警信号。
2.如权利要求1所述的I2C总线系统，其中所述主设备具有SDA检测器，其在所述SCL线上的所述时钟信号的所述高相位期间检测所述SDA线上的正常数据信号，并且在所述SCL线上的所述时钟信号的所述低相位期间检测所述SDA线上的所述报警信号的脉冲。
3.如权利要求2所述的I2C总线系统，其中所述从设备具有睡眠模式，在所述睡眠模式期间所述从设备的元件不操作，并且其中当退出所述睡眠模式并变为操作用于接收正常数据信号时，所述报警从设备提供所述报警信号。
4.如权利要求3所述的I2C总线系统，其中所述I2C总线系统包括单个主设备和单个从设备，并且所述主设备检测包括所述SDA线上的脉冲的报警信号。
5.如权利要求3所述的I2C总线系统，其中所述主设备保持所述正常数据信号直至所述主设备检测到所述报警信号。
6.如权利要求2所述的I2C总线系统，其中当所述SCL线变化至所述低相位时，经过I2C总线通信的主设备和从设备释放所述SDA线的所述电压，并且随后报警从设备将所述SDA线拉低以提供报警脉冲。
7.如权利要求6所述的I2C总线系统，其中在提供所述报警信号之后，所述报警从设备释放所述SDA线。
8.如权利要求2所述的I2C总线系统，其中所述主设备经过所述I2C总线与多个所述从设备通信，并且其中报警从设备向所述主设备提供报警信号，其包括识别所述报警从设备的连续报警脉冲。
9.如权利要求8所述的I2C总线系统，其中当所述主设备确定所述报警设备的标识时，所述主设备优先与所述报警从设备通信。
10.一种用于集成电路间I2C总线系统的I2C从设备，所述I2C总线系统包括经过双向双线I2C总线通信的至少一个主设备和至少一个从设备，所述I2C总线具有串行数据SDA线和串行时钟SCL线，所述串行数据线和串行时钟线是常高的，除非设备将所述线的电压拉低，其中所述主设备向所述SCL线提供具有高相位和低相位的时钟信号，并且其中主设备或从设备作为发射机在所述SCL线上的所述时钟信号的所述低相位期间在所述SDA线上设置正常数据信号，以及在所述SCL线上的所述时钟信号的所述高相位期间将所述正常数据信号传输至作为接收机的另一设备，并且其中所述从设备包括：
报警模块，其在所述SCL线上的所述时钟信号的所述低相位期间在所述SDA线上提供报警脉冲以向所述主设备发送报警信号，
SCL检测器，其检测在所述SCL线上的所述时钟信号的所述高相位和低相位，以及
报警信号发生器，其在所述SCL线上的所述时钟信号的所述低相位期间在所述SDA线上提供所述报警信号。
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