JPH04502825A - 多重化された指令／ｉｄ及びデータを有するシステムバス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重化された指令／ＩＤ及びデータを有するシステムバス［発明の分野］ 本発明は情報処理システムに関し、より詳細にはシステムの構成要素を一体的に 接続するための非インターロック型の高速システムバスに関する。

［発明の背景］ 非インターロック型のシステムバスは、一時的に分離することのできるデータ要 求サイクル及びデータ返送サイクルを有するものとして特徴付けられる。すなわ ち、システムバスに接続される構成要素、すなわちバス接続部は、例えばシステ ムメモリ等の、他のバス接続部に記憶されたデータに対するアクセスを要求する 。

この要求サイクルは１つのバストランザクションを画定する。その後、データは 他のパストランザクションの期間中に要求者に返送される。要求及び返送トラン ザク９３２間の時間間隔の間に、他のバス接続部がメモリ要求を行い、これら後 続の要求はメモリコントローラにより開始されてシーケンス的に実行される。

要求者及び要求されているアクセスのタイプを認識するために、要求者および特 定のタイプのアクセスすなわち指令に関連する特定識別（ＩＤ）を画成する信号 ラインのグループをシステムバスに設けることが知られている。また、信号ライ ンの他のグループはデータのソース（供給源）あるいはシンク（受信源）位置を 識別するアドレスを伝達し、−力信号ラインの他のグループはデータの両方向性 の伝送に供される。

理解され得るように、ＩＤおよび指令情報を伝達するための別個の信号ラインを 設けることにより、関連する信号通路およびこれら信号通路に接続された回路素 子を設けることが必要となる。このような信号通路および回路素子はある程度の 体積を占めると共にシステム電力を消費する。最近のコンピュータシステムにお いて望まれる目標は、全体の体積および電力消費における低減、及び有効な体積 および電力を高密度に集積し、したがって高度に機能的な要素を提供することモ リを用いたシステムに対しては、アドレス情報がシステムバスを介して供給され 、このアドレス情報は関連するデータがキャッシュメモリに保持されているか否 かを決定するために監視され、もし保持されていれば、キャッシュがパストラン ザクションにおいて割込みを必要としているかそうでなければ調停を必要として いるかを判定され、アクセスされたデータがそのデータの現在の状態を反映して いるかどうかが確認される。

アドレス及びデータ情報がバスに同時にもたらされるバスアクセスの書込みタイ プの期間中、キャッシュが非常に迅速にアドレスをデコードしてこのアドレスを 現在キャッシュに記憶されているアドレスと比較し、バス介入が必要であるか否 かを判定しなければならないことは理解されよう。一般のパストランザクション が数百ナノ秒の時間中に起こるので、キャッシュの必要とする速度要件は大きな 要素である。

［発明の概要］ 本発明の方法及び装置によれば、情報処理システム用のシステムバスにより上述 の問題点が解消されると共に他の利点がもたらされ、該システムバスは、指令／ ＩＤ情報がデータと時分割多重化される第１の信号ライングループと、アドレス 情報を伝達するための第２の信号ライングループとを備えている。第１のシステ ムバスサイクルの期間中には、指令／ＩＤ情報が第１の信号ライングループに現 れ、一方アドレスは第２の信号ライングループに現れる。次のバスサイクルの期 間中、データ書込みあるいはデータ返送動作においては、第１の信号ライングル ープがデータを伝達する。キャッシュメモリ等の他のバス接続部は、このように データの現れる前の全バスサイクルにおいてアドレスを知らされ、これにより適 当な時間でバス接続が提供されてバス情報をデコードしたりあるいは処理する。

システムメモリから返送されたマルチワードデータは、直前のバスサイクルにお いて現れた特定のデータのワードと関連するアドレスを有しており、データ及び アドレス情報をシステムバスを介して通過させることを特徴としている。第１の 信号ライングループの２元的（シュアル）機能により、供された別々の指令／Ｉ Ｄおよびデータ信号ライン通路及び関連するドライブおよびレシーブ回路素子の 必要性が排除され、これにより必要とする体積および電力消費が低減される。

また本発明の方法および装置によれば、システムバス及びこのシステムバスに接 続された複数のバス接続部を備えた情報処理システムが開示され、バス接続部の 少なくとも１つは、アドレスにより画定される記憶場所に情報ユニットを記憶す るための記憶手段を備えている。バス接続部の少なくとも１つは、アドレスを発 生しこの発生したアドレスにより画定される記憶場所から情報ユニットを読み出 すか、あるいはこの記憶場所に情報ユニットを記憶するように動作可能である。

情報処理システムはシステムクロックを有しており、このシステムクロックはバ スサイクルを画定する周期を有している。システムバスは複数のシュアル機能信 号ラインを有しており、この信号ラインは、第１のバスサイクルの期間中に、バ ス接続部の識別を示す情報ユニットと、識別されたバス接続部によりメモリに対 するアクセスのタイプを示す情報ユニットとを表す。シュアル機能信号ラインは 更に、第２のバスサイクルの期間中に、記憶場所から読み出された情報ユニット と記憶場所に記憶されるべき情報ユニットとを提供する。システムバスは更に複 数のアドレス信号ラインを倫え、この信号ラインは、第１のバスサイクルの期間 中に、情報ユニットの読出しあるいは情報ユニットの記憶を行う記憶場所に関連 する記憶手段中のアドレスを提供する。システムは更に少なくとも１つの信号ラ インを有し、この信号ラインの状態は、シュアル機能信号ラインが第１のバスサ イクルに関連する情報ユニットを表すのかあるいは次のバスサイクルに関連する 情報ユニットを表すのかを示す。

［図面の簡単な説明］ 本発明の上述の概要は、添付の図面と共に好ましい実施例に関する以下の詳細な 記載を読むことによって、より明らかとなろう。これら図面において、図１は、 本発明を組み込んだ情報処理システムのブロックダイアダラムであり、図２ａ〜 ２Ｃは、本発明の非インターロック型のシステムバスの動作を示すものであり、 図３ａ〜３ｅは、インタープロセッサ通信（ＩＰＣ）指令の伝送に用いられる種 々のデータフィールドを示すものである。

［好ましい実施例の詳細な説明］ 図１には、本発明の好ましい実施例を組み込んだ情報処理システム（ＳＹＳＴＥ Ｍ）１０が示されている。図示のように、システム１０はシステムバス（Ｓ　Ｂ ）Ｊ２を備えており、更にこのシステムバスはシステムアドレスバス（ＳＡ）１ ４と、システムバスコントロールバス（ＳＢＣＢ）１５と、システムデータバス （ＳＤ）１６とを備えている。システムバス１２は種々のシステム１０の構成要 素の間で情報ユニットを伝える機能を果たす。情報ユニットは、アドレス、Ｉ１ ０入力あるいは出力データ、オペランド、命令等のシステムｌＯの要素間を伝送 されるあらゆるタイプの情報とすることができる。本発明の好ましい実施例にお いて、システムバス１２は高速の非インターロック型のバスであり、このバスは ＥＣＬ電圧レベルにおいて作動する。一般に、バスの論理信号は略−０，９ボル トから−１，８ボルトの間で振動する。

システムバス１２に接続されているのは、第１の中央処理装置（ＣＰＵＯ）１８ 及びオプションの第２の中央処理装置（ＣＰＵＩ）２０を有する複数のシステム ユニットあるいはバス接続部である。更にシステムバス１２に接続されているの はメモリ制御ユニット（ＭＣＵ）２２であり、このメモリ制御ユニットは、メモ リバス２４によって接続された１又はそれ以上のメモリボード、例えばＭＥＭｏ 　２６、ＭＥＭＩ　２８及びＭＥＭ２　３０、を有している。本発明の好ましい 実施例においては、ＭＣＵ２２はＭＥＭ７の如き８個までのメモリボードに接続 することができる。各メモリボードは取り付けられるメモリデバイスのタイプお よび容量に応じて、例えば４００万バイト（４ＭＢ）から１２８ＭＢの情報を記 憶することができる。システムバス１２はまた、これに接続された５ＢＩＯ３４ ，５ＢＩＩ　３６．５ＢＩ２　３８．５ＢＩ３　４０等の、１またはそれ以上の システムバスインターフェース（ＳＢＩ）ユニットを有している。各ＳＢＩは更 に、例えば５ＢＩＯ３４及び５Ｂ１１３６にそれぞれ接続されたＩ　０ＤＢ４２ ．４３等の、関連するＩ１０データバスに接続されている。各ｌ０ＤＢはこれに 接続されたＩＯＰ　４４．４６．４８．５０およびＩＯＰ　４５．４７．４９． ５１の如き、１５までのインテリジェントＩ１０プロセッサ（ＩＯＰ）を有して いる。本発明の好ましい実施例においては、ｌ０ＤＢ　４２および４３はＴＴＬ レベルで動作する。すなわち、これらのバスの論理信号は略Ｏポルトから＋５゜ ０ボルトまでの間で振動する。

各々のＣＰＵ０　１８及びＣＰＵＩ　２０は関連する高速キャッシュメモリを備 えており、また更にそれぞれキャッシュデータバス（ＣＤＢ）５２．５４を介し ３　て演算装置（ＡＵＯ）５６およびＡＵＩ　５８にそれぞれ接続されている。

更にシステムバス１２に接続されているのは保持コントロールユニット（ＳＣＵ ）６０であり、この保持コントロールユニットはこれに接続されたシステムコン ソール（ＳＣ）６２を有している。保持リンクバス（ＳＬＢ）６４は５Ｃ６２か ら５ＣＵ６０を介する５Ｂ１２に接続された種々のバス接続部へのアクセスおよ び通信を提供する。通常、診断情報及びシステム初期化データ等の他の情報が５ ＬＢ６４に提供される。５ＢＩＯ３４等の各バス接続部は保持制御ユニットイン ターフェース（ＳＣＵＩ）デバイス（図示せず）を備えており、このインターフ ェースデバイスはＳＬＢ　６４に接続されていると共に、データを受けてＳＬＢ 　６４にこれらデータを伝送するようになされている。本発明の好ましい実施例 において、５ＬＢ６４は両方向性データラインおよび制御ラインを有している。

制御ラインの情報は特定の５ＬＢ６４のデータトランザクションのソース／デス ティネーションを示す。次に、１６クロツクサイクルのデータが両方向性データ ラインに指示方向に伝送される。システムコンソール６２は、コンピュータ、あ るいはシステム１０とデータを送受信することのできる適宜な装置とすることが できる。

一般に、ＣＰＵ１８または２０は仮想アドレスを発生し、これら仮想アドレスは 物理アドレスに変換されてＳＡババス４に送られる。該アドレスはＭＣＵ２２に より受信されかつ翻訳され、メモリボード２６〜３２に記憶されている命令及び データをメモリバス２４を介してアドレス指定する。更に、５Ｂ１３４〜４０も メモリアドレス及びデータをシステムバス１２に送信してメモリボード２６〜３ ２中に記憶させ、かつメモリボードからのデータを検索する。１又はそれ以上の ｌ０Ｐ４４〜５１を磁気ディスク等の４つまでの大容量記憶装置に接続すること ができることは理解されよう。また、ＩＯＰの幾つかをシステムｌＯからのデー タの入出力を行うことのできるデータ通信手段に接続することができる。１０Ｐ をオペレータがシステムにデータを入力するオペレータワークステーションに接 続することもできる。

本発明の説明を容易にするために、５Ｂ１２の作用を以下に詳細に説明する。

５Ｂ１２は６４ビツトのデータ通路及び２８ビツトのアドレス通路を有する同期 型の非インターロック型バスである。５Ｂ１２は上述のように２００Ｍｂ／ｓｅ ｃのピーク相互接続帯域幅を有すると共に、エミッタカップルドロジック（ＥＣ Ｌ）　ドライバ及びレシーバから構成されている。

次の信号はシステムバス１２の作用およびプロトコルを表す。

システムデータ（ＳＤＡＴＡ　（０：　６３）　）　システムデータバス１６　 バス接続部へ送られメモリデータ及びバス接続部からのメモリデータの総てがこ れらの６４のラインを介して転送される。本発明によれば、ＣＭＤフラグが表記 されると、以下にＣＭＤおよびＩＤに関連して説明するように、これらラインの 幾つかを用いて指令−ＩＤ情報が伝送される。

データパリティ（ＳＤＰＡＲ（０：　７）　）　奇数データパリティ　５ＤＡＴ ＡＩ６の各データバイト（合計８個）に対する１つのパリティビット。

ンを介してメモリアドレスをＭＣＵ２２に伝送する。ＭＣ０２８はその後、デー タがバスにドライブされる前の１バスサイクル期間中に、データ続出アドレスで これらのラインをドライブする。５Ｂ１２に接続されたライトバック（書き戻し ）キャッシュはＭＣＵ２２にドライブされたアドレスを用いてディレクトリの比 較を行い、バスの割り込みが必要であるか否かを判定すると共にキャッシュの再 送信の間にアドレスラインをドライブする。またシステムアドレスラインは、Ｉ ＰＣトランザクションの間に、ＩＰＣメツセージおよび他のＴＰＣ関連データを 伝とを示す。このラインが表記されず、以下に述べるようにバスがＢＵＳＶＬＤ として有効であることが示されれば、ＣＭＤＦは５ＤＡＴＡ１６がデータを送信 していることを示す。

指令（ＣＭＤ）　バスサイクルの期間中にＣＭＤＦが表記されると、バス接続部 が５ＤＡＴＡ　［４８：　５５］の指令のタイプを設定してメモリ動作を開始す るか、あるいはＭＣＵの場合には要求しているバス接続部にデータを返送する。

８ビツトのＣＭＤフィールドはバス動作のタイプをデコードする。

本発明の好ましい実施例においては、ＣＭＤフィールドによってデコードされた バス作用の種々のタイプは以下の通りである。

動作 作用無し 二重ワード読み出し 四重ワード読み出し へ重ワード読み出し バイト書き込み ワード書き込み 二重ワード書き込み データ返送（ＭＣＵから伝送） ＩＰＣ伝送 ＭＣＵ読み出し ＭＣＵ書き込み ５Ｂ１２を構成する他の信号は次の通りである。

５ＤＡＴＡ　［４８：　５５］のバス指令（ＣＭＤ）に応じて、５ＤＡＴＡ　［ ５６：６３コ上にドライブする。ＭＣＵ２２は、以前に受信されかつバッファ記 憶されたバス接続部のＩＤをドライブする。該バス接続部は要求されているバス 接続部にデータが返送された時にメモリ要求を行ったものである。５ＤＡＴＡ　 ［４８：５５］に送信ＩＰＣ指令を表記する間に、バス接続部が５ＤＡＴＡ　［ ５６：　６３］のＩＰＣ指令のターゲットのＩＤをドライブする。

ての接続部によって各バスサイクルの終わりにサンプリングされ、表記されると バスが使用中で他のバス接続部に用いることができないことを示す。関連するＳ Ｂｌを介してＩＯＰに導かれるスター）１０　１ＰＣ指令の期間中、ＳＢＩは、 通信がターゲットＩＯＰと確立されるまでビジィラインをドライブし続け、ＩＯ Ｐがスタート１０指令を受け入れたか否かを判定する。

バス有効（ＢＵＳＶＬＤ）　この信号は、有効情報がバスに置かれた時に、バス 接続部によって表記される。

ロック（ＬＯＣＫ）　他のバス接続部（ＭＣＵ２２を除いて）がこのバスを使用 することを阻止することが必要な時にバス接続部により表記される。この信号ラ インは読出−修正−書込動作を実行するセマフォー命令を履行するために用いら れる。

ｃｐｕホールド（ＣＰＵＨＬＤ）　各ＣＰＵに対して２つのＣＰＵＨＬＤ信号が 提供される。この信号はＣＰＵにより発生され総ての他のバス接続部により各バ スサイクルの終わりにサンプリングされる。この信号は、書き戻しくライトバッ ク）キャッシュの一つがＭＣＵ２２データを再送信しているかあるいは記憶情報 を最新化しているかのいずれかであることを示す。ＣＰＵＨＬＤはＢＳＹと同一 の効力を有し、バスが依然として使用中であり他の総てのバス接続部には利用不 能なことを示す。ＢＳＹと同様に、ＣＰＵＨＬＤは最後のバスサイクルの前の１ サイクルにデアサート（表記解放）される。それはまたＣＰＵによって用いられ て各キャッシュに対するフェッチ／ライトバック作用をインターロックする。

ＭＣＵホールド（ＭＣＵＨＬＤ）　ＭＣＵによって発生され、かつ総ての他のバ ス接続部によって各バスサイクルの終わりにサンプリングされる。この信号は、 ＭＣＵが訂正可能なエラーを検知し訂正した形式のデータが再送信されることを 示す。ＭＣＵＨＬＤに対するシステムバスプロトコルはＣＰＵＨＬＤのものと同 様である。

書き込み承認（ＷＡＣＫ）　承認（アクノレツジ）はデータサイクルの次のバス サイクルにおける書き込み動作に応答してＭＣＵ２２により、またインクプロセ ッサ通信（ＴＰＣ）作用に応答してターゲット装置により発生される。

より発生される。表記されているＴＢはターゲットがビジィで、通信が受け入れ られなかったことを示す。

バスエラー（ＢＵＳＥＲ）　バスエラーを検知するバス接続部によって仮定され る。

Ｍｅｍエクセブション（ＭＥＭＸ）　アドレス送信の次のサイクルにおいて無効 メモリアドレスが受信された時に、あるいはデータ通信の次のサイクルにおいて メモリ読み出しの際に二重ビットの訂正不能なメモリエラーが発生したときに、 ＭＣＵによって表記される。

Ｘｍ１ｔ　Ｒｑ　Ｉｎ／Ｘｍ１ｔ　Ｒｑ　０ｕｔ（ＩＲＱＩ／ＸＲＱＯ）　この 信号はバス接続部の間でディジーチェーン化されている。バスを使用しようとし ているバス接続部がＸｍ１ｔ　Ｒｑ　Ｏｕｔを表記し、また次の条件が合致した 場合にのみ次のサイクルの送信を開始する。

高位の隣接部からのＸｍ１ｔ　Ｒｑ　Ｉｎが偽であり：ビジイが偽であり； 保持が偽であり： ロックが偽である（ＭＣＵでない場合のみ）。

バス接続部はＸｍ１ｔ　Ｒｑ　Ｉｎをその高優先の隣接値からその低優先の隣接 値に接続されたＸｍ１ｔ　Ｒｑ　Ｏｕｔに通過させる。

図２のタイミングダイアダラムは、本発明にしたがって多重化された指令／ＩＤ 及びデータの通路であって、５ＤＡＴＡ１６のデータ表示に先立つバスサイクル の期間中に示される関連するアドレスを有するデータの通路を有するバストラン ザクションの種々のタイプを示している。図２ａ〜２Ｃのタイミングダイアダラ ムにおいて、信号タイミングはシステムクロック（ＣＬＫ）信号の期間を基準と し、このクロック期間は略１つのバスサイクルを表す。本発明の好ましい実施例 において、基本タイミングユニットあるいはタイムインターバル、すなわちＣＬ Ｋの期間、は約４０ナノ秒である。しかしながら、本発明の開示は今述べた好ま しい基本タイミングユニットの以外の期間にも応用されることは理解されなけれ ばならない。

図２ａはバイト／ハーフ／ワード／二重ワード書込み、その直後の二重ワード（ ６４ビツト）続出指令−ＩＤの部分及びその直後の要求された二重ワードのＭＣ Ｕデータ返送を示している。

図２ｂはキャッシュ／フェッチ／ライトバックに対するＣＰＵＨＬＤの使用を示 している。爪型ワード読出し及びその後の二重ワードキャッシュライトバック（ 書き戻し）のための指令−ＩＤ情報をＭＣＵ２２に送信するＣＰＵが示されてい る。ＭＣＵは４つの二重ワードの返送で応答する。ＣＰＵＨＬＤは、他のバス接 続部がこのシーケンスにあるバスを用いることを阻止する。

図２ｃはＣＰＵＨＬＤラインの使用を更に示している。バス接続部が二重ワード の読出しを要求し、ＭＣＵ２２が要求された二重ワードを返送している状態が示 されている。キャッシュは二重ワードのアドレスを取り込み、次のサイクルでデ ィレクトリの探索を行う。キャッシュにより”ダーティ“な突合わせが見い出さ れたならば、そのキャッシュはサイクルの終わりの少し前でＣＰＵＨＬＤを表記 する。ＣＰＵＨＬＤラインは、ライトバックキャッシュが二重ワードをそのアド レスと共に再伝送し、その後にＣＰＵＨＬＤを解放するまでは、他の接続部がバ スを使用することを阻止する。ＢＳＹは再伝送の第１のサイクルの間に表記され 、また再伝送が実行されていれば２つのサイクルに対してＢＵＳＶＬＤが表記さ れる。

図示のように、バス接続部によりシステムメモリにデータが書き込まれている図 ２に示すこれらのパストランザクションに対して、ＣＭＤ／ｒＤ情報及びデステ ィネーションアドレスが同一のバスサイクルに現れ、次に後続のバスサイクルに 書き込むべきデータの提示が行われる。また、ＭＵＣ２２によりメモリから戻さ れたデータはデータが検索されたアドレスを伴い、この伴うアドレスはデータに 先行するバスサイクルの間に返送される。更に、５ＤＡＴＡ１６ラインをＣＭＤ ／ＩＤおよびデータ情報の間で都合良く多重化することができ、これにより所望 の信号ラインの低減、信号ライントライバおよびレシーバ装置の低減及びこれら の結果としての電力消費の低減を実現することができる。

インタープロセッサ通信（ＩＰＣ）ファシリティは、バス接続部がＩＰＣメツセ ージを送信することによって互いに直接通信することを許容する。これらのメツ セージを送信するためのバスプロトコルは、書込み指令の代わりに送信ＩＰＣ指 令が用いられることを除いて、書込み作用に類似している。指令／ＩＤラインと 共に送信される５Ａ１２は、図３ａに示すフォーマットを有している。８つのタ ーゲットフィールドビットの状態に応じて次のターゲットが特定されるが、ター ゲットｒＤは５ＤＡＴＡ　［５６：　６３］のＩＤフィールドで示される。

ターゲット ＣＵ ６４ビツトの５ＤＡＴＡ１６を用いて種々のＩＰＣメツセージタイプにより必要 とされる追加の任意のメツセージが送信される。

システムバスＩＰＣ作用を３つの一般的なカテゴリに分割することができる。

１つのカテゴリは、ＩＯＰに■０パス４２にあらかじめ画定されたコードを表記 することによってＳＢＩを介してＩＰＣ動作を開始させる。５Ｂ１２の５ＢＩ３ ４により生じたＩＰＣのフォーマットが、図３ｂに示されている。

指令フィールドフォーマットの状態は次のタイプの作用を画定する。

指令 クラスｌ　１０割り込み クラス２　１０ インタープロセッサ通信 クロック同期 他の５Ｂ１２１ＰＣカテゴリが、ＣＰＵに図３０に示すフォーマットを用いて、 メツセージを５ＢＩ３４（したがって特定のＩＯＰにも）に送信させる。

指令フィールドの状態は次のタイプの作用を画定する。

指令 ＩＯＰへのデータ移送、データワード １０Ｐへのデータ移送、データ二重ワード１１０割込みクリア（ＩＰＣＲ） ■ＯＰへのメツセージ移送、メツセージ−制御１０Ｐへのメツセージ移送、メツ セージ−ワード（ＩＰＣＲ）ターゲットＩＯＰリセット ターゲットＳＢＩリセット 第３の５Ｂ１２［’Ｃカテゴリがサポート制御ユニット６０にＩＰＣを開始させ る。５ＣＵ６０は図３ｄに示すフォーマットを用いてＩＰＣメツセージをＣＰＵ に送信させる。

指令フィールドフォーマットは以下のタイプの作用を画定する。

指令 クラス１　１０割込み クラス２　１０割込み インタープロセッサ通信 クロック同期 ５ＣＵ６０は図３ｅに示すフォーマットを用いてＩＰＣメツセージを５ＢＩ３４ （したがってｌ０Ｐ）に送信する。指令フィールドフォーマットは図３Ｃに関連 して上に説明したのと同様の指令を画定する。

エラー検知 ５Ｂ１２にサポートされるエラー検知機構には４つのタイプがある。

データパリティエラー検知：　６４ビツトデータバスには８つのデータパリティ ビットがある（各バイトに対して１つのパリティビット）。

アドレスパリティエラー検知＝　２８ビツトのアドレスバスには１つのアドレス パリティビットがある。

未着承認：　承認制御ラインは書込み及びＩＰＣトランザクションを確認するた めに用いられる。読出し動作はバスのＭＣＵデータ返送指令−ＩＤサイクルによ って確認される。

シーケンスエラー：　不法バス制御シーケンスは特定のバストランザクションに 含まれるバス接続部により検知される。

上述のいずれかのエラーを検知するバス接続部は１つのシステムバスクロックサ イクルに対してのみバスエラーラインを表記する。これにより５ＣＵ６０にエラ ーを知らせる。ＳＣＵは次に、５ＣＵ６０がエラー状態を解除するまでバスエラ ー信号を検索する。バス接続部はまたエラーレジスタにアクセス可能な５ＣＵ６ ０にエラーのタイプを記憶させる。

上述した本発明は、本発明の原理あるいは必須の特性から逸脱することなく更に 別の特定の態様として具体化することができる。従って、上記実施例は総ての点 において例示的なものであって制限的なものではな（、本発明の範囲は上述の説 明ではなく請求の範囲に示されるものであって、請求の範囲と等しい意味および 範囲に入る変更は本発明に含まれることは理解されなければならない。

手続補正書（方式）

Claims (10)

【特許請求の範囲】
1. １．システムバス及び該システムバスに接続された複数のバス接続部を備えて成 る情報処理システムであって、前記バス接続部の少なくとも１つがアドレスによ り画定される記憶場所に情報ユニットを記憶するための手段を有し、前記バス接 続部の少なくとも１つがアドレスを発生しこの発生したアドレスにより画定され る記憶場所中の情報ユニットから情報ユニットを読出しあるいは該情報ユニット を記憶するための手段を有しており、前記システムバスが更に、 第１の時間インターバル中にバス接続部の識別を表す情報ユニット及び識別され たバス接続部によって記憶手段に対してなされるべきアクセスのタイプを表す情 報ユニットを示すための複数の第１の信号ラインであって、第２の時間インター バル中に記憶場所から読み出した情報ユニットあるいは記憶場所に記憶されるべ き情報ユニットを表すようになされた第１の信号ラインと、第１の時間インター バル中に、情報ユニットを読み出すかあるいは情報ユニットを記憶すべき記憶場 所に関連する記憶手段の中のアドレスを示すための複数の第２の信号ラインと を備えることを特徴とする情報処理システム。
2. ２．請求項２に記載のシステムバスにおいて、該システムバスは更に少なくとも １つの信号ラインを備え、該信号ラインの状態が、複数の第１の信号ラインが第 １の時間インターバルに関連する情報ユニットを表すものであるかあるいは第２ の時間インターバルに関連する情報ユニットであるかを示すことを特徴とするシ ステムバス。
3. ３．請求項２に記載のシステムバスにおいて、記憶手段から情報ユニットを読み 出すバス接続部に対して、第１の時間インターバルの後の可変時間インターバル において前記バス接続部に前記情報ユニットが返送されることを特徴とするシス テムバス。
4. ４．請求項３に記載のシステムバスにおいて、前記記憶手段はある時間インター バルの期間中に情報ユニットを前記複数の第１の信号ラインに返送し、該時間イ ンターバルの直前の時間インターバルにおいては、該記憶手段が複数の第１の信 号ラインに少なくとも前記情報ユニットを読み出すことを要求したバス接続部の 識別を表すと共に複数の第２の信号ラインに直前の時間インターバルの期間中に 返送される情報ユニットに関連するアドレスを前記第２の信号ラインに表すこと を特徴とするシステムバス。
5. ５．請求項４に記載のシステムバスにおいて、記憶手段は、複数の連続的なバス サイクルの間に、マルチ情報ユニット読出し命令に応答して複数の情報ユニット を返送し、各々の情報ユニットは、直前のバスサイクルの間に、各情報ユニット に関連するアドレスを先行して有しており、該アドレスは複数のアドレス信号ラ インに表されることを特徴とするシステムバス。
6. ６．請求項５に記載のシステムバスにおいて、前記各時間インターバルはシステ ムクロック周期により画定されることを特徴とするシステムバス。
7. ７．請求項６に記載のシステムバスにおいて、前記システムクロック周期は約４ ０ナノ秒であることを特徴とするシステムバス。
8. ８．請求項４に記載のシステムバスにおいて、前記複数の第１の信号ラインが６ ４の信号ラインを有し、６４の信号ラインに返送される情報ユニットがデータの 二重ワードを画定することを特徴とするシステムバス。
9. ９．請求項１に記載のシステムバスにおいて、第１及び第２のタイプのバストラ ンザクションを有し、第１のタイプのバストランザクションに対しては、前記第 １及び第２の複数の信号ラインが請求項１に記載のように作用し、第２のタイプ のバストランザクションに対しては、複数の第１の信号ラインが、第１のバスサ イクルの期間中に、他のバス接続部の識別を表す情報ユニットと、他のバス接続 部にアクセスが行われていることを示す情報ユニットを表し、 複数の第２の信号ラインは、第１のバスサイクルの期間中に、少なくとも他のバ ス接続部に対するアクセスのタイプを画定する指令を示す情報ユニットを表すこ とを特徴とするシステムバス。
10. １０．請求項９に記載のシステムバスにおいて、前記他のバス接続部は１０バス を介して接続された少なくとも１つの１０プロセッサ手段を有するシステムバス インターフェース手段であり、前記複数の第２の信号ラインは、第２のタイプの バストランザクションに対して、１０プロセッサ手段の特定の１つの識別を更に 表すことを特徴とするシステムバス。