JPH05210622A - データ処理システム、データ処理システムに使用するインターフエース回路及びデータ・プロセツサ間の通信方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 共通の高速度相互接続体について、複数のデ
ータ・プロセツサ、メモリ・ユニツト及びＩ／Ｏインタ
ーフエースを接続するためのバツフア機能付きの万能イ
ンターフエースを与える。 【構成】 バツフア機能付きの万能インターフエース
（ＵＢＩＦ）は、各ノードに対して双方向性の先入れ先
読み（ＦＩＦＯ）バツフア（待ち行列手段）を含み、２
レベルのバス階層に関連して動作する。ＵＢＩＦは、減
結合された大域メモリ２６の読み取り要求及び応答、大
域メモリに対して減結合されたアトミツクな読み取り／
修正／書き込み動作、そしてプロセツサまたはＩ／Ｏイ
ンターフエースに大域メモリの連続したブロツクを転送
するためのブロツク読み取りとをサポートし、さらにプ
ロセツサの相互通信（ＩＰＣ）を可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置及びデ
ータ処理方法に係り、より詳細に言えば、複数のデータ
処理装置と、それ以外の種々の装置とを高速度のシステ
ム・バスに接続するためのバツフア機能を持つインター
フエースに関する。

【０００２】

【従来の技術】時間に依存するタイプの大量のデータ・
セツトと対話し、かつ、データを目視可能にするために
必要とするシステムの要件は、処理されるデータ・セツ
ト全体を記憶するための高帯域幅のデイスク装置の大型
のアレイと、問題のデータ・セツトをダウン・ロードす
るための高速度ネツトワークと、単一のシミユレーシヨ
ン時間で処理するために必要とされ、そのデータ・セツ
トすべてをバツフアする（臨時に記憶する）ための高速
度メモリと、データ・セツトを処理し、加工し、可視的
にするための十分なコンピユータの能力と、リアルタイ
ムで動作し、高い解像力を持つデイスプレイとを必要と
する。更に、これらの機能を、高度にプログラム可能で
柔軟性あるユーザの環境の中で与えることが重要であ
る。

【０００３】多重プロセツサ・システムにおいて遭遇す
る１つの基本的な問題は、共通の「大域メモリ」に対し
てプロセツサ、またはＩ／Ｏ装置の集合を相互接続する
ことである。共有されたバスによる従来の代表的な解決
方法には、バスのインターフエース・ロジツクの電気的
な性質と、共有されたバスの全体の帯域幅とによつて、
共有されたバスに接続することのできる装置の数に制限
が課せられている。共有バスでサポートすることのでき
る装置の最大数を制限する電気的な因子は、分散された
容量の合計と、接続されたインターフエースのロジツク
回路により与えられる負荷と、バス・ドライバの最大駆
動能力である。共有バスの全体の帯域幅を制限する因子
としては、動作クロツク速度と、データ路の幅とがあ
る。

【０００４】従来の技術における代表的な高速度共有バ
スは、バスの負荷（プロセツサ・カード、メモリ・カー
ド及びＩ／Ｏインターフエース・カード）の合計数を２
０個以下に制限している。従つて、各プロセツサ、Ｉ／
Ｏインターフエース及びメモリ・カードが１つのバス負
荷を代表するものとすれば、これらの多重プロセツサ・
システムは、メモリ及びＩ／Ｏ装置の相補的な混合体を
サポートするために、プロセツサ・ノードを、通常、１
０個以下に制限される。

【０００５】

【発明が解決しようとする課題】本発明の目的は、共有
されたシステム・バスのような共通の高速度相互接続体
について、複数のデータ・プロセツサ、メモリ・ユニツ
ト及びＩ／Ｏインターフエースを接続するためのバツフ
ア機能付きの万能インターフエースを提供することにあ
る。

【０００６】本発明の他の目的は、データ処理システム
において、多重プロセツサ・システムの内の１つのデー
タ・プロセツサが、任意の他のデータ・プロセツサ、ま
たはデータ・プロセツサのグループと高速度で通信する
ことのできる回路機構を提供することにある。

【０００７】

【課題を解決するための手段】上述の目的及び従来の技
術の問題点は、複数のプロセツサを接続するための本発
明のバツフア機能付き万能インターフエースを実施する
ことによつて達成することができる。

【０００８】本発明の良好な実施例に従つたバツフア機
能付きの万能インターフエースは、ローカル・バスと大
域バスとを接続し、そして、４つまでのノードを持つロ
ーカル・バスを接続することができる。これらのノード
はプロセツサ、メモリ・ユニツト、またはＩ／Ｏインタ
ーフエースを接続することができる。本発明のバツフア
機能付きの万能インターフエースは、２レベルのバス階
層に関連して、１つのノード毎に先入れ先出し（ＦＩＦ
Ｏ）バツフア、即ち、待ち行列手段を含んでいる。本発
明のバツフア機能付きの万能インターフエースは、大域
バスの夫々の接続点毎に、高速度の大域バスに接続され
た複数の装置を付勢することができる。本発明の万能イ
ンターフエースは、減結合された「大域メモリ」の読み
取り要求信号及び、その応答信号を与え、これにより、
大域バスの帯域幅を改良する。また、本発明の万能イン
ターフエースは、「大域メモリ」に対して、減結合され
アトミツクな（atomic）読み取り／修正／書き込み動作
を与え、プロセツサ、またはＩ／Ｏインターフエースに
対して、「大域メモリ」の連続したデータ・ブロツクを
転送するためのデータ・ブロツクの読み取りを与え、そ
して、編成可能な「大域メモリ」のインターリーブ・モ
ードを与える。

【０００９】更に、本発明のバツフア機能付きの万能イ
ンターフエースは、単一の大域バスのサイクルの間で、
任意の１つのプロセツサが他の任意のプロセツサに対し
て割込みを送ることができるプロセツサの相互通信（Ｉ
ＰＣ）の機構を使用することを可能とする。

【００１０】

【実施例】図１を参照すると、本発明に従つて構成さ
れ、動作する「バツフア機能付きの万能インターフエー
ス」（Universal Buffered Interface−ＵＢＩＦ）を用
いた多重プロセツサ・システムが示されている。図１に
おいて、データを目視可能にする科学計算用システム
（Scientific Visualization System−ＳＶＳ）１０を
構成する個々の装置が示されている。データ処理装置、
即ち、ＳＶＳ１０の目的は、対話が可能な速度で複雑な
データ・セツトを処理し、加工し、そしてデータを可視
的にすることにあるが、しかし、この目的に限定される
ものではない。更に、後で明らかになるように、ＵＢＩ
Ｆの使用は、この特定のシステムだけに限定されるもの
ではない。つまり、本発明のＵＢＩＦはデータ処理シス
テムの他の種々の形式に適用することができると言うこ
とである。

【００１１】ＳＶＳ１０は幾つかの主要な装置を含んで
いる。第１の主要な装置は、大型コンピユータの能力
と、高速度メモリと、インテリジエントＩ／Ｏプロセツ
サとを与えるデータ処理システム内で実現されたサーバ
（主処理装置）１２であり、上述の装置は、高速度の大
域バスによつて相互接続されている。この明細書におい
て、大域バス、共有されたバス及び共通な相互接続と言
う用語は、同じ意味に用いられる。

【００１２】第２の主要な装置は、ＩＢＭ社によつて製
造されているＲＩＳＣシステム／６０００（ＲＳ／６０
００）のデータ処理システムによつて実現されるコンソ
ール１４である（ＲＩＳＣシステム／６０００はＩＢＭ
社の商標）。コンソール１４は遠隔地のワークステーシ
ヨン（図示せず）からのアクセスのネツトワークを与え
る。

【００１３】第３の主要な装置は、ＲＳ／６０００に対
してコンソール機能を与えるＲＳ／６０００データ・プ
ロセツサを含むフレーム・バツフア１６である。フレー
ム・バツフア１６は、高解像力のデイスプレイ１８に対
してリアル・タイムの表示能力を与えるためのＡＮＳＩ
標準の高性能並列インターフエース（High Performance
Parallel Interface−ＨＩＰＰＩ）を介して接続され
たインターフエースと、イメージ・データをバツフアす
る（臨時に記憶する）ためのハードウエア１６ａとを含
んでいる。ＳＶＳ１０の他の主要な装置はデイスク・ア
レイ２０である。デイスク・アレイ２０はＨＩＰＰＩの
インターフエースを介して、毎秒５５メガバイトの転送
速度を持つ２１ギガバイト（ＧＢ）の容量を有するスト
レージ・システムで実現されている。

【００１４】データ処理システム、ＳＶＳ１０の構成
は、意図された使用目的に従つて変更されるから、図１
に示した構成によつて、本発明の技術的な範囲が制限さ
れるものではない。

【００１５】図２を参照すると、ＳＶＳ１０のサーバ１
２の構成を説明するためのブロツク図が示されている。
サーバ１２は、１枚のプリント回路カード２２毎に４個
の独立したプロセツサ（Ｐ０乃至Ｐ３）で形成されてい
る。サーバ１２は、８枚までのプリント回路カードを含
むことができ、合計３２個のプロセツサを持つことがで
きる。各プロセツサ・カード２２はローカル・プロセツ
サ・カード（ＬＰＣ）のバス３２をＳＶＳの大域バス２
４に接続するためのバツフア機能付きの万能インターフ
エース、ＵＢＩＦ３４を含んでいる。また、ＳＶＳの大
域バス２４に対して、複数個の「大域メモリ」カード２
６と、複数個の「Ｉ／Ｏプロセツサ」カード２８と、コ
ンソール１４へのインターフエース３０とが接続されて
いる。

【００１６】上述の構成をより詳細に説明すると、各プ
ロセツサ・カード２２は、夫々がマイクロプロセツサ２
２ａを有する４個までのプロセツサ・ノード２３を含ん
でいる。本発明の実施例において、各マイクロプロセツ
サ２２ａはインテル社により製造されているｉ８６０型
のマイクロプロセツサ（８０８６０）である（ｉ８６０
はインテル社の商標）。この実施例において、１６メガ
バイト（ＭＢ）の記憶装置を与えるローカルプロセツサ
・ノードのメモリ２２ｂは、プロセツサ・ノード用のバ
ス２３を介して、各マイクロプロセツサ２２ａに接続さ
れている。また、各プロセツサ・ノード２３は、ローカ
ル・プロセツサ・カードのバス（ＬＰＣバス）３２に対
して、バツフアされたインターフエース２２ｃを含んで
いる。ＬＰＣバス３２は、ＵＢＩＦ３４に対して複数個
のプロセツサ・ノードを接続し、共有している他のリソ
ースへのアクセスを許容する。加えて、各プロセツサ・
ノードは直列バス（Ｓ）へのインターフエース２２ｄを
含んでいる。直列バスのインターフエース２２ｄの細部
については、本出願人による米国特許出願第７２１８０
７号を参照されたい。

【００１７】この実施例において、一枚のプロセツサ・
カード２２は、１６０ＭＩＰＳか、あるいは、３２０Ｍ
ＦＬＯＰＳを遂行することのできる最大性能を有してい
る。８枚のプロセツサ・カード２２をすべて使用して構
成されたシステムは、動作速度を４０メガヘルツとし
て、１．２８ＢＩＰＳのインストラクシヨンの処理能力
か、または２．５６ＧＦＬＯＰＳの処理能力を与える。

【００１８】良好な実施例において、各「大域メモリ」
カード２６は、ＥＣＣ（誤り訂正コード）を有する１２
８メガバイトか、または２５６メガバイトの何れかのラ
ンダム・アクセス・メモリで構成されている。サーバ１
２は４枚までの「大域メモリ」カード２６を含むことが
できる。各「大域メモリ」カード２６は、データ処理シ
ステム、ＳＶＳ１０の各ユーザにより評価されるメモリ
・アクセスの待ち時間を短くする態様で毎秒６４０メガ
バイトのデータ帯域幅を与える。これは、各「大域メモ
リ」カード２６を４つのメモリ・バンク（Ｂ０乃至Ｂ
３）に区切ることによつて達成され、この場合、各メモ
リ・バンクはデータ・ブロツクの読み取りサイクルと、
ページ・モードの読み取り、または書き込みサイクル
と、ランダムな読み取り、または書き込みサイクルを独
立して遂行する能力とを持つている。「大域メモリ・カ
ード（ＧＭＣ）」のバス２６ａは、共通の大域バスのリ
ソースを使用している時に、各バンク（Ｂ０乃至Ｂ３）
を独立して動作させることができる。

【００１９】各Ｉ／Ｏプロセツサ・カード（ＩＯＰ）２
８は、プロセツサ・カード２２のプロセツサ２２ａのモ
ードと同じプロセツサ・モードのプロセツサ２８ａと、
ＨＩＰＰＩの２つのレシーバ２８ｂと、ＨＩＰＰＩの２
つのトランスミツタ２８ｃを含んでいる。従つて、各Ｉ
／Ｏプロセツサ・カード２８は、４つのＨＩＰＰＩのイ
ンターフエースを与え、ＨＩＰＰＩの各インターフエー
スは、毎秒１００メガバイトの転送速度で動作する能力
を持つている。ＨＩＰＰＩのインターフエースは、高速
度デイスク・アレイをサポートするのに用いられ、ＨＩ
ＰＰＩのインターフエースが接続されたフレーム・バツ
フアにリアル・タイムのイメージを与えて、スーパーコ
ンピユータなどの外部装置と高速度の通信を実現するこ
とができる。

【００２０】コンソールのインターフエース３０は、２
つのカードに分割されており、一方のカードはサーバ１
２の中にあり、他方のカードはコンソール１４の中にあ
る。これら２つのカードの間のリンクは、サーバ１２の
大域メモリへのアクセス及び直列バスへのアクセスを可
能とし、これは転じて、各プロセツサのローカル・メモ
リ及びＵＢＩＦへのアクセスを可能とする。

【００２１】「大域バス（ＧＢ）」２４は、これらの種
々の装置を相互接続するためのエミツタ結合トランジス
タ・ロジツク（ＥＣＬ）技術によつて実施され、動作速
度を４０メガヘルツとして、毎秒１．２８ギガバイトの
転送速度を与える。

【００２２】各ＳＶＳ１０のサーバ１２は、１２個まで
のマスター装置（即ち、プロセツサ・カード２２、Ｉ／
Ｏプロセツサ・カード２８、またはコンソールのインタ
ーフエース・カード３０）と、４枚までの大域メモリ・
カード２６をサポートする。可能性のある１つの構成
は、１枚のコンソール・インターフエース・カード３０
と、８枚のプロセツサ・カード２２（即ち３２個のプロ
セツサ）と、夫々のメモリ・カードが２５６メガバイト
の記憶容量を持つ合計１０２４メガバイトの高速度共有
メモリである４つの「大域メモリ」カード２６と、高速
度デイスク・アレイ２０をサポートし、ＨＩＰＰＩのソ
ースからのデータを受け取り、かつ、フレーム・バツフ
ア１６に接続されたＨＩＰＰＩのインターフエースにイ
メージ・データを分配するためのＩ／Ｏプロセツサ２８
とを含んでいる。コンソールのワークステーシヨン１４
は、ＳＶＳ１０に対するユーザのインターフエースと、
ＬＡＮアダプタ及びデイスク・コントローラのような標
準的なＩ／Ｏ装置に対するサポートとを与える。

【００２３】図２から理解できるように、データ処理シ
ステム、ＳＶＳ１０の各コンポーネント・カードは、す
べてが同じ構造を持つているＵＢＩＦ３４の１つを含ん
でいる。ＵＢＩＦ３４は、「大域バス」２４に対して減
結合され、共有された同期を与え、ＬＰＣバス３２に地
域的な調停を与え、大域バス２４に必要なすべての接続
動作及び再試行の順序付けを行う。良好な実施例におい
て、ＵＢＩＦ３４は、プロセツサ２２ａのような４つま
でのローカルのマスター装置、または、メモリ・バンク
Ｂ０乃至Ｂ３のような４個までのローカルのスレーブ装
置をサポートするために、パイプライン動作を行なう双
方向性のバツフア機能を与える。ＵＢＩＦ３４は、３２
ビツトの倍数でデータ・バス幅を終局的にサポートし、
動作速度が４０メガヘルツで、データ路が２５６ビツト
幅であるとすれば、「ローカル・プロセツサ・カード
（ＬＰＣ）」のバス３２と「大域」バス２４との間で毎
秒６４０メガバイトの最大データ転送速度を与える。

【００２４】以下の項において、ＵＢＩＦ３４の細部に
ついて説明をする。

【００２５】図３乃至図５は、夫々、ＵＢＩＦ−Ａ（ア
ドレス用）のモジユール３４ａのアーキテクチヤと、Ｕ
ＢＩＦ−Ｄ（データ用）のモジユール３４ｂのアーキテ
クチヤを示している。図３はプロセツサ・カード２２、
Ｉ／Ｏプロセツサ・カード２８、またはコンソールＩ／
Ｆカード３０に関して使用するＵＢＩＦ−Ａを示してい
る。以下に説明される図４は「大域メモリ」カード２６
に関して使用するＵＢＩＦ−Ａを示している。ＵＢＩＦ
−Ａのモジユール３４ａは、ローカル・バスのアービタ
（ＬＰＣ−ＡＲＢ）７６と、４つのローカル装置の各々
に対して双方向性のアドレス信号及び制御信号の待ち行
列手段、即ち、出力信号のＦＩＦＯ制御手段（ＯＦＩＦ
Ｏ＿ＣＴＲＬ７８）及び入力のＦＩＦＯ制御手段（ＩＦ
ＩＦＯ＿ＣＮＴＲＬ５０ａ）と、大域バス２４のインタ
ーフエース制御ロジツク７９（大域バス制御ブロツク）
とを含んでいる。また、ＵＢＩＦ−Ａのモジユール３４
ａは、４つのローカル装置の各々に対して双方向性の待
ち行列手段を含む独立した８個のＵＢＩＦ−Ｄのモジユ
ール３４ｂの高レベルの制御を与える。この実施例にお
いては、各ＵＢＩＦ−Ｄのモジユール３４ｂは関連した
バイトのイネーブル（活性化ビツト）と、パリテイ・ビ
ツトと、ＥＣＣ（誤り訂正）ビツトとを持つ３２ビツト
のデータ・セクシヨンをサポートする。ＵＢＩＦ３４の
機能的なモジユールの細部の構造は以下に説明される。

【００２６】以下に、ＵＢＩＦ−Ａのモジユール３４ａ
及びＵＢＩＦ−Ｄのモジユール３４ｂの機能ブロツクの
種々のコンポーネントの定義を述べる。加えて、発明の
詳細な説明の欄の末尾に記載した別表Ａは、ＳＶＳ１０
において発生される「大域バス（ＧＢ）」２４の信号の
定義を与え、別表Ｂは「ローカル・プロセツサ・カード
（ＬＰＣ）」のバス３２の信号の定義を与え、そして、
別表Ｃは「大域メモリ・カード（ＧＭＣ）」のバス２６
ａの信号の定義を与える。更に、図２９は、ＵＢＩＦが
プロセツサ・モードにおいて使用された時に、ＵＢＩＦ
を制御する入力信号及びその出力信号を示し、図３０
は、ＵＢＩＦがメモリ・モードにおいて使用された時
に、ＵＢＩＦを制御をする入力信号及びその出力信号を
示している。ＯＦ＿、ＩＦ＿、ＬＢ＿ＤＩＲ及びＬＢ＿
ＱＵＩＥＴと表示されているすべての制御信号は、ＵＢ
ＩＦ−Ａの制御セクシヨンによつて発生され、そして、
８個のＵＢＩＦ−Ｄのモジユールによつて内部的に保持
されると共に、ＭＩＤ（メモリ識別子）信号の待ち行列
を制御するためにＵＢＩＦ−Ａによつても保持されるこ
とには注意を向ける必要がある。これは、パイプライン
動作を行なうアドレス・サイクル及びデータ・サイクル
を定義するアーキテクチヤに関する限り、ローカル・プ
ロセツサ・カードのバス３２、大域メモリ・カードのバ
ス２６ａ及び大域バス２４のアーキテクチヤに順応す
る。

【００２７】「出力信号の待ち行列手段」４２及び４
４：このブロツクは、夫々独立した４つの出力信号の待
ち行列手段を含んでいる。出力信号の４つの待ち行列手
段の各々は各ローカル・ノード毎に８個のエントリを与
える。

【００２８】「入力信号の待ち行列手段」４６：このブ
ロツクは独立した入力信号の４つの待ち行列手段を含ん
でいる。これら入力信号の４つの待ち行列手段の各々は
１つのローカル・ノード当りバツフア用の８個のエント
リを与える。

【００２９】「ＭＩＤ出力信号の待ち行列手段」４８：
このブロツクは独立したＭＩＤ出力信号の４つの待ち行
列手段を含んでいる。これら４つの待ち行列手段の各々
は１つのローカル・ノード当り８個のバツフア用エント
リを与える。別表Ａに示されているように、大域バス２
４の信号ラインのＧＢ＿ＭＩＤ（７：０）信号は「大域
メモリ」２６の応答サイクルの間で変換されたプロセツ
サ識別子（ＰＩＤ）信号を転送し、そして、返還された
データの宛先を表示する。ＭＩＤ出力信号の待ち行列手
段４８は、後述されるように、メモリ・モードにおいて
のみ使用される。

【００３０】「ＭＩＤ入力信号の待ち行列手段」５０：
このブロツクはＭＩＤ入力信号の独立した４つの待ち行
列手段を含んでいる。これら入力信号の４つの待ち行列
手段の各々は１つのローカル・ノード当り８個のバツフ
ア用エントリを与える。ＭＩＤ入力信号の待ち行列手段
はプロセツサ・モードのみで使用される。

【００３１】「出力ＦＩＦＯ（先入れ先出し）の入力レ
ジスタ（ＯＦＩＲ）」５２：このレジスタ（５２ａ）
は、ＵＢＩＦ−Ａのモジユール３４ａの有効なローカル
・アドレス・バスのサイクル及びＵＢＩＦ−Ｄのモジユ
ール３４ｂ（レジスタ５２ｂ）の有効なデータ・バス・
サイクルをサンプルする。レジスタ５２ａ及び５２ｂ
は、出力信号の待ち行列手段のブロツク４２及び４４の
中に含まれた出力信号の４つの待ち行列手段を駆動す
る。

【００３２】「出力信号のＦＩＦＯバイパス・レジスタ
（ＯＦＢＲ）」５４：このレジスタは、ＵＢＩＦ−Ａの
モジユール３４ａ（レジスタ５４ａ）の有効なローカル
・アドレス・バスのサイクルと、ＵＢＩＦ−Ｄのモジユ
ール３４ｂ（レジスタ５４ｂ）の有効なローカル・デー
タ・バスのサイクルとをサンプルする。このレジスタ
は、出力信号のバイパス路が活性化（イネーブル）され
た時に出力信号の待ち行列手段４２及び４４をバイパス
するために使用される。

【００３３】「出力信号のＦＩＦＯ（先入れ先出し）出
力レジスタ（ＯＦＯＲ）」５３：このレジスタは、大域
バスのトランシーバ３４ｃへ転送するために、出力信号
の待ち行列手段から選択された出力をラツチする。

【００３４】「入力信号ＦＩＦＯ入力レジスタ（ＩＦＩ
Ｒ）」５６：このレジスタは、ＵＢＩＦ−Ａのモジユー
ル３４ａ（レジスタ５６ａ）の有効な大域アドレス・バ
スのサイクルと、ＵＦＩＦ−Ｄのモジユール３４ｂ（レ
ジスタ５６ｂ）の有効な大域データ・バスのサイクルと
をサンプルする。レジスタ５６ａ及び５６ｂは、待ち行
列手段のブロツク５０及び４６の中に含まれている４つ
の入力信号の待ち行列手段を駆動する。

【００３５】「入力信号のＦＩＦＯバイパス・レジスタ
（ＩＦＢＲ）」５８：このレジスタはＵＢＩＦ−Ａ（レ
ジスタ５８ａ）の有効な大域アドレス・バスのサイクル
と、ＵＢＩＦ−Ｄ（レジスタ５８ｂ）の有効な大域デー
タ・バスのサイクルとをサンプルする。レジスタ５８ａ
及び５８ｂは、入力信号のバイパス路が活性化された時
に、待ち行列手段５０及び４６の信号をバイパスする。

【００３６】「入力信号のＦＩＦＯ出力レジスタ（ＩＦ
ＯＲ）」５５：このレジスタは、ＬＰＣバス３２へ転送
するために、入力信号の待ち行列手段から、選択された
出力信号をラツチする。

【００３７】「入力信号ＦＩＦＯの次に隣接したレジス
タ（ＩＮＦＲ）」６０：（ＵＢＩＦ−Ａのモジユール３
４ａのみ）。このレジスタは、ＵＢＩＦ３４が「大域メ
モリ」カード２６に使用された時、発生されるべき次の
「行」アドレスと比較するために、「大域メモリ」バン
クの有効な最後の「行」アドレスを保存する。この比較
の結果は、ページ・モードの高速のＤＲＡＭサイクル
（ダイナミツク・ランダム・アクセス・メモリのサイク
ル）を活性化するためのＧＭＣ＿ＮＥＮＥ（３：０）を
発生する。

【００３８】「最終アドレス・レジスタ（３：０）」
（ＬＡＲ（３：０））６２：（ＵＢＩＦ−Ａのモジユー
ル３４ａのみ）。これらのレジスタは、各大域メモリ・
バンクのための現在の読み取りロツク・アドレスと、プ
ロセツサ識別子ＰＩＤ（７：０）とを保存し、そして、
読み取り−ロツク／書き込み−アンロツクのサイクルと
して実行される「大域メモリ」２６中のアトミツクな読
み取り／修正／書き込みサイクルをサポートするために
用いられる。

【００３９】「読み取り／修正／書き込みレジスタ（Ｒ
ＭＷＲ）」６４：（ＵＢＩＦ−Ｄのモジユール３４ｂの
み）。このレジスタは、ＧＢ＿ＲＭＷによつて表示され
た部分的書き込みサイクルの間で供給された書き込みデ
ータと併合するために、「大域メモリ」２６の読み取り
データをストアする。

【００４０】「ＥＣＣパリテイ発生（ＥＣＣ／Ｐ）」６
６：（ＵＢＩＦ−Ｄのモジユール３４ｂのみ）。「大域
メモリ」カード２６と共に用いられたＵＢＩＦ３４のた
めに、このロジツク・セクシヨンは、「大域メモリ」２
６の読み取り動作から返還された各３２ビツト・データ
・スライスのためのＥＣＣパリテイ及びバイト・パリテ
イを計算する。この計算されたＥＣＣパリテイは、次の
クロツク・サイクルの間のエラー検出及び訂正動作に用
いるために、「大域メモリ」の読み取りデータ及び供給
されたＥＣＣと共にレジスタ中に保存される。

【００４１】「アドレス・マツプ（ＡＭＡＰ）」５７：
このブロツクは、インターリーブ（介在）フアクタとし
てのＩＳＥＬ（１：０）、ＣＡＲＤＩＤ（３：０）及び
ＭＣＡＲＤ（３：０）ラインの信号と共に、供給された
大域バス（ＧＢ）２４のアドレスＧＢ＿Ａ（３１：０）
信号を入力として受け取り、そして、再度マツプされた
フラツト・アドレス（ＲＡＳ／ＣＡＳ）信号、バンク選
択（ＢＳＥＬ）信号及びＧＢ制御７９回路へアドレス認
識（ＡＤＲＥＣ）信号を発生する。このブロツクはメモ
リ・モードのみに使用される。

【００４２】「エラー検出及び訂正（ＥＤＣ）」６８：
（ＵＢＩＦ−Ｄのモジユール３４ｂのみ）。この回路
は、計算されたＥＣＣ及び供給されたＥＣＣを入力し、
そしてＥＣＣＥＲＲ信号と、ＥＲＲＴＹＰＥ信号と、各
３２ビツト・データ・スライス・セクシヨン中のすべて
の単一ビツト・データ・エラーを訂正するのに使用され
る３２ビツト訂正ベクトルとを発生する。

【００４３】「パリテイ／ＥＣＣ発生（Ｐ／ＥＣＣ）７
０」：（ＵＢＩＦ−Ｄのモジユール３４ｂのみ）。この
回路は、大域バスの入力データに関するＥＣＣパリテイ
と、バイト・パリテイとを計算する。計算されたパリテ
イは、大域バス２４のデータ・パリテイのエラーをチエ
ツクするために、供給されたパリテイと比較される。デ
ータ・パリテイのエラーが検出された時には、ＧＢ＿Ｄ
ＰＥＲＲ信号が発生される。計算されたＥＣＣは、「大
域メモリ」カード２６により使用されたＵＢＩＦ３４の
ために、計算されたＥＣＣパリテイは、選択された「大
域メモリ」２６のバンクの中に、供給されたデータと共
にストアされる。

【００４４】「パリテイ発生／パリテイ検査（ＰＧＥＮ
／ＰＣＨＫ）」７２：（ＵＢＩＦ−Ａのモジユール３４
ａのみ）。この回路は、入力アドレスのパリテイを計算
し、そして、供給されたアドレスのパリテイと比較す
る。アドレスのエラーが検出された時には、ＧＢ＿ＡＰ
ＥＲＲ信号が発生される。

【００４５】ＳＶＳ１０において、カードの各タイプに
関して、ＵＢＩＦ３４がどのように使用されるかを以下
に説明する。

【００４６】プロセツサ・カード及びＩ／Ｏプロセツサ
・カードのサポート ４個のプロセツサ・ノード２３を持つＳＶＳ１０に関し
てプロセツサ・カード２２、Ｉ／Ｏプロセツサ・カード
２８、または４個のコンソールＩ／Ｆカード３０が使用
された時のＵＢＩＦ３４の機能を以下に説明する。図６
はＳＶＳ１０のプロセツサ・カード２２のブロツク図を
示している。プロセツサ・カード２２は、４つの同じプ
ロセツサ・ノードを含んでおり、各ノードは、マイクロ
プロセツサ２２ａ、１６メガバイト（ＭＢ）のローカル
のプライベート・メモリ２２ｂ、共通のＬＰＣバス３２
に対するインターフエース２２ｃ及びプロセツサ・バス
のインターフエース（ＰＢＩＦ、２２ｄ）を含んでい
る。ＰＢＩＦ、２２ｄはローカル・プロセツサ・ノード
のデータ・バス２３ａに接続されており、そして、プロ
セツサのアドレス・バス２３ｂ及び制御バス２３ｃの信
号を受け取る。ＰＢＩＦ、２２ｄは多数のレジスタを含
んでいるが、これらのレジスタについては後で説明す
る。ＰＢＩＦ、２２ｄの細部については、本出願人によ
る米国特許出願第０７／７３３５１７号を参照された
い。

【００４７】４つのプロセツサ（Ｐ０乃至Ｐ３）のノー
ドはＬＰＣバス３２を介してＵＢＩＦ３４を共有してい
る。ＵＢＩＦ３４は、大域バス２４に対して共通のイン
ターフエースを与えている。すべての大域読み取り要
求、書き込み要求及びプロセツサの相互通信に対する割
込み要求は共通のＵＢＩＦ３４を通る。

【００４８】以下の項においては、ＵＢＩＦ３４が４つ
のプロセツサ・カードに対して与える機能について説明
する。これに関連して、図３及び図５のブロツク図の細
部を説明するための回路を示した図３１、図３３、図３
５、図３６及び図３７を参照されたい。

【００４９】ＵＢＩＦの出力セクシヨン ＵＢＩＦ３４は４個のローカル・プロセツサ２２ａの夫
々のために独立したバツフア作用を与える。ＵＢＩＦ−
Ａのモジユール３４ａの出力信号の待ち行列手段４２
（図３）は、４つのプロセツサ・ノード２３の各々に対
して、８個までのプロセツサの読み取り要求信号、書き
込み要求信号、または、プロセツサの相互通信（ＩＰ
Ｃ）の割込み要求信号のためのバツフア作用を与える。
ＵＢＩＦ−Ａのモジユール３４ａ（図３１及び図３３）
は、ＡＴＹＰＥ（３１：０）信号、ＬＥＮ（３：０）信
号、ＰＩＤ（７：０）信号、ＰＴＡＧ（７：０）信号、
Ｒ／−Ｗ信号、ロツク信号及びＲＭＷ信号を含むすべて
のアドレス・バス（ＡＢＵＳ）の信号に対してバツフア
作用を与える。また、ＵＢＩＦ−Ａのモジユール３４ａ
は、ＭＩＤ（７：０）信号（図３５）をバツフアし、そ
して、必要なすべてのバス制御と、ＬＰＣバス３２及び
大域バス２４の接続動作（handshaking）信号とを供給
する。ＵＢＩＦ−Ｄの８個のモジユール３４ｂ（図３６
及び図３７）は、データ・バス（ＤＢＵＳ）の信号、即
ち、Ｄ（２５５：０）信号、ＤＰ（３１：０）信号、バ
イト・イネーブル、ＢＥ（３１：０）信号、ＭＴＡＧ
（７：０）信号、ＥＣＣＥＲＲ信号、ＥＲＲＴＹＰＥ信
号及びＧＢＤＰＥＲＲ信号のための４つのプロセツサの
ノードの各々に対してバツフア作用を行なう。各ＵＢＩ
Ｆ−Ｄのモジユール３４ｂは、関連したパリテイを有す
る３２ビツト・データ・スライスのＤ（３１：０）信
号、ＤＰ（３：０）信号、バイト・イネーブル（バイト
の活性化ビツト）ＢＥ（３：０）信号、ＭＴＡＧ信号、
ＥＣＣＥＲＲ信号、ＥＲＲＴＹＰＥ信号及びＧＢＤＰＥ
ＲＲ信号をサポートする。

【００５０】ＵＢＩＦ３４に対して、特別のプロセツサ
識別子のＰＩＤ（７：０）信号が要求側のプロセツサ２
２ａによつて供給される。ＰＩＤ（７：０）信号は、ロ
ーカル・プロセツサ番号ＬＰＮ（１：０）と、ハードウ
エアの識別子ＨＷＩＤ（５：０）とを連結することによ
つて形成される。ＨＷＩＤ（５：０）は、システムのバ
ツクプレイン（backplane）（予備位置）から各カード
に供給される特別なＵＮＩＴＩＤ（１：０）信号と、Ｃ
ＡＲＤＩＤ（３：０）信号とを連結することによつて形
成される。また、要求側のプロセツサ２２ａは、応答デ
ータが順番から外れて返還された場合に応答データを再
度順序付けるために、次に用いられるＰＴＡＧ（７：
０）信号を使用した複数の最上位の読み取り要求をタグ
する。ＵＢＩＦ３４は、供給されたＰＩＤ信号及びＰＴ
ＡＧ信号を、残りのアドレス・バス信号と共に大域バス
２４へ転送する。

【００５１】図示された実施例においては、各プロセツ
サ２２ａは、ただ１つの最上位の読み取り要求を持つこ
とができるが（この制限はプロセツサによつて課せられ
るものであつて、ＵＢＩＦ３４による制限ではない）、
複数の最上位の書き込み要求を持つことができる。各出
力の待ち行列手段４２及び４４は、待ち行列が０の数か
ら、多くとも１つの「大域メモリ」２６の読み取り要求
が続いている少数の「大域メモリ」２６の書き込み要求
信号を含む待ち行列数までを含んでいる。出力信号の待
ち行列手段４２か、または待ち行列手段４４の中に少な
くとも１つの未処理のｒ／ｗ要求信号があれば、ＵＢＩ
Ｆ３４の出力コントローラ７８は、バツフアされている
ｒ／ｗ要求信号を処理するよう、大域バス２４に要求す
る。

【００５２】ローカル・プロセツサ・カードのバス（Ｌ
ＰＣバス）の調停手段 ＬＰＣバス３２のアービタ（ＬＰＣ−ＡＲＢ）７６は、
ＬＰＣバス３２、または大域バス２４に関連する他の装
置に対する要求サイクル、または応答サイクルのため
に、ＬＰＣバス３２に対してアクセスを要求する４個ま
でのローカル・プロセツサをサポートする。プロセツサ
・カード２２上にある４個のプロセツサ２２ａは、読み
取り要求信号、または書き込み要求信号（ｒ／ｗ要求信
号）を「大域メモリ」２６のサブシステムに送るために
ＬＰＣバス３２の調停手段７６に要求を発生する。

【００５３】通常、ＵＢＩＦ３４は、ＬＰＣバス３２の
マスター装置であり、「大域メモリ」２６の読み取りデ
ータをプロセツサ２２ａに返還するために、ＬＰＣバス
３２のデータ・バス（ＬＰＣ−Ｄ）にアクセスを再度獲
得するための最も高い優先度を持つている。従つて、Ｕ
ＢＩＦ３４は、プロセツサ２２ａに直ちに読み取りデー
タを返還し、ローカルのＩ／Ｏ装置、または大域バス２
４に書き込みデータを送るために、プロセツサ２２ａに
ＬＰＣバスのデータ・バス（ＬＰＣ−Ｄバス）を与え
る。ＬＰＣバス３２のアドレス・バス（ＬＰＣ−Ａバ
ス）はローカルのマスター装置だけによつて駆動され、
ＵＢＩＦ３４によつては駆動されない。

【００５４】ＬＰＣバスのアービタ７６、即ち、ＬＰＣ
−ＡＲＢ７６は、ＬＰＣバス３２のアクセスを与えるた
めにラウンド・ロビンの調停技術（アービトレーシヨ
ン）を使用し、そして、ＵＢＩＦ３４がＬＰＣバス３２
の使用を要求した時には、ＵＢＩＦ３４に対して最も高
い優先度を与える。大域バス２４の場合と同じように、
ＬＰＣ−Ｄバス及びＬＰＣ−Ａバスは、減結合され、パ
イプライン動作を行なうようにされる。このことは、与
えられた任意のＬＰＣバス３２のサイクルの間におい
て、ＬＰＣバスのアドレス・バスは、マスター装置によ
つて使用することができ、他方、ＬＰＣバスのデータ・
バスは、スレーブ装置によつて使用できることを意味し
ている。従つて、ＵＢＩＦ３４がＬＰＣ−Ｄバスを介し
て大域読み取りデータを他のローカル・プロセツサ２２
ａに返還している間に、ＬＰＣ−ＡＲＢ７６は、読み取
り要求を送るために、プロセツサ２２ａに対してＬＰＣ
−Ａバスを与えることができる。

【００５５】また、ＬＰＣ−ＡＲＢ７６は、プロセツサ
の出力信号の待ち行列手段が一杯になつた時に大域バス
２４のｒ／ｗ要求サイクルを発生しようとするプロセツ
サ２２ａに対してＬＰＣバス３２を付与しないように、
ＵＢＩＦ３４の出力信号の待ち行列手段４２及び４３を
監視する。ＬＰＣ−ＡＲＢ７６は、対応する「大域バ
ス」の出力信号の待ち行列手段が一杯であつても、ＬＰ
Ｃバスにｒ／ｗの要求サイクルを発生するように、プロ
セツサ２２ａに対してＬＰＣバス３２を付与する。

【００５６】出力信号の待ち行列手段の制御 出力信号の各待ち行列手段４２及び４４は、独立した入
力段のコントローラと、独立した出力段のコントローラ
とによつて制御される。ＦＩＦＯ＿ＣＮＴＲＬ５０ａの
中に設けられている入力段のコントローラは、プロセツ
サ２２ａのｒ／ｗ要求を待ち、そして、その要求信号
を、関連した出力信号の待ち行列手段にエンキユー（en
queue−待ち行列に入れる）する。ＬＰＣ−ＡＲＢ７６
は、要求をストアするために、対応する出力信号の待ち
行列手段中に空きのエントリがある場合だけに限つて、
ＬＰＣバス３２を要求側の装置に付与する。出力段のコ
ントローラは、待ち行列手段の中に未処理の要求信号が
ある時には、ＵＢＩＦ３４の出力バスに対して調停を行
ない、そして、他の未決の要求信号の処理を行なう前
に、若し必要ならば大域バス２４の承認を待つ。

【００５７】読み取り要求、または書き込み要求に応答
して、承認が必要であることが決定されたならば、特定
のプロセツサ２２ａからの複数のバツフアされた書き込
み要求は、連続的なサイクルで大域バス２４に出現する
のを阻止される。

【００５８】出力信号の待ち行列手段のデキユー（取り
出し）の制御 また、出力信号の各待ち行列手段４２及び４４は、ＯＦ
ＩＦＯ＿ＣＮＴＲＬ７８の中に設けられた対応するデキ
ユー（dequeue）コントローラを持つており、このデキ
ユー・コントローラは、要求が大域バス２４上の宛先側
の装置に成功裡に転送された後に、プロセツサ２２ａの
要求を、出力信号の待ち行列手段４２及び４４からデキ
ユーする機能を持つている。待ち行列手段の信号を大域
バス２４上に取り出すときに、プロセツサ２２ａのどの
待ち行列手段を選択するかを選ぶために、４状態のラウ
ンド・ロビンの調停技術が用いられる。宛先側の装置か
ら、有効なＡＣＫ（承認）信号が受け取られた後に、プ
ロセツサ２２ａのｒ／ｗ要求信号はデキユーされる。ま
た、ＡＣＫ／ＮＡＫ信号が宛先側の装置から受け取られ
ない場合でも、要求信号はデキユーされ、この場合、ア
ドレスが不明であることを表示する。有効なＮＡＫ信号
が受け取られた場合に限つて、プロセツサ２２ａのｒ／
ｗ要求は再試行（リトライ）される。然しながら、地域
的なＳＶＳ１０のシステム・ユニツトのために割り当て
られた（ＬＥＮ（２：１）信号の状態によつて決定され
る）プロセツサ２２ａのＩＰＣ（プロセツサ相互の通
信）割り込みサイクルは、ＡＣＫ／ＮＡＫ信号の接続動
作を必要とせず、そして、出力レジスタ（ＯＦＯＲ）に
転送された後に、デキユーされる。以下に説明されるよ
うに、遠隔地のＳＶＳ１０のシステム・ユニツトのため
に割り当てられたプロセツサの相互通信（ＩＰＣ）割込
み信号のサイクルは、通常の大域バス２４のプロセツサ
２２ａの要求信号のサイクルと同じＡＣＫ／ＮＡＫの再
試行と、不成功処理の機構とを使用する。

【００５９】出力信号のバイパス路 プロセツサ２２ａのｒ／ｗ要求信号を、ＯＦＢＲ、５４
ａ及び５４ｂと、ＴＴＬ／ＥＣＬトランジスタのトラン
シーバ３４ｃだけを通過してＬＰＣバス３２から大域バ
ス２４へ直接に転送するために、ＵＢＩＦ３４の出力信
号のバイパス路が設けられる。このバイパス路は、与え
られたプロセツサ２２ａに対して、各プロセツサに対応
する出力信号の待ち行列手段４２、または４４が空であ
り、かつ、大域バス２４へのアクセスを待機している他
のプロセツサの出力信号の待ち行列手段中に未処理の要
求信号がない時に、活性化される。継続中のＡＣＫ／Ｎ
ＡＫ表示を持つ出力信号の待ち行列手段４２及び４４中
に他のプロセツサ２２ａの要求があるかも知れないこと
には注意を払う必要がある。しかし、これら他の要求は
大域バス２４へのアクセスを待機している要求ではない
かも知れず、この場合、与えられたプロセツサ２２ａに
対するバイパス路の使用を活性化する。然しながら、出
力信号の待ち行列手段の中に１つでも未解決の要求信号
を持つているプロセツサ２２ａは、順番を維持するため
に、バイパス路を使用することができない。また、ＮＡ
Ｋ表示は再試行する可能性があるから、プロセツサ２２
ａのすべての要求信号は、各プロセツサに対応する出力
信号の待ち行列手段の中にストアされ、ＡＣＫ／ＮＡＫ
表示を未解決にする。従つて、プロセツサ２２ａのすべ
てのｒ／ｗ要求信号は、宛先側の装置によつて成功裡に
受け取られるまでか、またはエラー状態のための不成功
処理（即ち、バスの時間切れ処理、或は、不明なバス・
アドレスの処理）にされるまで、それらの要求信号に対
応する出力信号の待ち行列手段４２及び４４中にストア
される。

【００６０】大域バスのパリテイ保護 大域バスのパリテイ保護は、大域バス２４のアドレス・
バス、Ａ（３１：０）信号及びデータ・バス、Ｄ（２５
５：０）信号に使用される。ＵＢＩＦ３４の出力段は、
大域バス２４を駆動した時に、ＥＣＣ／Ｐ、６６によつ
てデータ・パリテイを発生し、他方、ＵＢＩＦ３４の入
力段は、大域バス２４からデータを受け取つた時に、Ｐ
／ＥＣＣ、７０によつてデータ・パリテイをチエツクす
る。受け取られたアドレス・パリテイ・ビツト、ＡＰ
（３：０）と比較した時に、Ａ（３１：０）に関して誤
つたパリテイを検出した場合、ＧＢ＿ＡＰＥＲＲ信号が
ＵＢＩＦ−Ａのモジユール３４ａによつて発生される。
受け取られたデータ・パリテイ・ビツト、ＤＰ（３１：
０）と比較した時に、Ｄ（２５５：０）に関して誤つた
パリテイを検出した場合、ＧＢ＿ＤＰＥＲＲ信号がＵＢ
ＩＦ−Ｄのモジユール３４ｂによつて発生される。大域
バス２４のこれらのパリテイ・エラー信号はコンソール
のプロセツサ・インターフエースによつて監視される。
「大域メモリ」２６の応答サイクルの間で、ＬＰＣ＿Ｇ
ＢＰＥＲＲ信号は、読み取りデータと共に要求側のプロ
セツサ２２ａに返還され、そして、大域バス２４から受
け取つたデータのパリテイの状態を反映する。

【００６１】大域バス２４を再試行するタイミング 図１５は、要求側のＵＢＩＦ３４の側から観測した場合
における、大域バス２４に対する代表的な読み取りの再
試行のタイミング順序を示す図である。図示されている
ように、１つのプロセツサ毎に大域バスを再試行する最
大の周波数は７サイクル（即ち、動作速度を４０メガヘ
ルツとして、毎秒１８２メガバイト）である。また、１
つのプロセツサ２２ａからの向い合つた２つの要求信号
が大域バス２４へ出力することができる最大のデータ速
度が示されており、その最大データ速度は、８サイクル
（即ち、動作速度を４０メガヘルツとして、毎秒１６０
メガバイト）である。再試行のタイミングと比較した場
合、余分なサイクルを取る理由は、前の要求信号をデキ
ユーし、そして、出力信号の待ち行列手段において次の
プロセツサ２２ａの要求信号をアクセスしたからであ
る。ＵＢＩＦ３４は、ＡＣＫ表示を受け取つた後か、ま
たは、バスの時間切れ表示を受け取つた後に、デキユー
・ポインタを進める。

【００６２】混合モードのプロセツサの要求 図１６は、混合モードのプロセツサ２２ａの要求信号の
サイクルを向い合せで、単一のＵＢＩＦ３４から発生す
る大域バス２４のタイミング順序を示す図である。この
タイミング順序において、ＵＢＩＦ３４は、４つのロー
カル・プロセツサ２２ａの各々から１つ（または、それ
以上）のプロセツサ２２ａの要求信号を持つており、そ
して、ＵＢＩＦ３４は大域バス２４に対して即時のアク
セスを与えられているものとしている。図１６のタイミ
ング図に示されているように、読み取り要求信号は、Ｐ
１からの書き込み要求信号と、Ｐ２からの読み取り要求
信号と、Ｐ３からの書き込み要求信号とが順次に続いて
いる第１のプロセツサ２２ａ（Ｐ０）に対して発生され
ている。プロセツサ２２ａの発生された要求信号の何れ
かにＮＡＫ表示が与えられたならば、ＵＢＩＦ３４は、
適当な要求信号を再度与える。

【００６３】ＩＰＣ（プロセツサの相互通信）割込みの
サポート ＩＰＣ割込みサイクルは、ＩＰＣの特定のＬＰＣバス３
２及び大域バス２４のサイクルを使用することによつて
サポートされる。ＵＢＩＦ３４の出力セクシヨンの観点
からは、プロセツサ２２ａのｒ／ｗ要求信号のサイクル
と、ＩＰＣ割込み信号のサイクルとを区別することは不
可能である。プロセツサ２２ａのノードは、ローカル・
プロセツサ・カード２２のアドレス・バスを要求し（即
ち、ＬＰＣ＿Ｌ／−Ｇ（ｉ）＝０によつてＬＰＣ＿ＲＲ
ＥＱ（ｉ）を発生する）、かつ、ＩＰＣ割込み信号のサ
イクルとしてＡＢＵＳタイプをタグすることによつて、
ＩＰＣ割込みを発生する。ＩＰＣ割込みサイクルに対し
て、ＬＰＣのＬＰＣ＿ＡＴＹＰＥ＝０信号、ＬＰＣ＿Ａ
（３１：０）信号は、プロセツサ２２ａの選択マスクを
特定し、そして、ＬＰＣ＿ＬＥＮ（３：０）信号はプロ
セツサ２２ａのグループ選択を特定する。ＬＰＣ＿Ｒ／
−Ｗ信号、ＬＰＣ＿ＬＯＣＫ信号及びＬＰＣ＿ＲＭＷ信
号は、ＩＰＣ割込みサイクルに対しては定義されない。
ＵＢＩＦ３４は、通常のプロセツサ２２ａのｒ／ｗ要求
サイクルとしてＩＰＣ割込みサイクルをエンキユーす
る。然し、ＵＢＩＦ３４の入力セクシヨンは、プロセツ
サ２２ａの通常のｒ／ｗ要求サイクルとは異なつて、Ｉ
ＰＣ割込みサイクルをデコードし翻訳する。

【００６４】ローカルＳＶＳ１０のシステム・ユニツト
（ＬＥＮ（２：１）＝００によつて決められるシステム
・ユニツト）に対して割り当てられたプロセツサのＩＰ
Ｃ割込みサイクルは、ＡＣＫ／ＮＡＫの接続動作を必要
とせず、ＵＢＩＦ３４のレジスタ３２ｃへ転送された後
にデキユーされる。然しながら、遠隔地のＳＶＳ１０の
システム・ユニツトのために割り当てられたＩＰＣ割込
みサイクルは、他の大域バス２４のプロセツサ２２ａの
要求サイクルが遂行するのと同じＡＣＫ／ＮＡＫの再試
行と、不成功処理の機構とを使用する。

【００６５】ＵＢＩＦ３４の入力セクシヨン プロセツサ２２ａの４ノード・カードのＵＢＩＦ３４の
入力セクシヨン（図３５及び図３７）は、「大域メモ
リ」２６のサブシステムによつて返還された応答データ
をバツフアするために使用される。大域バス２４が、そ
れに関連した４つのローカルのマスター装置の何れかに
未解決の読み取り要求を持つている時には、ＵＢＩＦ３
４の入力セクシヨンは、毎サイクル毎に大域バス２４を
監視する。従つて、未解決の大域バス読み取り信号のサ
イクルが与えられたならば、入力信号の待ち行列レジス
タ、ＩＦＩＲ５６ａ及び５６ｂは、毎サイクル毎に大域
バス２４のデータ・バスをサンプルし、そして、一致が
生じた時には、レジスタされたデータを適当な入力の待
ち行列手段中に条件付きでストアする。デコーデイング
は、最上位のメモリ識別ビツトのＭＩＤ（７：２）信号
と、ＵＮＩＴＩＤ（１：０）信号及びＣＡＲＤＩＤ
（３：０）信号から形成されたＵＢＩＦのハードウエア
ＩＤ識別子のＨＷＩＤ（５：０）信号とが一致したこと
と、次に、ローカル・プロセツサ・ノードを選択するた
めに、ＭＩＤ（１：０）信号を使用することとによつて
遂行される。

【００６６】大域バスのデータ・パリテイの検査 既に説明したように、ＵＢＩＦ３４の入力セクシヨンは
受け取られたデータ、Ｄ（２５５：０）信号のためのデ
ータ・パリテイを計算し、そして、エラーを検出するた
めに、計算されたデータ・パリテイと、受け取られたデ
ータ・バスのデータ・パリテイ、ＤＰ（３１：０）とを
比較する。各ＵＢＩＦ−Ｄのモジユール３４ｂは、それ
に対応する３２ビツト・データ・スライス（切片）の有
効性を検査し、そして、大域バス２４のサイクル毎に、
データのパリテイ状態信号、ＧＢＤＰＥＲＲ信号を発生
する。大域バス２４のデータ・パリテイ・エラーの８つ
のラインのＧＢＤＰＥＲＲ（７：０）信号は、エラーを
知らせるために、このシステムのバツクプレインの装置
に対して駆動される合成ＧＢ＿ＤＰＥＲＲ信号を形成す
るために共にオア論理演算される。また、ＵＢＩＦ−Ｄ
の８個のモジユール３４ｂは、ＬＰＣバス３２の応答サ
イクルの間の応答データと共に、これらのモジユールと
対応するＧＢＤＰＥＲＲ信号を返還し、これらの信号
は、合成ＬＰＣ＿ＧＢＤＰＥＲＲ信号を発生するため
に、共にオア演算される。この合成データ・パリテイの
状態信号は、返還されたデータを受け取るプロセツサ２
２ａに対する割込みを発生するために用いられる。

【００６７】ＵＢＩＦ３４の入力信号のバイパス路 ＵＢＩＦ３４の入力信号のバイパス（ＩＦＢＲ、５８ａ
及び５８ｂ）は、特定のプロセツサ２２ａの対応する入
力信号の待ち行列手段が空であり、かつ、ＬＰＣバス３
２がＵＢＩＦ３４に使用可能である場合には、その特定
のプロセツサ２２ａのための入力信号の待ち行列手段を
バイパスするために、「大域メモリ」２６の応答サイク
ルを活性化する。そうでない場合には、応答データは、
ＬＰＣバス３２に後で転送するために、対応するプロセ
ツサ２２ａの入力信号の待ち行列手段４６の中にエンキ
ユーされる。

【００６８】応答サイクルのＡＣＫ／ＮＡＫの接続動作 プロセツサ２２ａがＬＰＣバスの応答信号ラインのＬＰ
Ｃ＿ＲＤＹ（ｉ）を発生した後に、常に、要求側のプロ
セツサ２２ａが読み取りデータを受け取るものとしてい
るので、大域バス２４、またはＬＰＣバス３２の応答サ
イクルに対しては、ＡＣＫ／ＮＡＫの接続動作が含まれ
ないことには注意を向ける必要がある。

【００６９】入力信号の待ち行列手段の制御 各ＵＢＩＦ３４の入力信号の待ち行列手段４６及び５０
は、入力段のコントローラ及び出力段のコントローラに
よつて独立して制御される。入力段のコントローラは、
対応するハードウエア識別子（ＨＷＩＤ）と一致する有
効なメモリ応答サイクルのために大域バス２４を監視す
る。最下位の２つのＭＩＤビツト、ＧＢ＿ＭＩＤ（１：
０）がプロセツサ２２ａの４つの入力信号の待ち行列手
段４６の１つを選択している間で、ＧＢ＿ＤＣＹＣＬＥ
信号によつて条件付けられた有効なＧＢ＿ＭＩＤ（７：
２）信号が、ＨＷＩＤ（５：２）信号と等しいときに、
上述の一致が発生する。入力信号のバイパス路が活性化
され、そして、他の応答データがプロセツサの入力信号
の待ち行列手段の中に存在しない場合、有効な大域バス
２４の応答信号がＬＰＣバス３２に通過される。そうで
なければ、入力段のコントローラは、ＬＰＣバス３２上
に次に転送するために、受け取つた応答を、対応する入
力信号の待ち行列手段４６及び５０の中にエンキユーす
る。また、受け取つたデータ・パリテイのエラー状態の
結果は、応答データと共に返還される。ＵＢＩＦ−Ｄの
モジユール３４ｂは、Ｄ（２５５：０）信号、ＭＩＳＣ
信号、ＥＣＣＥＲＲ信号及びＥＲＲＴＹＰＥ信号をバツ
フアし、他方、ＵＢＩＦ−Ａのモジユール３４ａは、Ｍ
ＩＤ（７：０）信号をバツフアする。ＵＢＩＦ３４のす
べてのモジユールは、大域バス２４のデータ・バス信
号、ＧＢ＿ＤＣＹＣＬＥ信号、ＧＢ＿ＭＩＤ（７：０）
信号及びそれらと対応する応答ビツトを監視し、並列に
同じ機能を遂行する。

【００７０】出力段のコントローラは、ＬＰＣバスの装
置に対してエンキユーされた応答信号のサイクルを返還
する責任を持つている。エンキユーされた応答信号が与
えられたならば、出力段のコントローラは、必要に応じ
てＬＰＣバス３２のために調停を行ない、そして、ＬＰ
Ｃ＿ＲＤＹ（ｉ）信号によつて表示された、準備完了の
プロセツサ２２ａに対してメモリの応答を返還する。複
数の入力信号の待ち行列手段がデータを含む時には、Ｌ
ＰＣバスの各装置への応答を発生するために、ラウンド
・ロビン調停技術が使用される。ＵＢＩＦ３４はＬＰＣ
バス３２のデータ・バスに対して最も高い優先度を持つ
ている。

【００７１】プロセツサ２２ａのｒ／ｗ要求信号の代表
的なタイミング順序 図７乃至図１４は、ＬＰＣバス３２、ＵＢＩＦ３４の出
力バス及び大域バス２４上の読み取り要求信号及び書き
込み要求信号のタイミングの順序を示している。

【００７２】図１３及び図１４に示したタイミングの順
序において、４つのローカル・プロセツサ２２ａのすべ
てがＬＰＣバス３２上に「大域メモリ」２６の要求信号
を同時に（または、相次いで）発生し、そして、すべて
のＵＢＩＦ３４のプロセツサ２２ａの出力信号の待ち行
列手段は空になつている。ローカル・バスを与える優先
順位は、プロセツサ（０）の要求信号がタイミングの順
序の開始時において（即ち、バス・サイクル２におい
て）最も高い優先度を持つている。更に、大域バス２４
の調停のタイミングは、他のＵＢＩＦ３４が大域バス２
４を使用しようとしており、ローカルＵＢＩＦ３４が大
域バス２４に対して排他的なアクセスを与えられてい
る。図示したタイミング図に示されているように、各プ
ロセツサ２２ａは、優先順位に従つてそれらに対応する
「大域メモリ」２６の要求信号を発生するように、ＬＰ
Ｃバス３２にアクセスが与えられる。この例において、
すべての内部の待ち行列手段は、タイミング順序の開始
の時点で空であり、大域バス２４を同時に要求する他の
ＵＢＩＦ３４は無いから、プロセツサ２２ａのすべての
要求信号は単一のサイクルでＵＢＩＦ３４を介して（Ｏ
ＦＢＲ５４ａ及び５４ｂを経て）通過し、大域バス２４
上に転送するために、外部のＵＢＩＦ３４のＴＴＬ／Ｅ
ＣＬの出力レジスタ３４ｃにラツチされる。また、各プ
ロセツサのｒ／ｗ要求信号は、宛先側の装置からの承認
信号（即ちＡＣＫ信号）の受け取りを未解決にしたま
ま、対応する出力信号の待ち行列手段４２及び４４の中
にストアされる。宛先側の装置からの承認信号が来なか
つた場合（即ち、図３８のＮＡＫ信号）、ＵＢＩＦ３４
の出力段は、このサイクルを再試行する。従つて、プロ
セツサ２２ａのすべてのｒ／ｗ要求信号は、宛先側の装
置によつて成功裡に受け取られるか、または、エラー状
態によつて不成功に終る（即ち、バスの時間切れ、また
は大域バス２４の不明アドレスの処理）まで、それらの
対応する出力信号の待ち行列手段４２及び４４にストア
される。

【００７３】図３９は、ＧＢ＿ＰＧＮＴ信号が遅延され
た結果、３つの後続の要求信号が出力信号の待ち行列手
段から来ている間で、第１の要求に出力信号のバイパス
路を使用させる状態を示している。

【００７４】図２１はプロセツサ・ノードによつて発生
された単一の大域メモリの読み取りサイクルを示してい
る。読み取り要求は、直ちに承認され、プロセツサのＵ
ＢＩＦ３４の出力信号のバイパス路を通過し、サイクル
５の大域バス２４上に現れる。大域バス２４上の読み取
り要求信号と、サイクル１９の後続する読み取り応答信
号との間の時間は、大域メモリの読み取りサイクル期間
（１４サイクル）である。従つて、大域バス２４の応答
信号サイクルは入力信号のバイパス路を通つて通過し、
サイクル２１及び２２においてＬＰＣバス上に現れる。

【００７５】図４０はプロセツサ・カード上で４つのプ
ロセツサ・ノードに割り当てられた４つの大域メモリの
応答信号のサイクルを示している。最初の４つの応答信
号のサイクル（０、１、２）は入力信号のバイパス路に
使用するが、４番目の応答信号のサイクルは、入力信号
のバイパス・レジスタが動作中である間に、４番目の信
号のサイクルがＵＢＩＦ入力に現れたとすれば、入力信
号の待ち行列手段を使用する。

【００７６】データ・ブロツクの読み取りのサポート ＵＢＩＦ３４は、データ・ブロツクの読み取りサイクル
をサポートするために、バツフア作用と、データ・フロ
ー制御とを与える。Ｉ／Ｏプロセツサ・カード上のＨＩ
ＰＰＩのトランスミツタのようなプロセツサ、またはＩ
／Ｏインターフエースは「大域メモリ」２６から、連続
したデータのブロツクを転送するために、データ・ブロ
ツクの読み取りのサイクルを用いる。通常、これらの装
置は、一度に２５６ビツトの単一のワードを受け取る
が、ＵＢＩＦ３４は、「大域メモリ」２６のサブシステ
ムから、大域バス２４上で向い合う応答信号のサイクル
を受け取り、１つのローカル装置毎に８個の２５６ビツ
ト・ワードまでをバツフアする。要求側の装置へのデー
タの返還は、対応するＬＰＣバス３２の応答ラインのＬ
ＰＣ＿ＲＤＹ（ｉ）信号によつて制御される。図１７
は、ブロツクの長さを４（つまり、ＬＰＣ＿ＬＥＮ
（３：０）＝２．）として、１つのブロツク読み取りの
サイクルに対してＬＰＣバス３２上の信号のタイミング
の順序を示している。図示したタイミングの順序は、ロ
ーカル装置が、データ・ブロツクの読み取りデータの最
大速度で２つのワードを受け取つた後で、次の２つのワ
ードを受け取る前に、１サイクルの間でＬＰＣ＿ＲＤＹ
（ｉ）を除去する例を示している。動作速度が４０メガ
ヘルツで、かつバス相互の間で競合がないものとして、
１つのプロセツサ当りの最大ブロツク読み取りデータの
帯域幅は、毎秒２５６メガバイトであることには注意を
喚起する必要がある。

【００７７】プロセツサ相互間の通信（ＩＰＣ）割込み
のサポート 既に説明したように、ＳＶＳ１０は、プロセツサ２２ａ
によつて、１つのプロセツサ２２ａ、またはプロセツサ
のグループに割込みを送ることを可能にしたプロセツサ
の間の直接通信（ＩＰＣ）機構を含んでいる。このＩＰ
Ｃ機構は、プロセツサ２２ａのノード及びＵＢＩＦ３４
の中の両方のハードウエアでサポートされており、割込
みメツセージのサイクルとしてトリガされる大域バス２
４及びＬＰＣバス３２の特別のバスのサイクルを使用し
て実現している。これに関連して、別表Ａの大域バス２
４の信号の定義中のＡＴＹＰＥ信号の定義を参照された
い。ＩＰＣ割込み検出機構はＵＢＩＦ３４とは別の外部
的な手段で処理される。

【００７８】図１８はプロセツサ２２ａのノードによつ
て発生された割込みメツセージのパケツトの要素を示し
ている。ＰＢＩＦ２２ｄは、ｒ／ｗ用ＩＰＣ４ビツト・
レジスタ（ＧＳＩ）と、３２ビツトのプロセツサ選択マ
スク（ＰＳＭ）とで構成されたｒ／ｗ用のＩＰＣ４０ビ
ツト・レジスタ（ＩＰＣＲ）２２ｅを含んでいる。４ビ
ツトのグループ選択フイールドは、割込みメツセージの
宛先側のグループとして、ＳＶＳ１０のシステム・ユニ
ツト（４個の内の１個）及びプロセツサの組（即ち計算
用プロセツサ２２ａ、またはＩ／Ｏプロセツサ２８ａ）
を特定する。３２ビツトのＰＳＭフイールドは、選択さ
れたプロセツサのグループの内のどのプロセツサが割込
みを受けるものであるかを特定する。ＰＳＭフイールド
のビツト位置（ｉ）中の１の値は割込みを受けるプロセ
ツサ（ｉ）を活性化する。従つて、１つのＩＰＣ割込み
メツセージのサイクルを発生することによつて、選択さ
れたグループの中の任意の他のプロセツサ、またはプロ
セツサの組に割込み信号を転送することを、任意のシス
テム・プロセツサ２２ａによつて行なうことができる。
データ処理システムが複数ユニツトの構成であるとし
て、選択されるグループは、ローカルＳＶＳ１０のシス
テムの中の３２個の計算用プロセツサ２２ａか、Ｉ／Ｏ
プロセツサ２８ａか、またはコンソール・プロセツサで
あつてもよい。

【００７９】本発明の１つの側面に従うと、ＬＥＮ
（３：０）及びＡ（３１：０）を夫々、グループ選択識
別子及びプロセツサの選択マスクとした場合、割込みメ
ツセージのサイクルは、ＬＢ＿ＡＴＹＰＥ＝０及びＧＢ
＿ＡＴＹＰＥ＝０により夫々表示されるような、ＬＰＣ
バス３２及び大域バス２４に関する特別のアドレス信号
のサイクルとして現れる。割込みメツセージのサイクル
は、要求された値を、ＰＢＩＦ、２２ｄ（図６）中のＩ
ＰＣレジスタ（ＩＰＣＲ）２２ｅ中に書き込み、次に、
「割込み転送レジスタ」（ＳＩＲ）２２ｆに任意の値を
書き込むことによつて開始される。ＰＢＩＦ２２ｄは、
ＵＢＩＦ−Ａのモジユール３４ａの要求信号の出力の待
ち行列手段４２及び４４中の割込みメツセージ信号のサ
イクルをエンキユーするＩＰＣＲレジスタ２２ｅ中の現
在の値を使用して、ＬＰＣバス３２上にＩＰＣ割込みサ
イクルを発生する。次に、ＵＢＩＦ−Ａのモジユール３
４ａは、大域バス２４上に、対応するＩＰＣ割込みサイ
クルを発生する。

【００８０】ＰＢＩＦ２２ｄ及びＵＢＩＦ−Ａのモジユ
ール３４ａは、ＩＰＣ割込みサイクルを発生するため
に、ＬＰＣバス３２及びＬＰＣ−ＡＲＢ７６に通常の読
み取り要求信号を発生する。ＬＥＮ（２：１）信号によ
り決定されるローカルＳＶＳ１０のシステム・ユニツト
のために割り当てられたＩＰＣ割込みサイクルは、ＡＣ
Ｋ／ＮＡＫの接続動作を必要とせず、割込みサイクルが
大域バス２４のＴＴＬ／ＥＣＬのレジスタ３４ｃに転送
された後に、デキユーされる。遠隔地のＳＶＳ１０のシ
ステム・ユニツトのために割り当てられたＩＰＣ割り当
てサイクルは、通常の大域バス２４のプロセツサ２２ａ
の要求信号のサイクルと同じＡＣＫ／ＮＡＫの再試行
と、不成功処理の機構を使用する。

【００８１】図１９に示したように、各ＵＢＩＦ３４の
ＩＰＣ割込みロジツク３４ｄは、ＧＢ＿ＡＴＹＰＥ＝０
によつて示されるように、割込みメツセージのサイクル
の発生のために、毎サイクル毎に大域バス２４のアドレ
ス・バスを監視する。ＩＰＣ割込みサイクル検出ロジツ
ク３４ｅが有効なＩＰＣサイクルを検出すると、サイク
ル検出ロジツク３４ｅは、「プロセツサ選択ロジツク」
３４ｆによつて、特定された４ビツトのグループ選択識
別子と、対応するハードウエア識別子、ＨＷＩＤ（４：
３）とを比較させて、割込みを受け取ることが選択され
たか否かを決定する。若し、割込みを受けることが選択
されたならば、ＵＢＩＦ３４は、そのローカル・プロセ
ツサに対応するプロセツサ選択マスク中の該当する４ビ
ツト・フイールドを選択するために、ＨＷＩＤ（２：
０）信号を使用し、そして、選択されたローカル・プロ
セツサに対して１クロツク・サイクルの割込み信号、Ｌ
ＰＣ＿ＩＰＣＩＮＴＲ（３：０）信号を発生する。割り
込み選択機構の説明は以下の項の記載と図１９図のブロ
ツク図で与えられる。

【００８２】ＧＳＩ（３）の状態は、計算用プロセツサ
２２ａか、またはＩ／Ｏ用プロセツサ２８ａを選択す
る。このフイールドはＨＷＩＤ（５）と比較される。Ｇ
ＳＩ（２：１）は宛先側のＳＶＳ１０のシステム・ユニ
ツトを選択する。このフイールドはＨＷＩＤ（７：６）
と比較される。ＨＷＩＤ（４：２）は、コンピユータ選
択マスクのフイールド中の８ビツト・フイールド、４ビ
ツト・フイールドの１つを選択するために用いられる。
ＩＰＣＩＮＴＲ（３：０）信号は選択プロセツサの割込
み信号であり、これらの各信号は、関連したプロセツサ
２２ａ、または２８ｂのプロセツサ割込み入力に供給さ
れる。

【００８３】ＰＢＩＦ２２ｄは、若しプロセツサが割込
み可能であれば、プロセツサの割込みを発生するプロセ
ツサ割込みレジスタ（ＰＩＲ）２２ｇの中の内部のＩＰ
Ｃ割込みビツトをセツトするために、割込み信号、ＬＰ
Ｃ＿ＩＰＣＩＮＴＲ（ｉ）を使用する。割込み処理が行
なわれた後、割込まれたプロセツサによつて実行される
ソフトウエアは、割込み終了レジスタ（ＣＩＲ）２２ｈ
中の対応するビツトに１を書き込むことによつてＩＰＣ
割込みビツトをリセツトする。

【００８４】Ｉ／Ｏプロセツサ・カード２８のサポート 図２０はＳＶＳ１０の「Ｉ／Ｏプロセツサ・カード」２
８のブロツク図を示す。Ｉ／Ｏプロセツサ・カード２８
は、プロセツサ・カード２２上のプロセツサ・ノードの
１つと同じプロセツサ・ノード、Ｐ０と、夫々毎秒１０
０メガバイトの単方向チヤンネルである２つのＨＩＰＰ
Ｉのレシーバ２８ｂと、２つのＨＩＰＰＩのトランスミ
ツタ２８ｃとを含んでいる。トランスミツタのセクシヨ
ン２８ｃはトランスミツタＨＰＴを含んでおり、ＨＰＲ
セクシヨン２８ｂは２つのＨＩＰＰＩレシーバ・チヤン
ネルを含んでいる。ＨＰＴ２８ｃ及びＨＰＲ２８ｄの中
において、毎秒１００メガバイトの２つのチヤンネルを
与えるために２つのチヤンネルは独立して動作する。Ｉ
／Ｏプロセツサ・カードの動作は、本出願人による米国
特許出願第０７／７３４３５９号を参照されたい。

【００８５】プロセツサ・カード２２と同じように、Ｉ
／Ｏプロセツサ・カードのＵＢＩＦ３４は大域バス２４
に対して共有インターフエースを与える。ＵＢＩＦ３４
により与えられる機能は、上述した通りであるが、それ
に加えて、ローカル・プロセツサ・ノード２８ａと、Ｈ
ＩＰＰＩのインターフエース２８Ｂ及び２８Ｃとの間の
ＬＰＣバス３２のサイクルをサポートする。ＬＰＣ＿Ｌ
／−Ｇ（３：０）信号の制御ラインを使用して、ローカ
ル・プロセツサ・ノード２８ａは大域バス２４のサイク
ルを遂行するためにＬＰＣバス３２を要求することがで
き、この場合、ＵＢＩＦ３４は、その要求をバツフア
し、そして、大域バス２４に対して必要な接続動作を遂
行する。また、ローカル・プロセツサ・ノード２８ａは
ＬＰＣバスのサイクルを遂行するためにローカルＬＰＣ
バス３２を要求することができ、この場合、ＵＢＩＦ３
４はＬＰＣバス３２に対して調停制御を与える。従つ
て、ローカル・プロセツサによつて、ＬＰＣバスのサイ
クルが発生され、ＨＩＰＰＩのインターフエース２８ｂ
及び２８ｃによつて受け取られるか、または却下され
る。また、ＨＩＰＰＩのインターフエース２８ｂ及び２
８ｃは、ローカル・プロセツサの読み取り要求信号に応
答して、読み取りデータを返還するためにＬＰＣバス３
２を要求することができる。図２２は、ＬＰＣバス３２
上のローカル・プロセツサの書き込み要求信号のサイク
ルのタイミングの順序を示している。図示されたよう
に、大域バス２４の要求信号とＬＰＣバス３２の要求信
号との間の相異は、ＬＰＣ＿ＲＲＥＱ信号のサイクル、
またはＬＰＣ＿ＷＲＥＱ信号のサイクルの間のＬＰＣ＿
Ｌ／−Ｇの値（ＬＰＣバスに対しては１、大域バスに対
しては０）が相異するためである。

【００８６】大域メモリ・カード２６のサポート 図４は、大域メモリ・カード２６との関連でＵＢＩＦの
モジユールが使用された場合のＵＢＩＦ−Ａのモジユー
ル３４ａの構成を示している。また、図３０と、図３
２、図３４、図３６及び図３７を参照されたい。

【００８７】図２３はＳＶＳ１０の大域メモリ・カード
２６のブロツク図を示している。大域メモリ・カード２
６は、４つの独立したメモリ・バンク（Ｂ０乃至Ｂ３）
を含んでおり、各メモリ・バンクは３２メガバイト（Ｍ
Ｂ）、または６４メガバイトのダイナミツク・ランダム
・アクセス・メモリ（ＤＲＡＭ）と、８メガバイト、ま
たは１６メガバイトのＥＣＣメモリとを持つている。ま
た、各メモリ・バンクはメモリ・アレイ２６ｂと、メモ
リ・コントローラ２６ｃと、共通の大域メモリ・カード
（ＧＭＣ）のバス２６ａに対するインターフエース２６
ｄとを含んでいる。４つのメモリ・バンクのすべては、
大域バス２４に接続するために共通のＵＢＩＦ３４を共
有している。

【００８８】ＳＶＳ１０の大域メモリ２４をサポートす
るために、ＵＢＩＦ３４に与えられている付加的な特徴
は、メモリ・バンクのスケジユール機能と、アドレスの
インターリーブ機能と、メモリ・サイズのオプシヨン機
能と、エラー検出及び訂正機能と、例外処理機能とであ
る。

【００８９】ＵＢＩＦ３４は、大域メモリ・カード２６
に設置された場合、下記の機能を遂行する。

【００９０】大域メモリ・バンクのスケジユーリング：
ＵＢＩＦ３４の入力セクシヨンは４つのメモリ・バンク
（Ｂ０乃至Ｂ３）に対して高レベルでスケジユールする
機能を持つている。すべての大域読み取り要求及び書き
込み要求信号は、メモリ・バンクの１つに関連されてい
る４個の８単位（deep）の信号の待ち行列の各々を処理
するために、対応するメモリ・バンクの信号の待ち行列
手段４２、４４及び４６の中にエンキユーされる。入力
信号のバイパス路は、ＵＢＩＦ３４が大域メモリ２６に
動作している時には使用できない。ＵＢＩＦ−Ａのモジ
ユール３４ａは、大域メモリ・バンクを順序付けるため
に、信号ＧＭＣ＿ＲＤＹ（３：０）及びＧＭＣ＿ＬＤＭ
ＡＲ（３：０）（別表Ｃ）を使用する。ＧＭＣ＿ＲＤＹ
（ｉ）は、大域メモリ・バンク（ｉ）が新しい要求を受
け取る準備を完了したか否かを、ＵＢＩＦ−Ａのモジユ
ール３４ａに通知する。ＧＭＤ＿ＬＤＭＡＲ（ｉ）信号
は、大域メモリ・バンクの動作をスケジユールするため
にＵＢＩＦ−Ａのモジユール３４ａによつて発生され
る。メモリ・バンク（Ｂ０乃至Ｂ３）は、読み取りデー
タを返還するために、大域メモリ・カードのバス２６ａ
のデータ・バスに対して調停するＧＭＣ＿ＷＲＥＱ
（３：０）信号及びＧＭＣ＿ＰＧＮＴ（３：０）信号を
使用する。

【００９１】ＥＣＣの発生／訂正：ＵＢＩＦ−Ｄのモジ
ユール３４ｂは、大域メモリ２６に書き込まれた各３２
ビツト・データ・スライスに対してＰ／ＥＣＣ７０を使
用して、８ビツトＥＣＣコードを発生する。８ビツトの
ＥＣＣコードは、読み取り動作の間で次のエラー検出／
検査のために、データと共にストアされる。読み取り動
作の間で、供給された８ビツトＥＣＣは、ＥＤＣ６８に
よつて１ビツト・エラーを訂正し、そして、供給された
メモリのデータ中の２ビツト・エラーを検出するために
使用される。ＵＢＩＦ３４は、返還データと共に、この
ＥＣＣ状態情報（ＥＣＣエラー及びエラーのタイプ）を
大域バス２４に与える。

【００９２】大域バスのアドレス・マツピング（ＡＭＡ
Ｐ５７）：ＵＢＩＦ３４のこの機能は、ＭＣＡＲＤ
（３：０）により、そして、メモリのインターリーブ・
フアクタ、ＩＳＥＬ（３：０）によつて特定された時
に、システム中に設置された大域メモリ・カード２６の
数に基いて与えられた大域メモリ・アドレスを再編成す
ることを含んでいる。ＵＢＩＦ３４は、大域メモリ・バ
ンクに対して２４ビツトの「フラツト」アドレスを発生
し、この場合、Ａ（９：０）は列アドレス（ＣＡＳ）を
特定し、Ａ（１９：１０）は行アドレス（ＲＡＳ）を特
定する。４メガビツトＤＲＡＭを使用した時には、Ａ
（２１：２０）はランク及び側面（side）を選択し、そ
して、Ａ（２３：２２）は使用しない。１６メガビツト
のＤＲＡＭ（１０本のＣＡＳライン、１２本のＲＡＳラ
イン）を使用した時には、Ａ（２１：２０）は１２ビツ
トの行アドレスの部分であり、そして、Ａ（２３：２
２）はランク及び側面を選択する。

【００９３】本発明の１つの側面に従つた減結合の読み
取り／修正／書き込み信号のサイクルを遂行することに
よつて、大域メモリに対して部分的な書き込みを行なう
ことができる。部分書き込み信号のサイクルがＵＢＩＦ
３４により受け取られると、ＵＢＩＦ３４は大域メモリ
２６に対して読み取り／修正／書き込みサイクルを遂行
する。読み取りサイクルを最初に発生したＵＢＩＦ３４
は、与えられたバイト・イネーブル（enable）を使用し
て大域バス２４のデータとＤＲＡＭのデータとを併合
し、ＥＣＣを再度計算し、そして、そのデータを選択さ
れたメモリ・バンクに書き戻す。メモリのデータの中に
訂正することが不可能なエラーが検出されると、バイト
・イネーブルを滅勢することにより、ＵＢＩＦ−Ｄのモ
ジユール３４Ｂは、ＥＣＣをすべて１に書き込んで、次
の読み取りにおいて、訂正不能なＥＣＣエラーとして検
出される。

【００９４】ＡＣＫ／ＮＡＫの回答：供給された大域バ
ス２４と、ＭＣＡＲＤ（３：０）及びＩＳＥＬ（２：
０）とによつて決定された時に有効なカード・アドレス
が与えられたとして、ＵＢＩＦ３４の入力セクシヨン
は、宛先側の大域メモリ２６のメモリ・バンクの入力信
号の待ち行列手段４６の状態に基いてＡＣＫ信号か、Ｎ
ＡＫ信号の何れかを発生する。

【００９５】アドレス・パリテイ及びデータ・パリテイ
のエラー検出：ＵＢＩＦ３４は、ＵＢＩＦが読み取り要
求信号か、または書き込み要求信号を受け取つた時に、
受け取つた大域アドレスＡ（３１：０）信号及びデータ
Ｄ（２５５：０）信号の有効性を検査する。ＥＣＬ／Ｔ
ＴＬのトランシーバ３４ｃからの入力について、ＵＢＩ
Ｆ３４は与えられたアドレス及びデータに関するパリテ
イを計算する。ＵＢＩＦ−Ａのモジユール３４ａは、入
力信号の待ち行列のレジスタ、ＩＦＩＲ５６ａの中にク
ロツクされているアドレスに続くクロツク・サイクルに
おいて、ＧＢＡＰＥＲＲに誤つたアドレス・パリテイを
通知する。次に、このラインは外部にレジスタされ、そ
して、エラーの通知のために、コンソール１４によつて
監視されている共有ＧＢ＿ＡＰＥＲＲ信号を駆動する。
大域メモリ２６の書き込みに対して、各ＵＢＩＦ−Ｄの
モジユール３４ｂは、関連する３２ビツト・データ・ス
ライスのパリテイを計算し、そして、計算されたパリテ
イと、供給されたパリテイとを比較する。各ＵＢＩＦ−
Ｄのモジユール３４ｂは、ＩＦＩＲ５６ｂの中にクロツ
クされているデータに続くクロツク・サイクルにおい
て、ＧＢＤＰＥＲＲに誤りのデータ・パリテイを通知
し、１サイクル後にＧＢ＿ＤＰＥＲＲとして大域バス２
４に駆動される誤つたパリテイ表示を通知する。

【００９６】次に近接したレジスタのＧＭＣ＿ＮＥＮＥ
の計算：次に近接したＧＭＣ＿ＮＥＮＥ（３：０）信号
は、入力信号の待ち行列手段の次に近接したレジスタ
（ＩＦＮＲ）８０中の大域メモリ２６のバンクに送られ
た最後のアドレスを保持することによつて発生される。
入力信号のキユー／デキユー・ポインタは、ＮＥＮＥ信
号に関連して大域メモリ２６のタイミングを満足させる
ために、ＬＤＭＡＲを発生した後に自動的に増加され
る。

【００９７】読み取り−ロツク／書き込み−アンロツク
処理：メモリ・モード０における動作の時に、読み取り
ロツク・サイクルの発生は、大域メモリ・バンクに通常
の読み取りサイクルを遂行させる。次に、ＵＢＩＦ３４
は、対応する書き込み−アンロツクのサイクルが受け取
られるまで、影響されたメモリ・ロケーシヨン（３２バ
イト幅）をロツクする。ＩＦＩＲ５６において読み取り
−ロツクを受け取つた時、入力段コントローラは、読み
取り−ロツク・アドレスと、ロツク・アドレス・レジス
タＬＡＲ８２中のプロセツサ識別子（ＰＩＤ）とを保存
する。単一のワードのｒ／ｗ要求及びブロツク−読み取
り要求は、アドレスが一致した時に現在のＬＡＲ及びＮ
ＡＫ要求に対してチエツクされる。活動中の読み取り−
ロツク・サイクルを発生したのと同じプロセツサからの
ｒ／ｗ要求だけが、与えられたＰＩＤと、ＬＡＲ８２の
中に保存されたＰＩＤとをマツチすることによつて決定
されたときに受け取られる。

【００９８】メモリ・モード０において、読み取り−ロ
ツク／書き込み−アンロツク・サイクルは上述したよう
に動作する。然しながら、メモリ・モード１において動
作する時には、読み取り−ロツク・サイクルは要求され
たデータを返還し、そして、特定されたメモリ・アドレ
スにすべて１（２５６ビツト）を書き戻す。書き込み−
アンロツク・サイクルは、メモリ・モード１における通
常の書き込みサイクルと同じ機能を果たす。

【００９９】大域バスのアドレス・マツプ 表１はＳＶＳ１０の大域アドレスのマツプを記載してい
る。大域アドレス空間は、４ギガ・ワード×３２バイト
／ワードとして形成された１２８ギガバイトである。す
べての大域アドレスは３２バイト境界で整列されてい
る。大域バス２４上に２５６ビツト幅のデータ・ワード
を作り上げる８個の３２ビツト・ワードがＧＢ＿ＲＭＷ
により表示されている部分的に有効なデータを含んでい
る時には、バイト・イネーブルは、大域メモリ２６に対
する部分的な書き込みをサポートするために使用され
る。

【０１００】 表１ ＤＲＡＭ カード バンクのインタ アドレスの範囲 メモリ の技術 の数 ーリービング の合計 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 4Mヒ゛ツト 1 4 0乃至256MB 256Mハ゛イト 4Mヒ゛ツト 2 8 0乃至512MB 512Mハ゛イト 4Mヒ゛ツト 3 8＋4 0乃至512MB、2GB乃至2.256GB 768Mハ゛イト 4Mヒ゛ツト 4 16 0乃至1Gハ゛イト 1024Mハ゛イト 16Mヒ゛ツト 1 4 0乃至1GB 1Gハ゛イト 16Mヒ゛ツト 2 8 0乃至2GB 2Gハ゛イト 16Mヒ゛ツト 3 8＋4 0乃至3GB 3Gハ゛イト 16Mヒ゛ツト 4 16 0乃至4GB 4Gハ゛イト

【０１０１】以上述べたように、ＳＶＳ１０の大域バス
２４のアドレス・バスは１２８ギガバイト（ＧＢ）をサ
ポートするけれども、ＵＢＩＦ３４の実施は、大域アド
レスの範囲を３２ギガバイトに制限する。ＵＢＩＦ３４
にサポートされたアドレス空間は４つの８ギガバイトの
領域に分割される。第１領域（ＲＵが０バイトから８ギ
ガバイトまで）はＳＶＳ１０の大域メモリ・カード２６
を含み、他方、残りの３つの領域は、遠隔地のＳＶＳ１
０のシステム・ユニツトをアクセスすることができる。
これらの８ギガバイトのマツピング・ウインドウの各々
は、遠隔地のＳＶＳ１０のシステム・ユニツト中の対応
する大域メモリ２６にアクセスする。

【０１０２】各ＳＶＳ１０のバツクプレイン（backplan
e）（予備装置）は、夫々のメモリ・カードが２５６メ
ガバイト（４メガビツトのＤＲＡＭによる）か、または
１ギガバイト（１６メガビツトのＤＲＡＭによる）を含
む４つまでのメモリ・カードをサポートする。アドレス
をデコードするための目的のために、ＵＢＩＦ３４にお
いて、各大域メモリ・カード２６は２つのギガバイトの
ＤＲＡＭを含んでいるものとする。３つのメモリ・カー
ド２６を持つシステムに対して、２つの異なつたインタ
ーリーブの要因がある。最初の２つのカードは下部の４
ギガバイトのアドレス範囲に跨がつて８つの方法でイン
ターリーブされ、他方、第３のカードは、４乃至８ギガ
バイトのアドレス範囲に常駐し、それ自身の４つのメモ
リ・バンクに跨がつてインターリーブされるだけであ
る。

【０１０３】大域バス・アドレスを再度マツプすること 大域メモリ・カード２６への入力アドレスは、ＭＣＡＲ
Ｄ（３：０）と、ＩＳＥＬ（２：０）によつて特定され
るインターリーブ・フアクタとによつて特定されるよう
に、大域メモリ・カード２６の数に基いて再マツプされ
る。ＭＣＡＲＤ（３：０）信号は、バスを通過し、オー
プン・コレクタの４つの双方向性信号であつて、ＵＢＩ
Ｆ−Ａのモジユール３４ａに関する各大域メモリ・カー
ド２６の存在、または不在を表示する信号である。各Ｍ
ＣＡＲＤ信号は、各バツクプレインのメモリ・カードの
スロツトについて独特なものである。各大域メモリ・カ
ード２６は、カードが設置されているスロツトによつて
決定される独特のＭＣＡＲＤラインを駆動する。ＭＣＡ
ＲＤ（３：０）信号を監視することによつて、ＵＢＩＦ
−Ａのモジユール３４ａは、カードからカードへのイン
ターリーブ・モードを決めるために、大域メモリ・カー
ド２６の合計数を決定する。また、ＵＢＩＦ−Ａのモジ
ユール３４ａは、アドレスの範囲を決めるために、信号
ＣＡＲＤＩＤ（３：０）を監視する。ＣＡＲＤＩＤ
（３：０）からＭＣＡＲＤ（３：０）へのマツピングは
下記の表２に示されている。

【０１０４】 表２ スロツト ＣＡＲＤＩＤ（３：０） ＭＣＡＲＤ（３：０） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− メモリ−０ １１００ ０００１ メモリ−１ １０１１ ００１０ メモリ−２ １０１０ ０１００ メモリ−３ １０１１ １０００

【０１０５】下記の表３及び表４は、１から４までのメ
モリ・カードと、種々のインターリーブ・フアクタが与
えられた場合、ＵＢＩＦ−Ａのモジユール３４ａによつ
てサポートされたアドレス・マツピングの機能を示して
いる。表中の「Ｎ＿カード」の項目は、設置されたメモ
リ・カードの数を表わしている。

【０１０６】 表３ N_カート゛ ISEL MA(23:20) MA(9) NA(8:7) MA(6:5) MA(4:3) MA(2:1) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 1 0 A(25:22) A(9) A(8:7) A(6:5) A(4:3) A(21:20) 1 1 A(25:22) A(9) A(8:7) A(6:5) A(21:20) A(2:1) 1 2 A(25:22) A(9) A(8:7) A(21:20) A(4:3) A(2:1) 1 3 A(25:22) A(9) A(21:20) A(6:5) A(4:3) A(2:1) 2 0 A(26:23) A(9) A(8:7) A(6:5) A(4),A(22) A(21:20) 2 1 A(26:23) A(9) A(8:7) A(6),A(22) A(21:20) A(2:1) 2 2 A(26:23) A(9) A(8),A(22) A(21:20) A(4:3) A(2:1) 2 3 A(26:23) A(22) A(21:20) A(6:5) A(4:3) A(2:1) 4 0 A(27:24) A(9) A(8:7) A(6:5) A(23:22) A(21:20) 4 1 A(27:24) A(9) A(8:7) A(6:5) A(23:22) A(2:1) 4 2 A(27:24) A(9) A(23:22) A(21:20) A(4:3) A(2:1)

【０１０７】 表４ N_カート゛ ISEL(1:0) BSEL(3:0) CARDSEL(1:0) −−−−−−−−−−−−−−−−−−−−−−−−−− 1 00 A(2:0) 00 1 01 A(4:3) 00 1 10 A(6:5) 00 1 11 A(8:7) 00 2 00 A(2:0) 0,A(3) 2 01 A(4:3) 0,A(5) 2 10 A(6:5) 0,A(7) 2 11 A(8:7) 0,A(9) 4 00 A(2:0) A(4,3) 4 01 A(4:3) A(6:5) 4 10 A(6:5) A(8:7)

【０１０８】アドレス・インターリービングのオプシヨ
ン ＵＢＩＦ−Ａのモジユール３４ａのアドレスのデコーデ
イング・ロジツクは、ＴＢＩＦ−Ａのモジユール３４ａ
のＩＳＥＬ（１：０）における２ビツト・モードの選択
によつて特定されるように、種々のメモリ・バンクのイ
ンターリーブのフアクタをサポートする。ＩＳＥＬ
（１：０）＝００、０１、１０、１１は、１枚か、２枚
か、または３枚の大域メモリ・カード２３が設置されて
いる場合、２、８、３２及び１２８の係数でインターリ
ーブ・フアクタを選択する。４枚の大域メモリ・カード
が設置されている場合には、サポートされるインターリ
ーブのフアクタは２ワード、８ワード及び３２ワードで
ある。

【０１０９】メモリ・バンクのサイズの選択 各ＳＶＳ１０の大域メモリ・カード２６は独立した４つ
のメモリ・バンクを含んでいる。２ビツト・サイズの選
択、ＭＳＩＺＥ（１：０）はメモリ・バンクのサイズを
選択し、ＲＡＳ／ＣＡＳデコーデイングを制御するため
に大域メモリ・カード２６のメモリ・バンクに直接に与
えられている。ＭＳＩＺＥ（１：０）はＵＢＩＦ３４に
よつて無視される。

【０１１０】ＵＢＩＦ３４のバンク・サイズの選択 既に述べたように、ＵＢＩＦ３４の入力セクシヨンは、
４つの「大域メモリ」バンクの各々に対して８個の入力
要求信号の待ち行列手段を与えている。すべての「大域
メモリ」２６の要求は、入力信号の待ち行列手段４６を
処理するために、ＵＢＩＦ３４を通過するので、ＵＢＩ
Ｆ３４がメモリ・モードで動作されている時には、入力
信号のバイパス路は使用しない。「大域メモリ」２６の
各バンクに対する要求は、大域バス２４から受け取られ
る順序でエンキユーされる、つまり、同じメモリ・バン
ク、または異なつたメモリ・バンクのために、向い合せ
の大域バス２４の信号のサイクルとして到着する順序で
エンキユーされる。ＵＢＩＦ３４は、対応する入力信号
の待ち行列手段４６が一杯でなく、かつ、要求アドレス
において未解決の読み取りロツク動作がない限り、特定
のメモリ・バンクのために割り当てられた要求の受け取
りを続ける。ＵＢＩＦ３４は、「大域メモリ」２６の要
求を受け取つた時にＡＣＫ信号を発生し、そして、要求
を除去する場合には、ＮＡＫ信号を発生して、その要求
の動作を再試行することを要求側のプロセツサに表示す
る。

【０１１１】ＵＢＩＦ３４は、４つの「大域メモリ」２
６のバンクに対する要求を取り出すために、４状態のラ
ウンド・ロビン調停技術を使用する。また、ＵＢＩＦ３
４ａは、前に供給された要求のアドレスと共通した
「行」アドレスを有する次の要求が生じた時には、それ
と対応するＧＭＣ＿ＮＥＮＥ（ｉ）信号を介して各「大
域メモリ」２６のバンクに通知する。これは、より少な
いサイクル数で次のメモリ・サイクルを遂行するため
に、「大域メモリ」２６のバンクを動作する最適化の方
法であり、これにより、メモリ・バンクはＲＡＳ（可用
性）のステツプを循環させる必要がなく、関連するＲＡ
Ｓの事前の準備時間を費す必要もない。

【０１１２】ＲＭＷフラグのセツトを有する「大域メモ
リ」２６の書き込み要求によつて表示されたような、読
み取り／修正／書き込み信号のサイクルに対して（図２
８）、ＵＢＩＦ３４は、表示されたメモリ・バンクに対
して読み取り要求を先ず発生する。メモリの返還された
データは、以下に説明されるような、単一ビツト・エラ
ーを訂正するエラー検出／訂正ロジツクを通る。訂正さ
れたデータは、供給されたバイト・イネーブルによつて
特定されたように、信号ライン６８ａ及びマルチプレク
サＭＵＸ６４ａを通つて、供給された書き込みデータと
併合され、そして、新しく計算されたＥＣＣと共に、
「大域メモリ」２６のバンクに書き戻される。返還され
たメモリ・データ中にダブル・ビツト・エラーが生じた
場合、特定のメモリ位置が読み取られた時には、訂正不
能のＥＣＣエラーであることを表示する計算されたＥＣ
Ｃとして、１つのパターンが供給される。

【０１１３】ＵＢＩＦ３４の出力セクシヨン ＵＢＩＦ３４の出力セクシヨンは「大域メモリ」２６の
応答データの出力信号の待ち行列手段４４、信号のバイ
パス路及びエラー検出／訂正ロジツク６８を与える。
「大域メモリ」２６のバンクは、大域バス２４のメモリ
の応答信号のサイクルを要求するために、ＧＭＣ＿ＭＲ
ＥＱ（３：０）を使用する。ＵＢＩＦ−Ａのモジユール
３４ａは、４状態のラウンド・ロビン調停技術に従つ
て、ＧＭＣ＿ＭＲＥＱ（ｉ）に応答してＧＭＣ＿ＭＧＮ
Ｔ（ｉ）を発生する。若し、出力信号の待ち行列手段４
４がすべて空であり、ＧＭＣ＿ＭＲＥＱ（ｉ）が発生さ
れたならば、ＵＢＩＦ−Ａのモジユール３４ａは、応答
データを通過するために、出力信号のバイパス路を使用
し、これと同時に、データ・パリテイ及び供給されたＭ
ＩＤ（７：０）、ＭＴＡＧ（７：０）と、ＥＣＣエラー
状態とをＴＴＬ／ＥＣＬのトランシーバ３４ｃに通過す
る。また、ＵＢＩＦ−Ａのモジユール３４ａは、ＧＢ＿
ＭＧＮＴによつて表示されたような大域バス２４へのア
クセスを獲得するために、大域バス２４の調停手段にＧ
Ｂ＿ＭＲＥＱを発生する。

【０１１４】大域バス２４の競合がなければ、ＵＢＩＦ
３４は、大域バス２４を介してメモリの応答データを返
還するために出力信号のバイパス路の使用を連続する。
然しながら、大域バス２４の交通が増加すると、ＵＢＩ
Ｆ３４は、大域バス２４を介して「大域メモリ」２６の
応答要求を満足させる十分な速度によつてデータを返還
することができなくなる。若し、ＵＢＩＦ３４がバイパ
ス路を通してメモリ応答要求をスケジユールすることが
できなくなれば、ＵＢＩＦは、応答信号をバツフアする
ために出力信号の待ち行列手段４４を使用する。この動
作モードに入つた後、ＵＢＩＦ３４は、もう一つのバイ
パス路を使用する前に、出力信号の待ち行列手段４４中
の未解決のすべての応答信号を通つて循環する。４状態
のラウンド・ロビン調停技術が、出力信号の待ち行列手
段４４中の継続中の応答信号を処理するために使用され
る。ＵＢＩＦ３４は、対応する出力信号の待ち行列手段
４４の中に、応答データをバツフアするための十分な空
間がある限り、「大域メモリ」２６のバンクにＧＭＣ＿
ＭＧＮＴを発生し続ける。この機構は、出力信号の待ち
行列手段４４が溢れるのを防止する自動的な流入制御を
与える。

【０１１５】要求側のＵＢＩＦ３４はすべての読み取り
要求を受け取るための十分な入力信号の待ち行列手段４
６中の空間を持つているものと仮定しているので、読み
取り応答信号のサイクルは承認の表示を必要としないと
すれば、「大域メモリ」２６の応答は、読み取りデータ
に対して、ＵＢＩＦ３４の最大帯域幅、即ち、動作速度
４０メガヘルツにおいて毎秒６４０メガバイトの帯域幅
を使用することができる。

【０１１６】エラー検出及び訂正 既に述べたように、ＵＢＩＦ−Ｄのモジユール３４ｂは
「大域メモリ」２６に書き込まれた各３２ビツト・スラ
イスのために８ビツトのＥＣＣコードを発生する。８ビ
ツトＥＣＣコードは、読み取り動作の間で、次のエラー
検出／訂正のためにデータと共にストアされる。読み取
り動作の間で、供給された８ビツトＥＣＣコードは、供
給されたメモリ・データ中の単一ビツトのエラーを訂正
し、ダブル・ビツトのエラーを検出するのに用いられ
る。各ＵＢＩＦ−Ｄのモジユール３４ｂは、「大域メモ
リ」２６の読み取りサイクルの間でＥＣＣＥＲＲ及びＥ
ＲＲＴＹＰＥを通知する。ＥＣＣＥＲＲ／ＥＲＲＴＹＰ
Ｅの８個の対は、ＥＣＣＥＲＲ及びＥＲＲＴＹＰＥ信号
を計算するためにオア論理演算され、これらの信号は読
み取りデータと共に大域バスに返還される。ＥＣＣコー
ドの発生及びエラー検出／訂正動作はＵＢＩＦ３４にお
いて遂行する付加的なサイクルを生じないことには注意
されたい。

【０１１７】「大域メモリ」の読み取り／書き込み信号
の代表的なタイミング順序 図２５は大域バス２４に関して大域メモリ２６に対する
代表的なタイミング順序を示す図である。大域メモリの
読み取り要求信号は、サイクル１の間で大域バス２４上
に現れて、大域メモリ２６によつて受け取られ（承認さ
れ）る。読み取り要求信号はサイクル３の間で適当な入
力信号の待ち行列手段にエンキユーされ、ＧＭＣ＿ＡＢ
ＵＳ及びＧＭＣ＿ＬＤＭＡＲによつて表示されたように
サイクル５及び６の間で大域メモリ・カードのバス２６
ａに現れる。この例においては、対応する大域メモリ２
６の入力信号の待ち行列手段は空であり、かつ、ＵＢＩ
Ｆ３４は他のメモリ・バンク動作をスケジユールするた
めに必要とされないものと仮定する。更に、大域メモリ
２６のバンクは、サイクル４の間の有効なＧＭＣ＿ＲＤ
Ｙ（ｉ）によつて表示されているように要求の受け取り
準備が整つており、かつ、このメモリ・バンクにおい
て、継続中のメモリ・リフレツシユ・サイクルは無いも
のと仮定する。従つて、大域メモリ２６のメモリ・バン
クは、与えられたメモリ読み取り動作を遂行し、そし
て、読み取りデータを返還するために、ＧＭＣ＿ＭＲＥ
Ｑ（ｉ）を発生することによつて、大域メモリ・カード
のバスを要求する。返還されたデータは、ＧＭＣ＿ＭＧ
ＮＴ（ｉ）（サイクル１２及び１３）の間で大域メモリ
・カードのデータ・バスに現れ、そして、サイクル１３
の終りにおいて、ＵＢＩＦ−Ｄのモジユール中のＯＦＢ
Ｒ５４の中にラツチされる。出力信号の４つの待ち行列
手段４４は空であり、そして、外部のＴＴＬ／ＥＣＬの
レジスタ３４ｃの中に応答データは無いと言う仮定の下
で、ＯＦＢＲ５４が使用される。メモリの応答データ
は、サイクル１４の間でＵＢＩＦ−Ｄのモジユール３４
ｂによつて訂正され（必要ならば）、そして、サイクル
１４の終りにおいて、外部のエラー検出及び訂正信号
（ＥＣＣＥＲＲ及びＥＣＣＴＹＰＥによつて表わされ
る）と、計算されたデータ・パリテイと共に、ＴＴＬ／
ＥＣＬのレジスタ中にラツチされる。大域バスの調停手
段３６がＧＭ＿ＭＲＥＱ信号に応答して即時に大域バス
のデータ・バスのメモリ付与信号（ＧＢ＿ＭＧＮＴ）を
発生したと仮定すると、大域メモリ２６の読み取り応答
信号のサイクルは、サイクル１５の間で、供給されたＰ
ＩＤ（７：０）信号を反映したＭＩＤ（７：０）信号と
共に、大域バス２４上に現れる。

【０１１８】図２６は単一の大域メモリ２６に到達した
４つの大域メモリ読み取り要求を示しており、各読み取
り要求は異なつたメモリ・バンクに割り当てられてい
る。つまり、サイクル１、３、５、６中の読み取り要求
信号は、夫々、メモリ・バンク０、１、２、３に割り当
てられていると言うことである。最初の３つの読み取り
要求信号は、１つおきに大域バスに示されているが、４
番目の読み取り要求信号は第３の読み取り要求信号の直
ぐ後に現れている。このことは、要求がＵＢＩＦ３４に
よつてＮＡＫされた時点において対応する入力信号の待
ち行列手段が一杯ではない限りにおいて、単一の大域メ
モリ２６のメモリ・カードが、向い合せの大域メモリの
要求信号を受け取ると言うことを示している。

【０１１９】図示のタイミング図から理解できるよう
に、４つの要求信号すべては、受け取られ（承認さ
れ）、そして、供給された大域アドレス、インターリー
ブ・フアクタ及び設置された大域メモリ・カードの数に
よつて決められたように、要求信号に対応した入力信号
の待ち行列手段にエンキユーされる。次に、これらの要
求信号は、入力信号の待ち行列手段の出力制御のラウン
ド・ロビン調停手段によつて決定された順番の信号サイ
クルで、大域メモリ・カードのバス２６ａに現れる。大
域メモリ２６の未解決のリフレツシユ・サイクルは無い
ものと仮定すると、大域メモリ２６の各メモリ・カード
は表示されたメモリの読み取り動作を遂行し、そして、
読み取りデータを返還するために大域メモリ・カードの
データ・バスを要求する。従つて、メモリ・バンク０、
１、２、３は夫々、サイクル１１、１３、１５及び１７
において大域メモリ・カードのバス２６ａを要求し、そ
して、サイクル１２、１４、１６及び１８において、Ｕ
ＢＩＦ３４の大域メモリ・カードのデータ・バスの調停
手段によつて大域メモリ・カードのデータ・バスを付与
される。出力信号の４つの待ち行列手段のすべてが空で
あり、かつ、大域バス２４の調停手段３６が大域メモリ
・カード２６に対して大域バスのデータ・バスの即時の
付与を発生したものと仮定し、データ・パリテイの計算
と一緒にエラー検出及び訂正動作が遂行された場合、４
つの読み取り応答サイクルのすべてのサイクルは、ＯＢ
ＦＲを通つて、毎秒６４０メガバイトの最大応答データ
速度で大域バス２４のデータ・バスに現れる。従つて、
他の大域メモリ２６も、大域バス２４のデータ・バスの
交互の信号サイクルの間で読み取り応答データを返還す
ることができ、これにより、大域バス２４に毎秒合計
１．２８ギガバイトの帯域幅を達成することができる。

【０１２０】図２７は単一の大域メモリ２６のメモリ・
バンクに割り当てられた４つの大域メモリ２６の書き込
み信号のサイクルを示している。前の例と同じように、
要求信号をバツフアするための空間が、対応するＵＢＩ
Ｆ３４の入力信号の待ち行列手段中に存在する限りにお
いて、大域バス２４は、単一のバンクか、複数のバンク
への要求信号が、大域バス２４のデータ・バスの最大帯
域幅の毎秒１．２８ギガバイト（向い合わせのサイク
ル）で受け取られている大域バスとして示されている。
この例において、対応する入力信号の待ち行列手段はタ
イミング順序の開始点において空であると仮定してい
る。従つて、大域メモリ２６の４つのすべての書き込み
要求信号は受け取られる（承認される）。最初の書き込
み要求信号はサイクル５（サイクル５及び６の間のアド
レスと、サイクル６及び７の間のデータ）の大域メモリ
・カードのバス２６ａに現れて、サイクル６において否
定されるＧＭＣ＿ＲＤＹ（ｉ）によつて表示されるよう
に、大域メモリ２６のメモリ・バンクを動作させる。従
つて、大域メモリ２６のバンクはサイクル１１におい
て、ＧＭＣ＿ＲＤＹ（ｉ）を発生して、その大域メモリ
２６のメモリ・バンクは他の要求信号を受け取る準備が
整つていることを表示し、サイクル１３において、ＵＢ
ＩＦ３４によつて次の書き込み要求信号を発生させる。
然しながら、この場合、書き込み要求信号１、２及び３
は、ＧＭＣ＿ＮＥＮＥ（ｉ）によつて示されているよう
に、大域メモリ・バンクの同じ行アドレスに割り当てら
れており、従つて、書き込み信号のサイクルの開始点か
ら５サイクル内ではなく、２サイクル内に、大域メモリ
・バンクによつて、ＧＭＣ＿ＲＤＹ（ｉ）を返還させる
ことには注意を喚起する必要がある。また、ＧＭＣ＿Ｒ
ＤＹ（ｉ）は、ＧＭＣ＿ＬＤＭＡＲ（ｉ）の後、１クロ
ツク・サイクルの間でＵＢＩＦ３４が否定されるものと
して、ＵＢＩＦ３４は、４番目のサイクル毎に、与えら
れた大域メモリ・バンクに対する信号サイクルをスケジ
ユールすることができることにも注意されたい。

【０１２１】図２８は、ＧＭ＿ＲＭＷが活動状態で示さ
れているように、４つの大域メモリの読み取り／修正／
書き込み動作を示しており、各動作は異なつた大域メモ
リ２６のメモリ・バンクに割り当てられている。上述の
例と同じように、これらの要求は、説明を簡略にする目
的で、間隔を明けられている。また、ＵＢＩＦ３４の入
力及び出力信号の待ち行列手段は、タイミング順序の開
始点において空であるものと仮定する。

【０１２２】既に述べたように、大域バスのデータ・ワ
ードが単一の大域バス２４の書き込みサイクル動作を使
用して更新することができる場合において、読み取り／
修正／書き込み動作が、大域メモリ２６に対して部分的
な書き込みサイクルを遂行するのに用いられる。図３７
において理解できるように、大域メモリ２６において更
新されるデータ・バイトは、メモリに対応するバイト・
イネーブル・ビツトＧＢ＿ＢＥ（３１：０）のセツトに
よつて表示される。各モジユールが３２ビツトのデータ
路を持つている所定のＵＢＩＦのモジユール３４ｂに対
して、４つの関連バイト・イネーブル（ＲＭＷ＿ＢＥ
［３：０］）がＲＭＷ＿ＭＥＲＧＥのマルチプレクサＭ
ＵＸ６４に印加される。ＵＢＩＦ３４は、先ず大域メモ
リ２６の読み取り動作を遂行することによつて部分的書
き込みサイクルを遂行して、選択されたバイトを更新
し、ＥＣＣを再計算し、そして、結合されたデータを大
域メモリのメモリ・バンクにストアし戻す。従つて、こ
の例において、最初の読み取り／修正／書き込みサイク
ルは、ＵＢＩＦ３４がバンク０（Ｒ０）に読み取り要求
を発生するサイクル５において開始し、バンク０の読み
取り要求信号は、大域メモリ２６によつて、表示された
読み取り動作を遂行させ、そして、サイクル１２及び１
３の間でＵＢＩＦ３４にデータを返還する。また、ＵＢ
ＩＦ３４は、サイクル７、９、１１の間で大域メモリ２
６のメモリ・バンク１、２、３に対する読み取り要求信
号をスケジユールする。ＵＢＩＦ３４は、供給された大
域メモリ２６のデータを先ず取り出すことによつて、Ｕ
ＢＩＦ−Ｄのモジユールｂにおいて内部的に修正動作を
行ない、そして、供給された読み取りデータ及びＥＣＣ
コードによつて決められたような必要なエラー訂正を遂
行する。これは、対応する大域メモリ・カードのデータ
・バスの付与を直後に続けているサイクルの間で生じ
る。また、ＵＢＩＦ３４は、供給されたバイト・イネー
ブル（ＢＥ）と共にＩＦ＿ＬＤＯＲによつて表示された
対応する入力信号の待ち行列手段からの供給書き込みデ
ータを読み取り、そして、ＲＭＷ＿ＭＥＲＧＥのマルチ
プレクサ６４を通る併合動作を遂行する。その結果、活
性化されるバイトのみが供給された書き込みデータと置
換される。新しいＥＣＣが、併合されたデータに対して
計算され、そして、大域メモリ２６のメモリ・バンクに
対して書き戻し動作を遂行するために、大域メモリの書
き込み動作がスケジユールされる。ＵＢＩＦ−Ａのモジ
ユール３４ａはＲＭＷ＿ＳＥＬ信号を用いて８個のＵＢ
ＩＦ−Ｄのモジユール３４ｂを制御して、併合動作を行
ない、大域メモリ２６のメモリ・バンクの中に併合デー
タをストアし戻す。

【０１２３】以上説明したように、本発明は、例えば、
データ・プロセツサ、Ｉ／Ｏ装置、または、データの供
給装置、または貯蔵装置として機能するメモリ・バンク
などの異なつた多数のコンピユータ用機器をバスに接続
して動作するインターフエース回路を提供する。このイ
ンターフエース回路は、ローカル・バスに接続されるコ
ンピユータ用機器のためのアドレス信号及びデータ信号
にバツフア作用を与え、そして、ローカル及び大域バス
の調停及び順序付け能力と、エラー検出及び訂正能力を
与える。

【０１２４】本発明の技術的範囲は上述の実施例にのみ
限定して解すべきでないことは言うまでもない。例え
ば、ＵＢＩＦ３４は入力及び出力信号の待ち行列手段の
数を４個よりも少ない数にすることができ、また、それ
よりも大きな数にすることもできる。また、ラウンド・
ロビン技術以外の調停技術を本発明に適用することがで
きる。

【０１２５】別表Ａ 大域アドレス・バスの信号の定義 大域アドレス・バスは、ＧＢ＿Ａ（３１：０）、ＧＢ＿
ＬＥＮ（３：０）、ＧＢ＿ＰＩＥ（７：０）、ＧＢ＿Ｐ
ＴＡＧＥ（７：０）ＧＢ＿Ｒ／−Ｗ、ＧＢ＿ＬＯＣＫ及
びＧＢ＿ＲＭＷ信号を含んでいる。大域アドレス・バス
の信号は、大域メモリのｒ／ｗ要求サイクルを開始する
ために、マスタ装置（例えば、プロセツサ・カード）に
よつて使用される。ＳＶＳの大域バスへのアクセスは、
大域バスのマスタ装置の調停手段に対してＧＢ＿ＲＲＥ
Ｑ、または、ＧＢ＿ＷＲＦＱ信号を発生し、そして、Ｇ
Ｂ＿ＰＧＮＴ信号を受け取ることによつて得られる。各
アドレス・バスのフイールドの説明は以下に述べる。

【０１２６】ＧＢ＿ＡＣＹＣＬＥは有効な大域バスのア
ドレス・サイクルを識別する。この信号は、大域アドレ
ス・バスを確認するために、現在の大域アドレス・バス
のマスタ装置によつて駆動される。スレーブ装置はＧＢ
＿ＡＣＹＣＬＥによつてｒ／ｗ要求信号を確認しなけれ
ばならない。

【０１２７】ＧＢ＿ＡＴＹＰＥは有効なアドレス・サイ
クル、またはＩＰＣ割込みサイクルを特定する。若し、
ＧＢ＿ＡＴＹＰＥが１ならば、アドレス・バスは大域メ
モリの有効なｒ／ｗ要求を特定する。若し、ＧＢ＿ＡＴ
ＹＰＥが０ならば、アドレス・バスはＩＰＣ割込みサイ
クルを特定し、大域バスのスレーブ装置は、ＧＢ＿ＬＥ
Ｎ（３：０）を、グループ選択識別子ＧＳＩ（３１：
０）として翻訳し、そして、ＧＢ＿Ａ（３１：０）を、
プロセツサの選択マスクＰＳＭ（３１：０）として翻訳
しなければならない。ＩＰＣ割込みサイクルの間では、
ＧＢ＿Ｒ／−Ｗ、ＧＢ＿ＬＯＣＫ及びＧＢ＿ＲＭＷは定
義されず、そして、ＧＢ＿ＡＰ（３：０）はＧＢ＿Ａ
（３１：０）のパリテイを特定する。ＧＳＭ（２：１）
は宛先側のシステム・ユニツトを選択する。ＨＷＩＤ
（４：２）は、プロセツサ選択マスクによつて特定され
た８ビツト、または、４ビツト・フイールドの１つのフ
イールドを選択するのに用いられる。

【０１２８】ＧＢ＿Ａ（３１：０）は、大域バスのｒ／
ｗ要求サイクルの間で３２バイトのブロツク・アドレス
を特定するから、１２８ギガ・バイトの物理的なアドレ
ス範囲を与える。ＩＰＣ割込みサイクルの間において、
ＧＢ＿Ａ（３１：０）はプロセツサの選択マスクを特定
する。

【０１２９】ＧＢ＿ＡＰ（３１：０）はアドレスのパリ
テイ・バスの信号である。ＧＢ＿ＡＰ（０）はＧＢ＿Ａ
（７：０）のパリテイを与え、ＧＢ＿ＡＰ（１）はＧＢ
＿Ｚ（１５：８）のパリテイを与え、以下同様である。
奇数パリテイが使用される。

【０１３０】ＧＢ＿ＡＰ（３：０）は、大域バスの読み
取り要求サイクルの間でデータ・ブロツクの長さを表示
する。通常、プロセツサは、単一ワードの読み取り要求
サイクルを発生するが、データ・ブロツクの読み取りサ
イクルは、大域バスの読み取り要求サイクルの間で、ゼ
ロではないブロツクの長さを表示することによつてサポ
ートされる。対応するブロツクのアドレスは、正しい動
作に対して有効な開始ブロツク・アドレスを表示し、そ
して、応答データは適当な順序で返還される。ＧＢ＿Ｌ
ＥＮ（３：０）＝０、１、２、．．．、１６は、夫々
１、２、４、．．．２¹⁶のブロツク長を表示するものと
して、ブロツクの長さは２のべき乗で特定される。ＩＰ
Ｃ割込みサイクルの間で、（ＧＢ＿ＡＴＹＰＥ＝０）、
ＧＢ＿ＬＥＮ（３：０）はグループ選択識別子を特定す
る。

【０１３１】ＧＢ＿ＰＩＤ（７：０）は大域バスのｒ／
ｗ要求サイクルの間で要求側のプロセツサ識別子（ＰＩ
Ｄ）を表示する。読み取り要求サイクルにおいて、ＰＩ
Ｄはアドレスを処理する装置（即ち、大域メモリ・カー
ド）によつて保持されるが、その後、宛先側のプロセツ
サを特に識別するためにＧＢ＿ＭＩＤ（７：０）とし
て、対応する応答データと共に返還される。書き込み要
求サイクルにおいて、ＰＩＤは、与えられたプロセツサ
によつて、減結合された読み取りロツク／書き込み／ア
ンロツク・サイクルを完了するために、大域メモリ・カ
ードによつて使用されるので、ロツクされた大域メモリ
の位置に対して、他のプロセツサがメモリｒ／ｗ動作を
行なうのをすべて阻止する。

【０１３２】ＧＢ＿ＰＴＡＧ（７：０）は、複数の高位
の読み取り要求をタグするためにプロセツサによつて使
用される。ＧＢ＿ＰＩＤ（７：０）のように、ＧＢ＿Ｐ
ＴＡＧ（７：０）はアドレスを処理する装置に保持され
るが、その後、ＧＢ＿ＭＴＡＧ（７：０）として、対応
する応答データと共に返還される。異なつたメモリ・バ
ンクに対する読み取り要求は、任意の順序で返還するこ
とができるが、ＧＢ＿ＰＴＡＧ（７：０）は、複数の高
位の読み取り要求が発生された時、再構成されたデータ
に対して、プロセツサにより選択的に使用することがで
きる。

【０１３３】ＧＢ＿Ｒ／−Ｗは、有効大域バスのアドレ
ス・サイクルの間で読み取り（１）サイクルか、または
書き込み（０）サイクルを特定する。

【０１３４】ＧＢ＿ＬＯＣＫは、大域バスの現在のｒ／
ｗ要求サイクルを条件付ける。ＧＢ＿ＬＯＣＫ信号が不
活性の時、その信号は通常のｒ／ｗサイクルを表示す
る。ＧＢ＿ＬＯＣＫ信号が活性化された時には、この信
号は、減結合されたアトミツクなｒ／ｗ要求サイクルを
表示する。大域メモリ・モード０において、大域バスの
読み取りロツク・サイクルは、大域メモリからのデータ
を要求し、そして、ロツク読み取りサイクルを発生した
同じプロセツサによつて、後続する書き込みアンロツク
・サイクルが遂行されるまで、動作している大域メモリ
の位置をロツクする。これは、ロツクされた大域メモリ
の位置に、他のプロセツサによるｒ／ｗ動作を禁止する
ので、アトミツク（atomic）な大域メモリの動作（即
ち、テスト及びセツト、比較及び交換、取り出し及び付
加、など）をサポートする。大域メモリ・モード１にお
いて、読み取りロツク・サイクルは、大域メモリにおい
てアトミツクなテスト及びセツト動作をさせる。大域メ
モリは特定されたアドレスにデータを返還し、次に、２
５６ビツト・ワード全体に１を書き込む。

【０１３５】ＧＢ＿ＲＭＷは、大域メモリのバンク・メ
モリに読み取り／修正／書き込み動作を遂行する部分的
な大域メモリ書き込みサイクルを識別する。ＲＭＷは、
８個の３２ビツト・データ・スライスの内の少なくとも
１つが部分的な書き込みデータを含んでいれば活動化さ
れる。

【０１３６】大域バスのデータ・バスの信号の定義 大域バスのデータ・バスはＧＢ＿ＤＣＹＣＬＥ、ＧＢ＿
Ｄ（２５５：０）、ＧＢ＿ＤＰ（３１：０）、ＧＢ＿Ｂ
Ｅ（３１：０）、ＧＢ＿ＭＩＤ（７：０）、ＧＢ＿ＭＴ
ＡＧ（７：０）、ＧＢ＿ＥＣＣＥＲＲ及びＧＢ＿ＥＲＲ
ＴＹＰＥの信号を含んでいる。このバス信号は、マスタ
装置によつて書き込みデータを転送し、または、スレー
ブ装置（例えば、メモリ・カード）によつて読み取りデ
ータを返還するために使用される。データ・バスへのア
クセスは、大域バスのマスタ装置の調停手段へＧＢ＿Ｗ
ＲＥＱを発生し、かつ、ＧＢ＿ＰＧＭＴ（プロセツサの
読み取り動作）を受け取ることにより、あるいは、大域
バスのスレーブ装置の調停手段にＧＢ＿ＭＲＥＱを発生
し、かつ、ＧＢ＿ＭＧＮＴ（メモリ応答動作）を受け取
ることによつて得られる。マスタ装置は、有効なＧＢ＿
ＰＧＮＴを受け取つた後の１サイクルでデータ・バスを
駆動するのに反して、スレーブ装置はＧＢ＿ＭＧＮＴを
受け取つた時にデータ・バスを駆動する。

【０１３７】ＧＢ＿ＤＣＹＣＬＥは有効な大域バスのデ
ータ・サイクルを識別する。この信号は、大域メモリの
応答サイクルを確認するために大域バスの調停手段によ
つて駆動される。

【０１３８】ＧＢ＿Ｄ（２５５：０）はデータ・バスの
信号である。３２個のデータ・バイトの各々は、バイト
・イネーブルＧＢ＿ＢＥ（３１：０）によつて表示され
たように、有効データを含むことができる。

【０１３９】ＧＢ＿ＤＰ（３１：０）はデータ・パリテ
イ・バスの信号である。ＧＢ＿ＤＰ（０）はＧＢ＿Ｄ
（７：０）のパリテイを与える。ＧＢ＿ＤＰ（１）はＧ
Ｂ＿Ｄ（１５：８）のパリテイを与え、以下、同様であ
る。大域バスのデータ・バスを駆動するＵＢＩＦは、受
け取り側のＵＢＩＦが有効パリテイを検査している間に
パリテイを計算する。奇数パリテイが使用される。

【０１４０】ＧＢ＿ＢＥ（３１：０）は個々のバイト・
イネーブル信号である。ＧＢ＿ＢＥ（０）の活動は、Ｇ
Ｂ＿Ｄ（７：０）の有効なデータを表示する。ＧＢ＿Ｇ
Ｅ（１）の活動は、ＧＢ＿Ｄ（１５：８）の有効なデー
タを表示し、以下、同様である。大域メモリの書き込み
動作の間で、ＧＢ＿ＢＥ（３１：０）はＧＢ＿Ｄ（２５
５：０）の３２個のデータ・バイトの各々を確認し、そ
して、メモリ・アレイに対する書き込みを条件付けるた
めに、大域メモリ・カードによつて使用される。大域メ
モリの読み取り動作は２５６ビツトに値するデータを常
に返還するので、ＧＢ＿ＢＥ（３１：０）は、大域メモ
リの応答サイクルの間では常に有効である。

【０１４１】ＧＢ＿ＭＩＤ（７：０）は、与えられたデ
ータに対する宛先側のプロセツサを表示するために、返
還されたプロセツサ識別子を、大域メモリの応答動作の
間で担持する。ＧＢ＿ＭＩＤ（７：０）は、対応する読
み取りサイクルの間で、ＧＢ＿ＰＩＤ（７：０）に与え
られた値を反映する。ＧＢ＿ＭＩＤ（７：０）はプロセ
ツサの書き込みサイクルの間では不活性である。

【０１４２】ＧＢ＿ＭＴＡＧ（７：０）は大域メモリの
応答サイクルの動作の間で、プロセツサに返還されたＧ
Ｂ＿ＰＴＡＧ（７：０）を保持している。このフイール
ドは、複数の再高位の読み取り要求を発生した時に大域
メモリの応答データを再構成するために、プロセツサに
よつて選択的に使用される。ＧＢ＿ＭＴＡＧ（７：０）
は対応する読み取りサイクルの間で、ＧＢ＿ＰＴＡＧ
（７：０）に与えられた値を反映する。ＧＭ＿ＭＴＡＧ
（７：０）は、プロセツサの書き込みサイクルの間では
不活性である。

【０１４３】ＧＢ＿ＮＯＣＡＣＨＥは返還されたデータ
に対するバツフア作用を禁止する。これは、データが揮
発性であり、かつ、バツフア作用、またはキヤツシユ作
用を受けるべきではないことを表示するために、応答デ
ータと共に、スレーブ装置によつて返還される。

【０１４４】ＧＢ＿ＥＣＣＥＲＲ及びＧＢ＿ＥＲＲＴＹ
ＰＥは大域メモリの読み取り動作の結果を通知する。若
し、ＥＲＲＴＹＰＥが活性ならば、ＥＲＲＴＹＰＥは、
訂正された単一ビツトのエラーであることを表示する
か、あるいは、訂正不能なダブル・ビツト・エラーであ
ることを表示する。大域メモリ・カードのＵＢＩＦは、
大域メモリの読み取りサイクルの間で、ＴＢ＿ＥＣＣＥ
ＲＲ及びＧＢ＿ＥＲＲＴＹＰＥを発生する。

【０１４５】大域メモリ制御バスの信号の定義 （ＧＢ＿ＡＣＫ、ＧＢ＿ＮＡＫ）は、有効な大域バスの
ｒ／ｗ要求を受け取つた後に、スレーブ装置のＵＢＩＦ
によつて返還される。（ＧＢ＿ＡＣＫ、ＧＢ＿ＮＡＫ）
は、ｒ／ｗ要求がスレーブ装置のＵＢＩＦによつて成功
裡に受け取られたことを、マスタ装置のＵＢＩＦに表示
し、（ＧＢ＿ＮＡＫ、ＧＢ＿ＡＣＫ）は、スレーブ装置
が現在使用中であり、与えられたｒ／ｗ要求を受け取る
ことができないことを表示する。（ＧＢ＿ＡＣＫ、ＧＢ
＿ＮＡＫ）の活動は、アドレス・バスＡ（３１：０）上
で検出された誤つたパリテイを同時に知らせる。マスタ
装置のＵＢＩＦは、ＮＡＫ状態、または、アドレス・パ
リテイのエラー表示を受け取つた後に、要求を再試行し
なければならない。

【０１４６】ＧＢ＿ＡＰＥＲＲは、供給されたアドレス
・バスのパリテイＧＢ＿ＡＰ（３：０）に比較した時
に、アドレス・バスＧＢ＿Ａ（３１：０）の誤つたパリ
テイを通知する。受け取り側のＵＢＩＦが誤りのパリテ
イを検査し、かつ、通知している間に、データ・バスを
駆動するＵＢＩＦはパリテイを発生する。ＧＢ＿ＡＰＥ
ＲＲはコンソールのプロセツサによつて監視され、大域
バスのエラー状態を通知するのに用いられる。

【０１４７】ＧＢ＿ＤＰＥＲＲは、供給されたデータ・
バスのパリテイに比較した時に、活性にされたバイトに
対するデータ・バスのＧＢ＿Ｄ（２５５：０）の誤つた
パリテイを通知する。データ・バスを駆動するＵＢＩＦ
は、受け取り側のＵＢＩＦが誤つたパリテイを検査し、
通知している間に、パリテイを発生する。ＧＢ＿ＤＰＥ
ＲＲはコンソールのプロセツサによつて監視され、大域
バスのエラー状態を通知するのに用いられる。

【０１４８】ＧＢ＿ＢＵＳＥＲＲは、未知の大域バス・
アドレスのサイクル（即ち、ＧＢ＿ＡＣＫ、またはＧＢ
＿ＮＡＫが返還されない場合）を検出するために使用さ
れる。ＧＢ＿ＢＵＳＥＲＲは、コンソールのプロセツサ
によつて監視され、そして、大域バスのエラー状態を通
知するのに用いられる。

【０１４９】ＧＢ＿ＲＥＳＥＴは大域バスに関するマス
タ装置のリセツト信号である。この信号は、バスのクロ
ツクの立上りエツジに同期され、そして、パワー・オン
において、またはコンソールのプロセツサからのソフト
ウエアの制御の下で発生される。

【０１５０】ＧＢ＿ＡＰＥＲＲは、供給されたアドレス
・バスのパリテイＧＢ＿ＡＰ（３：０）に比較した時
に、アドレス・バスのＧＢ＿Ａ（３１：０）の誤つたパ
リテイを通知する。データ・バスを駆動するＵＢＩＦ
は、受け取り側のＵＢＩＦが誤つたパリテイを検査し、
通知している間に、パリテイを発生する。ＧＢ＿ＡＰＥ
ＲＲはコンソールのプロセツサによつて監視され、大域
バスのエラー状態を通知するのに用いられる。

【０１５１】ＧＢ＿ＤＰＥＲＲは、供給されたデータ・
バスのパリテイＧＢ＿ＤＰ（３１：０）に比較した時
に、活性にされたバイトに対するデータ・バスのＧＢ＿
Ｄ（２５５：０）の誤つたパリテイを通知する。データ
・バスを駆動するＵＢＩＦは、受け取り側のＵＢＩＦが
誤つたパリテイを検査し、通知している間に、パリテイ
を発生する。ＧＢ＿ＤＰＥＲＲはコンソールのプロセツ
サによつて監視され、大域バスのエラー状態を通知する
のに用いられる。

【０１５２】ＧＢ＿ＢＵＳＥＲＲは、未知の大域バス・
アドレスのサイクルを検出するために使用される。ＧＢ
＿ＢＵＳＥＲＲは、コンソールのプロセツサによつて監
視され、そして、大域バスのエラー状態を通知するのに
用いられる。

【０１５３】ＧＢ＿ＲＥＳＥＴは大域バスに関するマス
タ装置のリセツト信号である。この信号バスのクロツク
の立上りエツジで同期され、パワー・オン、または、コ
ンソールのプロセツサからのソフトウエアの制御の下で
発生される。

【０１５４】大域バスのスロツトの特別の信号の定義 以下に示す信号は、各バツクプレイン・スロツトのため
の特別の信号である。

【０１５５】ＧＢ＿ＲＲＥＱはプロセツサ・カードの大
域バスの読み取り要求ラインの信号である。これは、Ｇ
Ｂ＿ＰＧＮＴを与えられたアドレス・バスに対してアク
セスを与える。単一の大域バス・サイクルに対して、Ｇ
Ｂ＿ＲＲＥＱ信号が発生されねばならず、対応するＧＢ
＿ＰＧＮＴが返還されるまで保留される。複数のサイク
ルに対しては、ＧＢ＿ＲＲＥＱは、最後のＧＢ＿ＰＧＮ
Ｔが受け取られるまで保留される。そのバスに競合が無
いものとすれば、中央大域バスの調停手段は活動化され
たＧＢ＿ＲＲＥＱを与えられたプロセツサ・カードに対
して向い合わせのサイクルが与えられる。ＧＢ＿ＲＲＥ
Ｑは、調停手段のタイミング要件を満足するために、ク
ロツク・サイクルの非常に早い時点で発生されなければ
ならず、そして、早過ぎるＧＢ＿ＰＧＮＴの受け取りを
避けるために、ＧＢ＿ＰＧＮＴの終了後の非常に早い時
期に発生されなければならない。使用されない付与は許
容されない。

【０１５６】ＧＢ＿ＷＲＥＱはプロセツサ・カードの大
域バスの書き込み要求ラインの信号である。これは、ア
ドレスにアクセスを与え、１サイクルの後に、ＧＢ＿Ｐ
ＧＮＴを与えられたデータ・バスにアクセスを与える。

【０１５７】ＧＢ＿ＰＧＮＴはプロセツサ・カードの大
域バスの付与ラインの信号である。この信号は、任意の
与えられた大域バスのサイクルの間で、１つのプロセツ
サの中央大域バスの調停手段によつて返還される。これ
は、現在のバス・サイクルの間で大域バスの駆動器を付
勢するために使用され、そして、若しＧＢ＿ＰＧＮＴが
ＧＢ＿ＷＲＥＱに応答して発生されたならば、１サイク
ル後で、大域バスのデータ・バスの駆動器を条件付きで
付勢する。

【０１５８】ＧＢ＿ＭＲＥＱはメモリ・カードの大域バ
スの要求ラインの信号である。この信号はプロセツサ・
カードに読み取りデータを返還するために、データ・バ
スへのアクセスを与える。

【０１５９】ＧＢ＿ＭＧＮＴはメモリ・カードの大域バ
スの要求ラインの信号である。この信号は、任意の与え
られた大域バスのサイクルの間で単一のメモリ・カード
に、大域バスの調停手段によつて返還される。この信号
は、現在のバス・サイクルの間で、大域バスのデータ・
バスを活性化するために使用される。

【０１６０】ＧＢ＿ＣＡＲＤＩＤ（３：０）は、各バツ
クプレインのスロツトを識別するスロツト用の特別の４
ビツトの識別子である。この４ビツト・フイールドは、
大域バスのｒ／ｗ要求サイクルの間において、ＧＢ＿Ｐ
ＩＤ（５：２）を発生するために使用される。

【０１６１】ＧＢ＿ＵＮＩＴＩＤ（１：０）は、多重シ
ステム構成における各ＳＶＳのシステム・ユニツトを識
別するバツクプレインの特別の２ビツトの識別子であ
る。この２ビツト・フイールドは大域バスのｒ／ｗ要求
サイクルの間でＧＢ＿ＰＩＤ（７：６）を発生するのに
使用される。

【０１６２】大域バスのその他の信号 ＧＢ＿ＭＣＡＲＤ（３：０）はシステム中の大域メモリ
・カードの枚数を決めるために、大域メモリ・カードに
よつて使用されるバツクプレイン信号である。各メモリ
・カードは、４つのメモリ・スロツトの内のどのメモリ
・スロツトがＧＢ＿ＣＡＲＤＩＤ（３：０）の形式にあ
るかを決定し、そして、そのスロツトに対応するＧＢ＿
ＭＣＡＲＤラインを駆動する。また、各メモリ・カード
は、バツクプレイン中のメモリ・カードの完全な構成を
決定し、その結果、使用するインターリーブ・フアクタ
を決定するためにＧＢ＿ＭＣＡＲＤ（３：０）を読み取
る。

【０１６３】大域バスの信号を集約して下記の表５に示
す。

【０１６４】 表５ 信号名 幅 摘要 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＧＢ＿ＡＣＹＣＬＥ １ アドレス・サイクル標識 ＧＢ＿ＡＴＹＰＥ １ ＋アドレス／−メツセージ標識 ＧＢ＿Ａ ３２ アドレス・バス(３２バイトのブロツク・ アドレス） ＧＢ＿ＡＰ ４ アドレス・バスのパリテイ ＧＢ＿ＬＥＮ ４ ブロツクの長さ ＧＢ＿ＰＩＤ ８ プロセツサの要求ＩＤ ＧＢ＿Ｐ^ＴＡＧ ７ プロセツサの要求タグ ＧＢ＿ＲＷ １ ＋読み取り／−書き込み選択 ＧＢ＿ＬＯＣＫ １ アトミツク・サイクル選択 ＧＢ＿ＲＭＷ １ 読み取り／修正／書き込み信号 ＧＢ＿ＤＣＵＣＬＥ １ データ・サイクルの標識 ＧＢ＿Ｄ ２５６ データ・バス ＧＢ＿ＢＥ ３２ バイト・イネーブル ＧＢ＿ＤＰ ３２ バイト毎のデータ・バス・パリテイ ＧＢ＿ＭＩＤ ８ メモリ応答ＩＤ ＧＢ＿ＭＴＡＧ ７ メモリ応答タグ ＧＢ＿ＮＯＣＡＣＨＥ １ 非キヤツシユ・メモリ ＧＢ＿ＥＣＣＥＲＲ １ ＥＣＣエラー信号 ＧＢ＿ＥＲＲＴＹＰＥ １ ＥＣＣエラーのタイプ ＧＢ＿ＡＣＫ １ バスの承認 ＧＢ＿ＮＡＫ １ バスの非承認 ＧＢ＿ＢＵＳＥＲＲ １ バスのエラー ＧＢ＿ＢＡＣＫＯＦＦ １ メモリのバツク・オフ標識 ＧＢ＿ＡＰＥＲＲ １ アドレス・バスのパリテイ・エラー ＧＢ＿ＤＰＥＲＲ １ データ・バスのパリテイ・エラー ＧＢ＿ＲＥＳＥＴ １ バスのリセツト 下記の信号はスロツト毎に特別な信号である。 ＧＢ＿ＥＣＬＫ ２ ＥＣＬデバイスのためのバスのクロツク （差動式） ＧＢ＿ＴＣＬＫ ２ ＴＴＬデバイスのためのバスのクロツク （差動式） ＧＢ＿ＲＲＥＱ １ マスタ装置のＧＢＩＦの読み取り要求 ＧＢ＿ＷＲＥＱ １ マスタ装置のＧＢＩＦの書き込み要求 ＧＢ＿ＰＧＮＴ １ マスタ装置のＧＢＩＦのバスの付与 ＧＢ＿ＭＲＥＱ １ スレーブ装置のＧＢＩＦの応答要求 ＧＢ＿ＭＧＮＴ １ スレーブ装置のバスの付与 ＧＢ＿ＣＡＲＤＩＤ ４ バツクプレインのスロツトＩＤ ＧＢ＿ＵＮＩＴＩＤ ３ バツクプレインのＩＤ 下記の信号はデイジー・チエーン（daisy chain）にされている。 ＧＢ＿ＳＩＮ １ 直列に入力する診断バス ＧＢ＿ＳＯＵＴ １ 直列に出力する診断バス ＧＢ＿ＳＣＡＮＩ １ 直列のスキヤン・イン ＧＢ＿ＳＣＡＮＯ １ 直列のスキヤン・アウト 下記の信号は特別な信号である。 ＧＢ＿ＭＩＣＡＲＤ ４ メモリ・カード信号

【０１６５】別表Ｂ ＬＰＣのアドレス・バスの信号の定義 ＬＰＣ（ローカル・プロセツサ・カード）のアドレス・
バスの信号は、ＬＰＣ＿ＡＣＹＣＬＥ、ＬＰＣ＿ＡＴＹ
ＰＥ、ＬＰＣ＿Ａ（３１：０）、ＬＰＣ＿ＬＥＮ（３：
０）、ＬＰＣ＿ＰＩＤ（１：０）、ＬＰＣ＿ＰＴＡＧ
（３：０）、ＬＰＣ＿ＲＷ、ＬＰＣ＿ＬＯＣＫ及びＬＰ
Ｃ＿ＲＭＷを含んでいる。ＬＰＣのアドレス・バスは、
４つのローカル・プロセツサによつて共有されており、
大域メモリのｒ／ｗサイクルを開始するのに用いられ
る。ＬＰＣのアドレス・バスへのアクセスは、ＬＰＣバ
スのアービタに対して読み取り要求（ＬＰＣ＿ＲＲＥ
Ｑ）信号、または書き込み要求（ＬＰＣ＿ＷＲＥＱ）信
号を発生することによるか、或は、プロセツサ付与（Ｌ
ＰＣ＿ＰＧＮＴ）信号を受け取ることによつて獲得され
る。各アドレス・バスの信号の説明は以下の項で与えら
れる。

【０１６６】・ ＬＰＣ＿ＡＣＹＣＬＥは、有効なＬＰ
Ｃバスのアドレス・サイクルを条件付ける。このライン
は、ＬＰＣバスのアドレスを有効にするためにＵＢＩＦ
のＬＰＣバスのアービタによつて駆動される。このライ
ンは、ＬＰＣアドレスを有効にするために、Ｉ／Ｏプロ
セツサ・カードのＨＩＰＰＩのＩ／Ｏインターフエース
のようなＬＰＣバスの装置によつて使用される。ＬＰＣ
＿ＡＣＹＣＬＥは、ＬＰＣ＿ＡＢＵＳサイクルの最初の
半分の間の１サイクルの間で有効であり、次のクロツク
・パルスの立上りエツジにおいて、有効なＬＰＣバスの
アドレス・サイクルをサンプルすることができることを
表示する。

【０１６７】・ ＬＰＣ＿ＡＴＹＰＥは、有効なＬＰＣ
アドレス・バスのサイクル、またはＩＰＣ割込みサイク
ルを特定する。若し、ＬＰＣ＿ＡＴＹＰＥが１であれ
ば、ＬＰＣアドレス・バスは有効なｒ／ｗ要求を特定す
る。若し、ＬＰＣ＿ＡＴＹＰＥが０であれば、ＬＰＣバ
スはＩＰＣ割込みサイクルを識別する。この場合、ＵＢ
ＩＦは、グループ選択識別子としてＬＰＣ＿ＬＥＮ
（３：０）を翻訳し、そして、プロセツサ選択マスクと
してＬＰＣ＿Ａ（３１：０）を翻訳する。ＩＰＣ割込み
サイクルの間、ＬＰＣ＿ＲＷ、ＬＰＣ＿ＬＯＣＫ及びＬ
ＰＣ＿ＲＭＷは、活性化されない。

【０１６８】・ ＬＰＣ＿Ａ（３１：０）は、ＬＰＣの
ｒ／ｗ要求サイクルの間で３２バイトのブロツク・アド
レスを特定し、その結果、１２８ギガバイト（ＧＢ）の
物理的なアドレス範囲を与える。ＩＰＣ割込みサイクル
（ＬＰＣ＿ＡＴＹＰＥ＝０）の間で、ＬＰＣ＿Ａ（３
１：０）はプロセツサ選択マスクを特定する。

【０１６９】・ ＬＰＣ＿ＬＥＮ（３：０）は、ＬＰＣ
の読み取り要求サイクルの間でブロツク長を表示する。
通常、プロセツサは、単一のワードの読み取り要求サイ
クル（即ちＬＰＣ＿ＬＥＮ（３：０）＝０）を発生す
る。然しながら、ＬＰＣの読み取り要求サイクルの間
で、ノン・ゼロ・ブロツク長さを表示することによつ
て、ブロツク読み取りサイクルがサポートされる。対応
するブロツク・アドレスは、正しい動作をするために、
有効な開始ブロツク・アドレスを表示しなければなら
ず、そして、応答データは適正な順序で返還される。Ｌ
ＰＣ＿ＬＥＮ（３：０）が夫々、０、１、２、．．．、
１６であることは、ブロツク長さが、夫々、１、２、
４、．．．、２¹⁶であることを意味するように、ブロツ
ク長は２のべき乗で特定される。ＵＢＩＦによつて課せ
られる現在の制限は、ローカル装置毎に８個の２５６ビ
ツト・ワード（即ち、ＬＰＣ＿ＬＥＮ（３：０）＝３）
のブロツク長でなければならないということである。Ｉ
ＰＣ割込みサイクル（ＬＰＣ＿ＡＴＹＰＥ＝０）の間
で、ＬＰＣ＿ＬＥＮ（３：０）はプロセツサ・グループ
の選択を特定する。

【０１７０】・ ＬＰＣ＿ＰＩＤ（１：０）は、ＬＰＣ
のｒ／ｗ要求サイクルの間で要求側のプロセツサ識別子
（ＰＩＤ）を表示する。読み取り要求サイクルの場合、
ＰＩＤは、アドレスの処理装置（即ち、大域メモリ・カ
ード）によつて保持され、そして、宛先のプロセツサを
識別するために、後刻、ＬＰＣ＿ＭＩＤ（１：０）と対
応する応答データと共に返還される。書き込み要求サイ
クルの場合、ＰＩＤは、与えられたプロセツサによつて
減結合ロツク読み取り／ロツク書き込みサイクルを完了
するために、大域メモリ・カードによつて使用される。
従つて、他のプロセツサが、ロツクされた大域メモリ・
バンクに対してメモリのｒ／ｗサイクルを行なうのを阻
止する。プロセツサ及びＩＯＰカードにおいて、大域バ
ス・プロセツサ識別子、ＬＰＣ＿ＰＩＤ（７：０）は、
ＧＢ＿ＵＮＩＴＩＤ（１：０）、ＧＢ＿ＣＡＲＤＩＤ
（３：０）と、与えられたＬＰＣバスのＬＰＮ（１：
０）とを連結することによつて構成される。

【０１７１】・ ＬＰＣ＿ＰＴＡＧ（７：０）は、複数
の最上位の読み取り要求をタグするために、プロセツサ
によつて使用される。ＰＩＤと同様に、ＰＴＡＧはアド
レスの処理装置によつて保持され、そして、後刻、ＬＰ
Ｃ＿ＭＴＡＧ（７：０）と対応する応答データと共に返
還される。異なつたメモリ・バンクに対する読み取り要
求は任意の順序で返還することができるので、ＰＴＡＧ
は、複数の最上位の読み取り要求を発生する時に、デー
タを再組織するために、プロセツサにより選択的に使用
することができる。

【０１７２】・ ＬＰＣ＿ＲＷは、有効な要求サイクル
の間で読み取り（１）サイクル、または書き込み（０）
サイクルを特定する。

【０１７３】・ ＬＰＣ＿ＬＯＣＫは現在のＬＰＣのｒ
／ｗサイクルを条件付ける。ＬＰＣ＿ＬＯＣＫが不活性
の場合には、ＬＰＣ＿ＬＯＣＫは減結合され、アトミツ
クなｒ／ｗサイクルを表示する。大域メモリ・モードの
モード０において、読み取りロツク・サイクルは、大域
メモリからのデータを要求し、そして、読み取りロツク
・サイクルを発生したプロセツサによつて次の書き込み
アンロツク・サイクルが遂行されるまで、影響を受けた
大域メモリ・アドレスをロツクする。この動作は、ロツ
クされた大域メモリ・アドレスに対するｒ／ｗ動作が他
のプロセツサにより行なわれるのを禁止するので、アト
ミツクな大域メモリの動作（例えば、テスト及びセツト
動作、比較及び交換動作、取り出し及び加算動作、等
々）をサポートする。大域メモリ・モードのモード１に
おいて、読み取りロツク・サイクルは、大域メモリにお
いてアトミツクなテスト及びセツト動作を発生する。大
域メモリは、特定されたアドレスにデータを返還した
後、２５６ビツト・ワード全体に１を書き込む。

【０１７４】・ ＬＰＣ＿ＲＭＷは、大域メモリ・バン
クにおける読み取り／修正／書き込み動作を要求する部
分的大域メモリ書き込みサイクルを識別する。ＬＰＣ＿
ＲＭＷは、８個の３２ビツト・データ・スライスが部分
的に書き込まれたデータを含む時には常に活性化されな
ければならない。

【０１７５】ＬＰＣのデータ・バスの信号の定義 ＬＰＣのデータ・バスの信号は、ＬＰＣ＿ＤＣＹＣＬ
Ｅ、ＬＰＣ＿Ｄ（２５５：０）、ＬＰＣ＿ＢＥ（３１：
０）、ＬＰＣ＿ＭＩＤ（７：０）、ＬＰＣ＿ＭＴＡＧ
（７：０）、ＬＰＣ＿ＧＢＰＥＲＲ、ＬＰＣ＿ＥＤＤＥ
ＲＲ及びＬＰＣ＿ＥＲＲＴＹＰＥを含んでいる。ＬＰＣ
のデータ・バスの信号は、書き込みデータをＵＢＩＦに
転送するためにプロセツサによつて使用されるか、また
は、プロセツサに大域メモリのデータを返還するために
ＵＢＩＦによつて使用される。プロセツサは、ＬＰＣバ
スのマスタ・アービタにＬＰＣ＿ＷＲＥＱを発生し、そ
して、ＬＰＣ＿ＰＧＮＴを受け取ることによつてＬＰＣ
のデータ・バスへのアクセスを獲得する。ＬＰＣのデー
タ・バスの各信号は以下の項において説明する。

【０１７６】・ ＬＰＣ＿ＤＣＹＣＬＥは、有効なＬＰ
Ｃのデータ・バスのサイクルを含んでいる。このライン
はＬＰＣバスの応答サイクルを有効にするためにＵＢＩ
ＦのＬＰＣのデータ・バスのアービタによつて駆動され
る。データの処理装置はＬＰＣ＿ＤＣＹＣＬＥによつて
読み取りサイクルを有効にしなければならない。ＬＰＣ
＿ＤＣＹＣＬＥは、ＬＰＣのデータ・バスのサイクルの
最初の半分の間の１サイクルの間で有効である。

【０１７７】・ ＬＰＣ＿Ｄ（２５５：０）はデータ・
バスの信号である。３２ビツトの各データは、バイト・
イネーブル、ＬＰＣ＿ＢＥ（３１：０）によつて表示さ
れた時に有効なデータを含むことができる。

【０１７８】・ ＬＰＣ＿ＢＥ（３１：０）は、独立し
たバイト・イネーブルである。活性化されたＬＰＣ＿Ｂ
Ｅ（０）は、ＬＰＣ＿Ｄ（７：０）の有効なデータを表
示する。活性化されたＬＰＣ＿ＢＥ（１）は、ＬＰＣ＿
Ｄ（１５：８）の有効なデータを表示する等、以下同様
である。書き込み動作の間で、ＬＰＣ＿ＢＥ（３１：
０）はＬＰＣ＿Ｄ（２５５：０）の３２個のデータ・バ
イトの各々を有効にする。大域メモリの読み取り動作
は、常に２５６ビツトのデータを返還するので、読み取
り応答サイクルの間で、ＬＰＣ＿ＢＥ（３１：０）は活
性化されない。

【０１７９】・ ＬＰＣ＿ＭＩＤ（７：０）は、与えら
れたデータのための宛先プロセツサを表示するために、
大域メモリの応答動作の間で、返還されたプロセツサ識
別子を保持している。ＬＰＣ＿ＭＩＤ（１：０）は、対
応する読み取りサイクルの間で、ＬＰＣ＿ＰＩＤ（１：
０）に与えられている値を反映する。ＬＰＣ＿ＭＩＤ
（１：０）は、プロセツサの書き込みサイクルの間では
不活性である。

【０１８０】・ ＬＰＣ＿ＭＴＡＧ（７：０）は、大域
メモリの応答動作の間、返還されたプロセツサＴＡＧを
保持している。このフイールドは、複数の最上位の読み
取り要求を発生した時、大域メモリの応答データを再組
織するために、プロセツサにより選択的に用いられる。
ＬＰＣ＿ＭＴＡＧ（７：０）は、対応する読み取りサイ
クルの間、ＬＰＣ＿ＰＴＡＧ（７：０）に与えられた値
を反映する。ＬＰＣ＿ＭＴＡＧ（７：０）はプロセツサ
の書き込みサイクルの間で不活性である。

【０１８１】・ ＬＰＣ＿ＮＯＣＡＣＨＥは、返還され
たデータのバツフア動作を阻止する。ＬＰＣ＿ＮＯＣＡ
ＣＨＥは、データが揮発性であり、バツフアされない、
即ちキヤツシユ処理されないことを表示するために、メ
モリ装置によつて応答データと共に返還される。ＵＢＩ
Ｆは、宛先のプロセツサに対して、応答データと共にＬ
ＰＣ＿ＮＯＣＡＣＨＥを返還する。

【０１８２】・ ＬＰＣ＿ＥＣＣＥＲＲ、ＬＰＣ＿ＥＲ
ＲＴＹＰＥは、大域メモリの読み取り動作の結果を通知
する。若しＬＰＣ＿ＥＲＲＴＹＰＥが活性化されている
ならば、ＬＰＣ＿ＥＲＲＴＹＰＥは、０が活性化されて
いる場合、訂正された１ビツト・エラーを表わし、そし
て、１が活性化されている場合、訂正されない２ビツト
・エラーを表わす。この信号は、プロセツサの書き込み
動作の間では不活性である。

【０１８３】・ ＬＰＣ＿ＧＢＰＥＲＲは、メモリ読み
取り応答サイクルの間で、悪いパリテイが大域バスのデ
ータ・ラインＬＰＣ＿Ｄ（２５５：０）において検出さ
れたか否かを通知する。この信号は、ＵＢＩＦからＰＢ
ＩＦへのデータ応答サイクルの間だけで有効であり、他
のすべての場合には無視される信号である。

【０１８４】ＬＰＣの制御バスの信号の定義 ＬＰＣの制御バスの信号はＬＰＣ＿ＡＣＫ及びＬＰＣ＿
ＮＡＫを含んでいる。共用されたこれらの信号は、ＬＰ
Ｃバスの要求が受容されたか、または却下されたかを示
すために用いられ、有効なＬＰＣアドレスを承認するた
めに使用される。ＬＰＣ＿ＡＣＫ及びＬＰＣ＿ＮＡＫ
は、有効なＬＰＣアドレス・バスのサイクルが承認され
たＬＰＣアドレスに対して発生された後の２サイクルの
間で返還される。活性化された（即ち、０の）ＬＰＣ＿
ＬＧ表示を有するＬＰＣ＿ＲＲＥＱ、またはＬＰＣ＿Ｗ
ＲＥＱを条件付けることによつて表示された大域メモリ
ｒ／ｗ要求を、プロセツサが発生した時、ＵＢＩＦは、
常にＬＰＣ＿ＡＣＫを返還する。無効なＬＰＣアドレス
は、ＬＰＣ＿ＡＣＫ及びＬＰＣ＿ＮＡＫ信号の両方が存
在しないことによつて表示され、両方の信号の不存在
は、プロセツサはその要求を無効にすべきことを示して
いる。ＬＰＣの制御バスの各信号の詳細は、下記の項で
説明する。

【０１８５】・ ＬＰＣ＿ＡＣＫは、アドレス処理装置
が有効なＬＰＣアドレスを承認したこと、そして、与え
られたｒ／ｗ要求を受け取つたこととを表示するため
に、アドレス処理装置によつて返還される。関連した出
力信号の待ち行列中に、大域バスの要求をバツフアする
ための空間がある時だけに、ＵＢＩＦのローカル・バス
のアービタはＬＰＣバスを与えるので、大域アドレスを
与えられた時、常に、ＵＢＩＦはＬＰＣ＿ＡＣＫを返還
する。然しながら、承認できないアドレスの場合か、与
えられた要求を受け入れることができない場合には、Ｉ
／Ｏプロセツサ・カードのローカル装置はＬＰＣ＿ＡＣ
Ｋを返還しない。

【０１８６】・ ＬＰＣ＿ＮＡＫは、有効なＬＰＣアド
レスであると承認されたが、ｒ／ｗ要求が受け取られな
かつたことを表示するために、アドレス処理装置によつ
て返還される。要求側のプロセツサはＮＡＫのサイクル
をリトライする。

【０１８７】ＬＰＣバスの調停手段の信号の定義 ＬＰＣバスの調停手段の制御信号は、ＬＰＣ＿ＲＲＥＱ
（３：０）、ＬＰＣ＿ＷＲＥＱ（３：０）、ＬＰＣ＿Ｌ
Ｇ（３：０）及びＬＰＣ＿ＲＤＹ（３：０）を含んでい
る。４つのローカル・プロセツサの各々は、これらの制
御信号の特別のセツトを持つているので、プロセツサ
（ｉ）は、ＬＰＣ＿ＲＲＥＱ（ｉ）、ＬＰＣ＿ＷＲＥＱ
（ｉ）、ＬＰＣ＿ＬＧ（ｉ）及びＬＰＣ＿ＲＤＹ（ｉ）
が与えられている。ＬＰＣ＿ＲＲＥＱ（ｉ）、ＬＰＣ＿
ＷＲＥＱ（ｉ）及びＬＰＣ＿ＬＧ（ｉ）は、ローカル、
または大域メモリのｒ／ｗ要求を発生するために、ＬＰ
Ｃバスのアクセスを獲得するのに使用され、他方、ＬＰ
Ｃ＿ＲＤＹ（ｉ）は、各ローカル・プロセツサへ、大域
メモリのブロツク読み取りデータの返還を行なうため
に、ＵＢＩＦのＤチツプによつて使用される。これらの
信号の細部については以下の項で説明される。

【０１８８】・ ＬＰＣ＿ＲＲＥＱ（３：０）は特別な
プロセツサ読み取り要求信号である。これらの信号は、
ローカル、または大域メモリの読み取り要求を発生する
ためにＬＰＣアドレス・バスへのアクセスを獲得するた
めに使用される。ＬＰＣ＿ＬＧ（３：０）は、その要求
がローカル装置（１）に割り当てられたか、或は、大域
装置（０）に割り当てられたかのいずれかを表示する。
ＬＰＣ＿ＲＲＥＱ（ｉ）は、ＬＰＣ＿ＣＬＯＣＫの立ち
上がりエツジで発生され、そして、ＬＰＣ＿ＰＧＮＴ
（ｉ）が受け取られるまで活性に留まる。

【０１８９】・ ＬＰＣ＿ＷＲＥＱ（３：０）は特別の
プロセツサ書き込み要求信号である。これらの信号は、
ローカル、または大域メモリの書き込み要求を発生する
ために、ＬＰＣアドレス・バス及びＬＰＣデータ・バス
の両方へのアクセスを獲得するために使用される。ＬＰ
Ｃ＿ＬＧ（３：０）は、その要求がローカル装置（１）
に割り当てられたのか、或は、大域装置（０）に割り当
てられたのかのいずれかを表示する。ＬＰＣ＿ＷＲＥＱ
（ｉ）は、ＬＰＣ＿ＣＬＯＣＫの立ち上がりエツジで発
生され、そして、ＬＰＣ＿ＰＧＮＴ（ｉ）が受け取られ
るまで活性に留まる。

【０１９０】・ ＬＰＣ＿ＬＧ（３：０）は、その要求
がローカル装置（１）に割り当てられたのか、或は、大
域装置（０）に割り当てられたのかのいずれかを表示す
る。ＬＰＣ＿ＬＧ（ｉ）のタイミングはＬＰＣ＿ＲＲＥ
Ｑ（ｉ）及びＬＰＣ＿ＷＲＥＱ（ｉ）と同じである。

【０１９１】・ ＬＰＣ＿ＰＧＮＴ（３：０）は、特別
のプロセツサ・バス付与信号である。任意のＩＰＣバス
・サイクルの間で、ただ１つのＬＰＣ＿ＰＧＮＴ（ｉ）
がＬＰＣバスのアービタによつて発生される。ＬＰＣ＿
ＰＧＮＴ（ｉ）は、ＬＰＣ＿ＰＧＮＴ（ｉ）、またはＬ
ＰＣ＿ＷＲＥＱ（ｉ）を検出した後の１サイクルの間で
返還され、２クロツク・サイクルの間、活性状態に留ま
つている。ＬＰＣ＿ＰＧＮ（ｉ）は、与えられたプロセ
ツサのＬＰＣアドレス・バスのドライバを直接に活性化
するために使用される。若し、ＬＰＣ＿ＷＲＥＱ（ｉ）
が発生されたならば、プロセツサは、ＬＰＣ＿ＰＧＮＴ
（ｉ）を検出した後、１サイクルの間ＬＰＣデータ・バ
スの駆動を開始する。ＬＰＣバスのアービタは、常に、
２サイクル後に、ＬＰＣ＿ＰＧＮＴ（ｉ）を不活性にす
るが、若し、対応するプロセツサがＬＰＣ＿ＲＲＥＱ
（ｉ）、またはＬＰＣ＿ＷＲＥＱ（ｉ）を活性化したな
らば、１サイクル後に、同じＬＰＣ＿ＰＧＮＴ（ｉ）を
活性化することができる。従つて、任意のプロセツサ
は、ＬＰＣバス・サイクルの殆ど１サイクル毎にＬＰＣ
バスを与えられる。

【０１９２】・ ＬＰＣ＿ＲＤＹ（３：０）は特別のプ
ロセツサ準備完了信号である。ＬＰＣ＿ＲＤＹ（ｉ）
は、プロセツサが読み取りデータの受け取り準備完了に
あることをＵＢＩＦに表示する。これらの信号は、ロー
カル・プロセツサ、またはＩ／Ｏ装置（例えば、Ｉ／Ｏ
プロセツサのＨＩＰＰＩトランスミツタ）が大域メモリ
読み取りデータを受け取る速度を調節するためにブロツ
ク読み取りサイクルの間で主として使用される。４０メ
ガヘルツの速度でバスの競合がないものとして、ＵＢＩ
Ｆは、毎秒３２０メガ・バイトの最大データ速度でＩ／
Ｏ装置にデータを返還する。ローカル・プロセツサ、ま
たはＩ／Ｏ装置のインターフエースは、データ・ワード
を受け取る時に、ＬＰＣ＿ＲＤＹ（ｉ）を取り去ること
によつて、上述の速度を落すことができる。

【０１９３】割込みメツセージのサポート信号の定義 ・ ＬＰＣ＿ＩＰＣＩＮＴＲは特別なＩＰＣ割込み信号
である。これらの信号は、ＵＢＩＦが４つのローカル・
プロセツサの任意のプロセツサを選択する大域バスのＩ
ＭＳＧサイクルを選択した時、ＵＢＩＦによつて発生さ
れる。ＵＢＩＦは、プロセツサ割込みレジスタ中のＩＰ
Ｃ割込みビツトをセツトするために、ＰＢＨにより使用
される１クロツク・サイクルのＬＰＣ＿ＩＰＣＩＮＴＲ
（ｉ）信号を発生する。ＵＢＩＦは、プロセツサ（ｉ）
を選択する対向したＩＭＳＧサイクルがあれば、対向し
たＬＰＣ＿ＩＰＣＩＮＴＲ（ｉ）を発生することができ
る。

【０１９４】ローカル・プロセツサ・カードのバスの信
号を集約して下記の表６に示す。

【０１９５】 表６ 信号名 幅 摘要 タイプ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− −ＬＰＣ＿ＡＣＹＣＬＥ １ アドレス・サイクル標識 ＴＰ ＬＰＣ＿ＡＴＹＰＥ １ ＋アドレス／−Ｉメツセージ選択 ＴＳ ＬＰＣ＿Ａ ３２ アドレス・バス（３２バイト・ブロツ ＴＳ クのアドレス） ＬＰＣ＿ＬＥＮ ４ ブロツク長 ＴＳ ＬＰＣ＿ＰＩＤ ２ プロセツサ要求識別子 ＴＳ ＬＰＣ＿ＰＴＡＧ ７ プロセツサ要求タグ ＴＳ ＬＰＣ＿ＲＷ １ ＋読み取り／−書き込み選択 ＴＳ ＬＰＣ＿ＬＯＣＫ １ アトミツクなサイクル選択 ＴＳ ＬＰＣ＿ＲＭＷ １ 読み取り／修正／書き込み信号 ＴＳ −ＬＰＣ＿ＤＣＹＣＬＥ １ データ・サイクル標識 ＴＰ ＬＰＣ＿Ｄ ２５６ データ・バス ＴＳ ＬＰＣ＿ＢＥ ３２ バイト・イネーブル ＴＳ ＬＰＣ＿ＭＩＤ ２ メモリ応答識別子 ＴＳ ＬＰＣ＿ＭＴＡＧ ７ メモリ応答タグ ＴＳ ＬＰＣ＿ＥＣＣＥＲＲ １ ＥＣＣエラー信号 ＴＳ ＬＰＣ＿ＥＲＲＴＹＰＥ １ ＥＣＣエラー・タイプ（０＝ＣＥ ＴＳ ＣＣ、１＝ＵＥＣＣ） ＬＰＣ＿ＮＯＣＡＣＨＥ １ キヤツシユ処理せず ＴＳ ＬＰＣ＿ＧＢＰＥＲＲ １ ギガ・バスのパリテイ・エラー ＴＳ −ＬＰＣ＿ＡＣＫ １ バス承認 ＴＳ −ＬＰＣ＿ＮＡＫ １ バス非承認 ＴＳ 合計 ３５４ 以下の信号はプロセツサ毎に特別な信号である。 ＬＰＣ＿ＬＧ １ ＋ローカル／大域標識 ＴＰ −ＬＰＣ＿ＲＲＥＱ １ ＬＰＣ読み取り要求 ＴＰ −ＬＰＣ＿ＷＲＥＱ １ ＬＰＣ書き込み要求 ＴＰ −ＬＰＣ＿ＰＧＮＴ １ ＬＰＣバスをプロセツサに付与 ＴＰ −ＬＰＣ＿ＲＤＹ １ プロセツサの準備完了標識 ＴＰ −ＬＰＣ＿ＩＰＣＩＮＴＲ １ 割込みメツセージの割込み ＴＰ ＋ＬＰＣ＿ＥＴＣＬＫ ２ ＥＣＬシステム・クロツク ＥＣＬ −ＬＰＣ＿ＥＴＣＬＫ ２ ＥＣＬシステム・クロツク ＥＣＬ 合計 ３４４ 以下の信号はデイジー・チエーンにされている。 ＬＰＣ＿ＳＩＮ １ 診断バスへの直列入力 ＴＰ ＬＰＣ＿ＳＯＵＴ １ 診断バスからの直列出力 ＴＰ 合計 ２ 以下の信号は大域バスのｓｎｏｏｐバスからの信号である。 ＬＰＣ＿ＧＢ＿ＢＡＣＫ １ ギガ・バスのバツクオフ信号 ＴＰ ＯＦＦ ＬＰＣ＿ＧＢ＿ＡＣＹＣ １ ギガ・バスのアドレス・サイクル ＴＰ ＬＥ ＬＰＣ＿ＧＢ＿ＡＴＹＰＥ １ ギガ・バスの＋アドレス／Ｉメツ ＴＰ セージの選択 ＬＰＣ＿ＧＢ＿ＲＷ １ ギガ・バスの読み取り／−書き込み ＴＰ 選択 ＬＰＣ＿ＧＢ＿ＬＥＮ ４ ギガ・バスのブロツク長 ＴＰ ＬＰＣ＿ＧＢ＿Ａ ３２ ギガ・バスのアドレス ＴＰ −ＬＰＣ＿ＲＥＳＥＴ １ 同期システムのリセツト ＴＰ

【０１９６】別表Ｃ ＧＭＣのアドレス・バスの信号の定義 ＧＭＣ（大域メモリ・カード）のアドレス・バスの信号
は、ＧＭＣ＿Ａ（２３：０）、ＧＭＣ＿ＬＥＮ（３：
０）、ＧＭＣ＿ＰＩＤ（７：０）、ＧＭＣ＿ＰＩＡ
（７：０）、ＧＭＣ＿ＲＷ及びＧＭＣ＿ＲＭＷを含んで
いる。このバスは４つのメモリ・バンクによつて共有さ
れており、メモリのｒ／ｗサイクルを開始するために、
ＵＢＩＦによつて使用される。これらの信号の細部は以
下の項で説明される。

【０１９７】・ ＧＭＣ＿Ａ（２３：０）は、３２バイ
トのブロツク・アドレスを特定する。最低位の１０ビツ
ト、ＧＭＣ＿Ａ（９：０）は列アドレス（ＣＡＳ）を特
定する。４メガ・ビツトのＤＲＡＭを例にすると、ＧＭ
Ｃ＿Ａ（１９：１０）は行アドレス（ＲＡＳ）を特定
し、他方、ＧＭＣ＿Ａ（２０）は側（１Ｍ、または２Ｍ
のＳＩＭＭ）を選択する。１６メガ・ビツトのＤＲＡＭ
を例にすると、ＧＭＣ＿Ａ（２１：１０）は行アドレス
（ＲＡＳ）を特定し、他方、ＧＭＣ＿Ａ（２２）は側
（１Ｍ、または２ＭのＳＩＭＭ）を選択する。ＧＭＣ＿
Ａ（２３）は１６メガ・ビツトのＤＲＡＭによる将来の
ランクの拡大のために保留される。

【０１９８】・ ＧＭＣ＿ＬＥＮ（３：０）は、ＧＭＣ
読み取り要求サイクルの間でブロツク長を表示する。通
常、プロセツサは単一ワードの読み取り要求サイクルを
発生する（つまり、ＬＥＮ＝０）。然しながら、ＧＭＣ
の読み取りサイクルの間でノン・ゼロ・ブロツク長を表
示することによつて、ブロツク読み取りサイクルがサポ
ートされる。対応するブロツク・アドレスは有効な開始
ブロツク・アドレスを表示する。ブロツク長は、２のべ
き乗で特定され、従つて、ＬＥＮが、夫々、０、１、
２、．．．、１６であることは、ブロツク長が、夫々、
１、２、４、．．．、２¹⁶であることを意味する。

【０１９９】・ ＧＭＣ＿ＰＩＤ（７：０）は、読み取
りサイクルの間で要求プロセツサ識別子（ＩＤ）を表示
する。ＧＭＣ＿ＰＩＤ（７：０）は、読み取りサイクル
の開始の時にメモリ・バンクによつて保持され、応答デ
ータと共に返還される。

【０２００】・ ＧＭＣ＿ＰＴＡＧ（７：０）は、複数
の最上位の読み取り要求を特別にタグするために、プロ
セツサによつて使用される。ＧＭＣ＿ＰＩＤ（７：０）
のように、ＧＭＣ＿ＰＴＡＧ（７：０）は、読み取りサ
イクルの開始の時にメモリ・バンクによつて保持され、
応答データと共に返還される。

【０２０１】・ ＧＭＣ＿ＲＷは読み取り（１）、また
は書き込み（０）を特定する。

【０２０２】・ ＧＭＣ＿ＲＭＷは、大域メモリ・バン
クにおいて読み取り／修正／書き込み動作を必要とする
部分的大域メモリ書き込みサイクルを識別する。ＵＢＩ
Ｆは、先ず、ＲＭＷを活性化して読み取りサイクルを発
生し、チツプ上の修正を遂行して、修正されたデータを
メモリに書き戻す。

【０２０３】ＧＭＣのデータ・バスの信号の定義 ＧＭＣのデータ・バスの信号は、ＧＭＣ＿Ｄ（２５５：
０）、ＧＭＣ＿ＥＣＣ（６３：０）、ＧＭＣ＿ＷＥＮＢ
（７：０）、ＧＭＣ＿ＭＩＤ（７：０）及びＧＭＣ＿Ｍ
ＴＡＧ（１：０）を含んでいる。このバスは、４つのメ
モリ・バンクによつて共有されており、書き込みデータ
を転送し、メモリ・バンクからの読み取りデータを受け
取るために、ＵＢＩＦによつて使用される。ＧＭＣのデ
ータ・バスの信号の細部は以下の項で説明する。

【０２０４】・ ＧＭＣ＿Ｄ（２５５：０）は、データ
・バスの信号である。バイト・イネーブル、ＧＭＣ＿Ｂ
Ｅ（０：３１）によつて表示された時、３２バイトのデ
ータは有効なデータを含んでいる。

【０２０５】・ ＢＭＣ＿ＥＣＣ（６３：０）は、ＥＣ
Ｃバスの信号である。ＥＣＣは、ＵＢＩＦ＿Ｄのモジユ
ールによつて計算され、そして、読み取りサイクルの間
で供給され、読み取りサイクルの間でデータのエラーを
検出し／訂正するのに使用される。

【０２０６】・ ＧＭＣ＿ＷＥＮＢ（７：０）は、２５
６ビツト・ワードの８つの３２ビツト・セクシヨンの各
々に書き込みを行なう。ＧＭＣ＿ＷＥＮＢ（０）は、Ｄ
（３１：０）に書き込みを行ない、ＧＭＣ＿ＷＥＮＢ
（１）は、Ｄ（６３：３２）に書き込みを行なう等々、
以下同様である。

【０２０７】・ ＧＭＣ＿ＭＩＤ（７：０）は、大域メ
モリの応答動作の間で返還されたプロセツサ識別子を保
持して、与えられたデータの宛先プロセツサを表示す
る。ＧＭＣ＿ＭＩＤ（７：０）は、対応する読み取りサ
イクルの間でＧＭＣ＿ＰＩＤ（７：０）に与えられた値
を反映する。ＭＩＤはプロセツサの書き込みサイクルの
間では不活性にされる。

【０２０８】・ ＧＭＣ＿ＭＴＡＧ（７：０）は、大域
メモリの応答動作の間で返還されたプロセツサ・タグを
保持する。このフイールドは、複数の最上位の読み取り
要求が発生された時、大域メモリの応答データを再組織
するために、プロセツサによつて選択的に使用される。
ＧＭＣ＿ＭＴＡＧ（７：０）は、対応する読み取りサイ
クルの間でＧＭＣ＿ＰＴＡＧ（７：０）に与えられた値
を反映する。ＧＭＣ＿ＭＴＡＧ（７：０）はプロセツサ
の書き込みサイクルの間では不活性にされる。

【０２０９】ＧＭＣの制御バスの信号の定義 ・ ＧＭＣ＿ＲＥＱ（３：０）は、ローカル・メモリ・
カードのバスの要求信号である。メモリ・バンク（ｉ）
は、メモリ・バンクがその読み取りデータ・レジスタ中
にデータをラツチする時間よりも２サイクル以上前の時
間にＧＭＣ＿ＲＥＱ（ｉ）を発生する。ＧＭＣ＿ＲＥＱ
（ｉ）は、ＧＭＣ＿ＧＮＴ（ｉ）が受け取られるまで活
性に留まつている。

【０２１０】・ ＧＭＣ＿ＧＮＴ（３：０）は、ローカ
ル・メモリ・カードのバスの付与信号である。ＧＭＣ＿
ＧＮＴ（ｉ）は、ＧＭＣ＿ＲＥＱ（ｉ）が発生される時
間よりも２サイクル以上前の時間に返還され、２クロツ
ク・サイクルの間活性化されている。ＵＢＩＦは、特定
のメモリ・バンクに対してローカル・メモリ・カードの
バスを付与した後、少なくとも１サイクルの間、常にＧ
ＭＣ＿ＴＮＴ（ｉ）を不活性にする。

【０２１１】・ ＧＭＣ＿ＲＤＹ（３：０）は独立した
メモリ・バンクの準備完了ラインの信号である。メモリ
・バンクがＵＢＩＦからの新しいメモリ要求サイクルを
受け取ることができる時、各メモリ・バンクは、それ自
身のＲＤＹ信号を発生する。ＧＭＣ＿ＲＤＹ（ｉ）が活
性化された時、ＵＢＩＦはＧＭＣ＿ＬＤＭＡＲ（ｉ）を
発生し、これは、関連するメモリ・バンクのメモリ・ア
ドレス・レジスタ（そして、選択的にデータ・レジス
タ）にロードする。従つて、ＧＭＣ＿ＲＤＹ（ｉ）は、
メモリ・バンクがｒ／ｗサイクルを遂行している間では
不活性にされる。

【０２１２】・ ＧＭＣ＿ＬＤＭＡＲ（３：０）は、個
々のメモリ・バンクのアドレス・レジスタのロードを活
性化する信号である。ＧＭＣ＿ＲＤＹ（ｉ）が活性化さ
れた時、ＵＢＩＦはＧＭＣ＿ＬＤＭＡＲ（ｉ）を発生
し、この信号は、関連するメモリ・バンクのメモリ・ア
ドレス・レジスタ（そして、選択的にデータ・アドレス
・レジスタも）をロードする。ＧＭＣ＿ＬＤＭＡＲ
（ｉ）は１クロツク・サイクルの間活性化される。

【０２１３】・ ＧＭＣ＿ＮＥＮＥ（３：０）は、個々
のメモリ・バンクの次に近い信号である。ＧＭＣ＿ＮＥ
ＮＥ信号が活性化された時、この信号は、メモリ・バン
クに対して次に発生される行（ＲＯＷ）アドレスが前に
発生された行アドレスと同じアドレスであることを表示
する。

【０２１４】大域メモリ・カード（ＧＭＣ）のバスの信
号を以下の表７に集約する。

【０２１５】 表７ 信号名 幅 摘要 方向 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＧＭＣ＿Ａ ２４ アドレス・バス（３２バイト、ＲＡ Ｏ Ｓアドレス／ＣＡＳアドレス） ＧＮＣ＿ＬＥＮ ４ ブロツク長 Ｏ ＧＭＣ＿ＰＩＤ ８ プロセツサ要求識別子 Ｏ ＧＭＣ＿ＰＴＡＧ ７ プロセツサ要求タグ Ｏ ＧＭＣ＿ＲＷ １ ＋読み取り／−書き込み選択 Ｏ ＧＭＣ＿ＲＭＷ １ 読み取り／修正／書き込み選択 Ｏ ＧＭＣ＿Ｄ ２５６ データ・バス Ｉ／Ｏ ＧＭＣ＿ＥＣＣ ６４ ＥＣＣビツト（８ビツト／３２ビ Ｉ／Ｏ ツト・ワード） ＧＭＣ＿ＭＩＤ ８ メモリ応答識別子 Ｉ ＧＭＣ＿ＭＴＡＧ ７ メモリ応答タグ Ｉ −ＧＭＣ＿ＷＥＮＢ ８ ＳＩＭＭ書き込みイネーブル（３２ Ｏ ビツト・ワード毎に特別の信号である。） 以下の信号はメモリ・バンク毎に特別な信号である。 −ＧＭＣ＿ＲＥＱ １ メモリの応答要求 Ｉ −ＧＭＣ＿ＧＮＴ １ メモリの応答付与 Ｏ −ＧＭＣ＿ＲＤＹ １ メモリの準備完了標識 Ｉ −ＧＭＣ＿ＬＤＭＡＲ １ メモリ・アドレスのロード Ｏ −ＧＭＣ＿ＮＥＮＥ １ 次のＲＡＳ＝前のＲＡＳ Ｏ ＋ＧＭＣ＿ＥＴＣＬＫ ２ ＥＣＬシステム・クロツク ＥＣＬ −ＧＭＣ＿ＥＴＣＬＫ ２ ＥＣＬシステム・クロツク ＥＣＬ −ＧＭＣ＿ＲＥＳＥＴ １ 同期システムのリセツト Ｏ

【０２１６】

【発明の効果】本発明は、高速度のシステム・バスに接
続された種々のコンピユータ用の機器に対して、バツフ
ア機能付の万能インターフエースを与えることにより、
多重プロセツサ・システムの性能を顕著に改善する。

【図面の簡単な説明】

【図１】データを目視的にする科学計算用システムのブ
ロツク図である。

【図２】図１のシステムのサーバの要素のブロツク図で
ある。

【図３】プロセツサのノード、またはＩ／Ｏインターフ
エースのノード接続された時のバツフア機能を持つた万
能インターフエース（ＵＢＩＦ−Ａ）のアドレス部分を
示すブロツク図である。

【図４】メモリ・バンクのノードに接続された時のバツ
フア機能を持つた万能インターフエース（ＵＢＩＦ−
Ａ）のアドレス部分を示すブロツク図である。

【図５】バツフア機能を持つ万能インターフエース（Ｕ
ＢＩＦ−Ｄ）のデータ部分を示すブロツク図である。

【図６】ＳＶＳのプロセツサ・カードのアーキテクチヤ
を示すブロツク図である。

【図７】ローカルバスから大域バスへの読み取り要求信
号のタイミング順序を示すタイミング図である。

【図８】ローカル・バスから大域バスへの書き込み要求
信号のタイミング順序を示す図である。

【図９】４つのプロセツサのローカル・バスから大域バ
スへの読み取り要求信号のタイミング順序を示すタイミ
ング図である。

【図１０】４つのプロセツサのローカル・バスから大域
バスへの書き込み要求信号のタイミング順序を示すタイ
ミング図である。

【図１１】ローカル・バスから大域バスへの読み取り信
号のタイミングを示すタイミング図である。

【図１２】ローカル・バスから大域バスへの読み取り信
号のタイミング順序を示すタイミング図である。

【図１３】４つのプロセツサのローカル・バスから大域
バスへの読み取り信号のタイミング順序を示すタイミン
グ図である。

【図１４】４つのプロセツサのローカル・バスから大域
バスへの書き込み信号のタイミング順序を示すタイミン
グ図である。

【図１５】大域バスの再試行の信号のタイミング順序を
示すタイミング図である。

【図１６】大域バスの混合モードの信号のタイミング順
序を示すタイミング図である。

【図１７】ローカル・バスのデータ・ブロツクの読み取
り信号のタイミング順序を示すタイミング図である。

【図１８】ＩＰＣロジツクを示すブロツク図である。

【図１９】ＩＰＣロジツクを示すブロツク図である。

【図２０】Ｉ／Ｏプロセツサ・カードを示すブロツク図
である。

【図２１】プロセツサ・ノードによつて発生された大域
メモリの単一の読み取り信号のサイクルを示すタイミン
グ図である。

【図２２】ローカル・バスの書き込み要求信号のタイミ
ング順序を示すタイミング図である。

【図２３】大域メモリ・カードのアーキテクチヤを示す
図である。

【図２４】大域バスのアドレス・マツプを示す図であ
る。

【図２５】大域メモリの読み取り動作信号のタイミング
順序を示すタイミング図である。

【図２６】夫々の要求が異なつたメモリ・バンクにアド
レスされている時に、１つの大域メモリに向けられた４
つの大域メモリの読み取り要求信号のタイミング順序を
示すタイミング図である。

【図２７】単一の大域メモリ・バンクに差し向けられた
４つの大域メモリの書き込み信号のサイクルを示す図で
ある。

【図２８】夫々の要求が異なつた大域メモリのバンクに
差し向けられている時、４つの大域メモリの読み取り／
修正／書き込み動作を説明するための図である。

【図２９】ＵＢＩＦがプロセツサ・モードで用いられた
時、ＵＢＩＦを制御するための入力信号及び出力信号を
示す図である。

【図３０】ＵＢＩＦがメモリ・モードで用いられた時、
ＵＢＩＦを制御するための入力信号及び出力信号を示す
図である。

【図３１】ＵＢＩＦがプロセツサ・モードの動作で使用
するためのＵＢＩＦ−Ａのアドレス選択回路の細部を示
すブロツク図である。

【図３２】ＵＢＩＦがメモリ・モードの動作で使用する
ためのＵＢＩＦ−Ａのアドレス選択回路の細部を示すブ
ロツク図である。

【図３３】ＵＢＩＦがプロセツサ・モードの動作で使用
するためのＵＢＩＦ−Ａの付加的なアドレス選択回路の
細部を示すブロツク図である。

【図３４】ＵＢＩＦがメモリ・モードの動作で使用する
ためのＵＢＩＦ−Ａの付加的なアドレス選択回路の細部
を示すブロツク図である。

【図３５】ＵＢＩＦがプロセツサ・モードの動作で使用
するためのＵＢＩＦ−ＡのＭＩＤ回路を示すブロツク図
である。

【図３６】ＵＢＩＦ−Ｄの出力回路を示すブロツク図で
ある。

【図３７】ＵＢＩＦ−Ｄの入力回路を示すブロツク図で
ある。

【図３８】バスの非承認（ＮＡＫ）状態と、後続する再
試行動作を説明するための図である。

【図３９】大域バスの付与が遅延した場合の状態を示す
タイミング図である。

【図４０】１枚のプロセツサ・カード上に４個のプロセ
ツサ・ノードを割り当てた４つの大域メモリの応答信号
のサイクルを示すタイミング図である。

【符号の説明】

１０ 科学計算用システム １２ サーバ １４ コンソール １６ フレーム・バツフア １８ デイスプレイ ２０ デイスク・アレイ ２２ プロセツサ・カード ２２ａ マイクロ・プロセツサ ２２ｂ プロセツサ・ノードのメモリ ２２ｃ インターフエース ２３ プロセツサ・ノード ２４ 大域バス ２４ａ 大域メモリ・カードのアドレス・バス ２４ｂ 大域メモリ・カードのデータ・バス ２６ 大域メモリ・カード ２６ａ 大域メモリ・カードのバス ２８ Ｉ／Ｏプロセツサ・カード ２８ａ Ｉ／Ｏプロセツサ・ノード ２８ｂ ＨＩＰＰＩのレシーバ ２８ｃ ＨＩＰＰＩのトランスミツタ ３０ コンソールのインターフエース・カード ３２ ローカル・プロセツサ・カードのバス ３４ バツフア機能付きの万能インターフエース（ＵＢ
ＩＦ） ３６、７６ アービタ（調整手段） ４２、４４ 出力信号の待ち行列手段 ４６、５０ 入力信号の待ち行列手段 ７９ 大域バス制御

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ローカル・バスに接続された複数個のコ
   ンピユータ用機器を持つローカル・バスの信号ラインに
   接続された第１のインターフエース手段と、 大域バスに接続された複数個のコンピユータ用機器を持
   つ大域バスの信号ラインに接続された第２のインターフ
   エース手段と、 上記第２のインターフエース手段に接続され、第２のイ
   ンターフエースからのアドレス情報、制御情報及びデー
   タ情報を受け取る入力と、上記第１のインターフエース
   手段に接続された出力とを有する複数個の入力信号の待
   ち行列手段と、 上記第１のインターフエース手段に接続され、第１のイ
   ンターフエース手段からのアドレス情報、制御情報及び
   データ情報を受け取る入力と、上記第２のインターフエ
   ース手段に接続された出力とを有する複数個の出力信号
   の待ち行列手段とからなり、 上記ローカル・バスの複数個のコンピユータ用機器の内
   の個々の機器は、該機器に用いられる上記入力信号の待
   ち行列手段の１つと、上記出力信号の待ち行列処理手段
   の１つとを含むことを特徴とするデータ処理システムに
   おいて使用するインターフエース回路。
2. 【請求項２】 上記ローカル・バスのコンピユータ用機
   器はデータ・プロセツサを有する少なくとも１つのデー
   タ・プロセツサ・ノードを含むことを特徴とする請求項
   １に記載のインターフエース回路。
3. 【請求項３】 上記ローカル・バスのコンピユータ用機
   器は、複数個のＩ／Ｏ処理手段を含み、各Ｉ／Ｏ処理手
   段は関連する通信チヤンネルに接続されていることを含
   むことを特徴とする請求項１に記載のインターフエース
   回路。
4. 【請求項４】 上記ローカル・バスのコンピユータ用機
   器は複数個のメモリ・バンクを含むことを特徴とする請
   求項１に記載のインターフエース回路。
5. 【請求項５】 アドレス情報を送るための複数本の第１
   の信号ラインと、制御情報を送るための複数本の第２の
   信号ラインとを少なくとも有するバス手段によつて接続
   されている複数個のデータ・プロセツサを含むデータ処
   理システムにおけるデータ・プロセツサ間の通信方法に
   おいて、 １つのプロセツサが少なくとも他の１つのデータ・プロ
   セツサと通信を開始するステツプと、 通信をするための少なくとも１つの他のデータ・プロセ
   ツサを識別するために、データ・プロセツサ・マスク中
   にビツトをセツトするステツプと、 データ・プロセツサの通信バスのトランザクシヨンを表
   示するために、バス・トランザクシヨン識別子をセツト
   するステツプと、 上記第１の信号ラインを使用したバス手段を介して上記
   データ・プロセツサ・マスクを転送し、かつ、上記第２
   の信号ラインの少なくとも何本かを使用したバス手段を
   介して上記バス・トランザクシヨン識別子を転送するス
   テツプと、 上記第１の信号ラインから上記データ・プロセツサ・マ
   スクと、上記第２の信号ラインから上記バス・トランザ
   クシヨン識別子とを上記バス手段から受け取るステツプ
   と、 上記受け取つたデータ・プロセツサ・マスクと、バス・
   トランザクシヨン識別子とをデコードするステツプと、 上記識別されたデータ・プロセツサに割り込むステツプ
   とからなるデータ・プロセツサ間の通信方法。
6. 【請求項６】 上記複数個のデータ・プロセツサがデー
   タ・プロセツサのグループのメンバとして組織されてお
   り、データ・プロセツサの各グループがローカル・バス
   手段によつて接続されていることと、データ・プロセツ
   サのグループが大域バス手段によつて接続されているこ
   ととを含むデータ処理システムにおける請求項５に記載
   の通信方法において、 上記ローカル・バス手段と上記大域バス手段との間に接
   続されているバス・インターフエース手段によつて、上
   記第１の信号ラインからの上記データ・プロセツサ・マ
   スクと、上記第２の信号ラインから上記バス・トランザ
   クシヨン識別子とを、ローカル・バス手段から受け取る
   ステツプと、 上記バス・インターフエース手段によつて、上記大域バ
   ス手段へのアクセスを調停するステツプと、 他のバス・インターフエース手段によつて受け取られる
   ように、上記受け取つたデータ・プロセツサ・マスクを
   大域バス手段のアドレス信号ラインに転送し、かつ、上
   記バス・トランザクシヨン識別子を大域バス手段の制御
   信号ラインに転送するステツプとを含むことを特徴とす
   るデータ・プロセツサの通信方法。
7. 【請求項７】 プライベート・メモリ手段を有するデー
   タ・プロセツサが接続されいる計算用データ・プロセツ
   サ・ノードの各々が第１のローカル・バス手段に接続さ
   れているｎ個の計算用プロセツサ・ノードで構成された
   少なくとも１つの計算用プロセツサ・ノードのグループ
   と、 プライベート・メモリ手段を有するデータ・プロセツサ
   を含む通信用データ・プロセツサ・ノードが第２のロー
   カル・バス手段によつてデータ通信手段に接続されてい
   る少なくとも１つの通信用データ・プロセツサ・ノード
   と、 第３のローカル・バス手段によつて接続されている
   （ｘ）個のメモリ・バンクで構成された少なくとも１つ
   の共有大域メモリと、 上記ローカル・バス手段の１つと、大域バス手段との間
   に接続された複数個のバス・インターフエース手段とか
   らなり、 上記複数個のバス・インターフエース手段は、 上記大域バス手段からアドレス情報、制御情報及びデー
   タ情報を受け取り、かつ、ストアするために、大域バス
   手段に接続された入力と、上記ローカル・バス手段の関
   連した１つのバス手段に接続された出力とを有する複数
   個（ｙ個）の入力信号の待ち行列手段と、 上記ローカル・バス手段からアドレス情報、制御情報及
   びデータ情報を受け取り、かつ、ストアするために、ロ
   ーカル・バス手段の関連した１つのバス手段に接続され
   た入力と、上記大域バス手段に接続された出力とを有す
   る複数個（ｚ個）の出力信号の待ち行列手段とを含むこ
   とを特徴とする多重プロセツサのデータ処理システム。
8. 【請求項８】 ｎ＝ｘ＝ｙ＝ｚであることを特徴とする
   請求項７に記載の多重プロセツサのデータ処理システ
   ム。
9. 【請求項９】 上記バスのインターフエース手段の各々
   は、 上記ローカル・バス手段に接続されており、ローカル・
   バス手段へのアクセスを調停する手段と、 上記大域バス手段に接続されており、大域バス手段への
   アクセスを調停する手段とからなり、 上記調停手段の各々はラウンド・ロビン技術に従つて動
   作することを特徴とする請求項７に記載の多重プロセツ
   サのデータ処理システム。
10. 【請求項１０】 上記データ・プロセツサ・ノードの各
    々は、 通信されるべき少なくとも１つの他のデータ・プロセツ
    サを識別するために、データ・プロセツサのマスクをセ
    ツトする手段と、 データ・プロセツサの通信バスのトランザクシヨンを表
    示するために、バス・トランザクシヨンの識別子をセツ
    トする手段と、 上記ローカル・バス手段の信号ラインをアドレスするた
    めに、上記データ・プロセツサ・マスクと、ローカル・
    バス手段の信号ラインを制御するために、バス・トラン
    ザクシヨンの識別子とを転送する手段とを含むことを特
    徴とする請求項７に記載の多重プロセツサのデータ処理
    システム。
11. 【請求項１１】 複数個の連続した第１のバスのトラン
    ザクシヨンに対して、アドレス信号ライン及び制御信号
    ラインの信号を受け取り、かつバツフアする手段を含
    み、第１のバスのアドレス信号ライン及び制御信号ライ
    ンを接続するための第１のインターフエース手段と、 第１のバスのデータ信号ラインに接続され、Ｍ個の機能
    単位に区切られた第２のインターフエース手段を含んで
    おり、上記データ信号ラインは、Ｎ個のバイトで構成さ
    れたデータ単位をＭ単位含んでおり、上記第２のインタ
    ーフエースは、Ｍ個の機能単位に仕切られており、各機
    能単位は、複数個の連続した第１のバスのトランザクシ
    ヨンに対して、Ｍ個のデータ単位内の１つのデータ単位
    のＮ個のバイトを受け取り、かつ、バツフアする手段を
    含んでいることとからなり、 上記第１のインターフエース手段は、 アドレス信号ライン及び制御信号ラインに応答して、複
    数個のデータ路制御信号を発生する制御手段を含み、上
    記データ路制御信号は、受け取つた上記Ｍ個のデータ単
    位のＮ個のバイトの各々の動作を制御するために、上記
    第２のインターフエース手段の上記Ｍ個の機能単位に共
    通に接続されていることを特徴とするデータ処理システ
    ムに使用されるインターフエース回路。
12. 【請求項１２】 Ｍは８であり、Ｎは４である請求項１
    １に記載のデータ処理システムに使用されるインターフ
    エース回路。
13. 【請求項１３】 上記第１のバスは、バスに接続された
    複数個のコンピユータ用機器を含み、 上記第１のインターフエース手段の上記バツフア手段
    は、上記第１のバスから受け取つたアドレス信号及び制
    御信号をバツフアする複数個の第１の待ち行列手段を含
    み、該第１の待ち行列手段は第２のバスに接続された出
    力を有することと、 上記第２のインターフエース手段の上記Ｍ個の機能単位
    の各々は、第１のバスから受け取つたＮ個のバイトのデ
    ータをバツフアする複数個の第２の待ち行列手段を含
    み、該第２の待ち行列処理手段の各々は第２のバスに接
    続された出力を有することと、 各コンピユータ用機器は、該機器に使用される上記第１
    の待ち行列手段と、第２の待ち行列手段とを有すること
    を特徴とする請求項１１に記載のインターフエース回
    路。