JPH0778773B2 - 通信装置及び通信装置を使用する方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にデータ通信に関
し、詳細にはマルチプロセッサシステムなどデータプロ
セッサシステム用の高帯域幅データ通信を実施する方法
と装置に関する。

【０００２】

【従来の技術】この特許出願は、以下に指定された米国
特許出願に関連する。１つは１９９１年７月２２日出願
の米国特許第０７／７３４４３２号明細書、他の１つは
１９９１年７月２２日出願の米国特許第０７／７３４２
０６号明細書である。大容量で時間に依存したシミュレ
ーションデータを取り扱いそのデータを視覚化するシス
テムは、処理中のデータセット全体を記憶する大容量で
高帯域ディスクアレイと、プロブレムセットをダウンロ
ードする高速データ通信ネットワークと、単一のシミュ
レーション時間工程を処理するのに必要なすべてのデー
タを緩衝する大容量高速メモリと、データセットを処理
し、拡張し、視覚化するのにふさわしい計算力と、リア
ルタイムの高解像度ディスプレイとを備えている。さら
に、重要なことは、これらの機能が高度にプログラム可
能で柔軟なユーザ環境内に備えてあることである。こう
した大型で複雑なシステムを実現するには、マルチプロ
セッサを用いた方法が取られている。その方法では、複
数のデータプロセッサが、同一局面または同じタスクの
様々な局面で並列に動作する。

【０００３】

【発明が解決しようとする課題】こうしたマルチプロセ
ッサシステムにおける重要な点は、スーパーコンピュー
タと高容量ディスクアレイなど外部データ資源とシステ
ムのインターフェースである。したがって、本発明の目
的は、高速データ通信チャネルに結合する知能入出力プ
ロセッサを提供することである。本発明の他の目的は、
高速相互接続を介して共有大域システムメモリとの間で
高速直接メモリアクセス（ＤＭＡ）を容易にする入出力
プロセッサを提供することである。本発明のさらに他の
目的は、ＡＮＳＩ標準高性能並列インターフェース（Ｈ
ＩＰＰＩ）など、情報バーストのパケットを利用する通
信プロトコルを用いて、通信データ情報の管理と情報の
構築を容易にする入出力プロセッサを提供することであ
る。

【０００４】

【課題を解決するための手段】上記の目的は、高速通信
チャネルに接続された受信器と送信器を含む入出力プロ
セッサにより実現される。受信器においては、状況メモ
リデバイス、特に先入れ先出し（ＦＩＦＯ）メモリデバ
イスは、パケットの始まり（ＳＯＰ）と終わり（ＥＯ
Ｐ）を示すとともに、１つのパケット内のデータワード
の各バーストに対して、そのバーストの発生と長さ
（Ｌ）を示す構造化情報を記憶する。さらに、バースト
の間に発生するエラーの存在について各バースト毎に指
示がある。対応するデータＦＩＦＯには、構造化情報以
外の、受信データワードだけが含まれている。接続され
た入出力データプロセッサまたは通信コントローラなど
のデバイスは、受信データワードの元のフォーマットを
再構成するために、１つまたは複数のパケットの受信に
続いて、ＦＩＦＯの両方を読み取ることが可能である。

【０００５】送信器においては、各バーストに対してＳ
ＯＰ、ＥＯＰ、ＢＵＲＳＴ、Ｌを示す構造化情報を記憶
する入出力データプロセッサにより、送信のまえに、制
御構造ＦＩＦＯが初期段階でロードされる。最初に、デ
ータＦＩＦＯは、好ましくはＤＭＡ機構を介して、制御
構造ＦＩＦＯ内に記憶された構造化情報に対応するデー
タワードがロードされる。送信器は、データＦＩＦＯか
らの非構造化データに関連して制御構造ＦＩＦＯを読み
取ることにより送信データワードのフォーマットを再構
成するよう動作する。制御構造ＦＩＦＯは、連続制御指
示が一緒に結合されるようにする各制御によりＬＩＮＫ
ビットも記憶できる。入出力プロセッサは、送信器にお
いても受信器においても、ＤＭＡ制御ＦＩＦＯも含む。
このＦＩＦＯでは、複数のＤＭＡコマンドが記憶され一
緒に結合されて、入出力データプロセッサによる介在な
しに、複数のＤＭＡコマンドが連続して実行可能にな
る。

【０００６】入出力プロセッサは、送信器においても受
信器においても、複数の内部バスを含む。１つのバス
は、通常ＤＭＡにより、大域メモリとの間でデータを転
送するのに使用されるデータＦＩＦＯに接続された高速
データバスである。他のバスは、入出力プロセッサレジ
スタと他の論理デバイスのスレーブ読取り／書取りサイ
クルに使用されたより低い速度のバスである。２つのバ
スは、スレーブサイクル中に接続され、ＤＭＡサイクル
中に接続が解除される。ＤＭＡサイクル中に、データは
高速バスを介して高速で転送され、他方で低速バスは、
ＤＭＡ関連コマンド、状況および制御情報を転送するの
に使用される。

【０００７】

【実施例】図１を参照すると、本発明にしたがって構成
され動作される入出力プロセッサ（ＩＯＰ）を含むマル
チプロセッサシステムが示されている。特に、科学的視
覚化システム（ＳＶＳ）１０の構成要素が示されてい
る。ＳＶＳ１０の目的は、対話型の速度で複雑なデータ
セットを処理し、操作し、視覚化することである。ただ
し、システム１０の使用は本例に限られるわけではな
い。さらに、明らかになるように、入出力プロセッサの
使用は、この特定のシステムにのみ制限されるわけでは
ない。すなわち、本発明により教示されたＩＯＰは、数
多くの様々な型のマルチプロセッサシステムの利点に応
じて利用できる。

【０００８】ＳＶＳ１０にはいくつかの重要な構成要素
がある。第１構成要素は、高速全域バスにより相互接続
されている大規模計算力、高速メモリおよび知能入出力
プロセッサを備えているデータ処理システム内で具体化
されたサーバ１２である。「全域バス」、「共有バス」
および「共通相互接続」の用語は本明細書では相互交換
可能に使用されている。第２構成要素は、ＩＢＭ社によ
り製造されたＲＩＳＣシステム／６０００（ＲＳ／６０
００）データ処理システムにより具体化されるコンソー
ル１４である。コンソール１４は遠隔位置にあるワーク
ステーションからのネットワークアクセスを備えてい
る。

【０００９】第３の構成要素は、そのためのコンソール
機能を備えているＲＳ／６０００データ処理プロセッサ
を含むフレームバッファ１６である。フレームバッファ
１６は、リアルタイム表示機能を高解像度ディスプレイ
１８に供給するＡＮＳＩ標準高性能並列インターフェー
ス（ＨＩＰＰＩ）を介して接続されたインターフェース
とイメージ緩衝ハードウェア１６ａを含む。システム１
０の他の構成要素は、ディスクアレイ２０である。ディ
スクアレイ２０は、ＨＩＰＰＩインターフェースを介し
て５５メガバイト／秒の転送率をもち、２１ギガバイト
の容量を有する記憶システム内で具体化可能である。

【００１０】重要なことは、システム１０の正確な構成
は意図された用途に応じて変更し、図１の構成は、本発
明の実施に基づいて制限を表すようには意図されていな
い。図２を参照すると、ＳＶＳ１０のサーバ１２が構成
図に示してある。サーバ１２は、プリント回路カード２
２当たり４つのプロセッサ（Ｐ０−Ｐ４）として構成さ
れた複数のプロセッサ２２ａから構成されている。サー
バ１２は、総数で３２のプロセッサにたいして最高８つ
のカードを備えている。各プロセッサカード２２は、局
所プロセッサカード（ＬＰＣ）バス３２をＳＶＳ全域バ
ス２４に接続する汎用バスインターフェース（ＵＢＩ
Ｆ）３４を含む。さらにＳＶＳ全域バス２４に接続され
ているのは、複数の全域メモリカード２６、複数の入出
力プロセッサカード２８、およびＲＳ／６０００コンソ
ール１４とのインターフェース３０である。

【００１１】さらに具体的には、各プロセッサカード２
２は、最高４つのプロセッサノードを含み、各ノードは
マイクロプロセッサ２２ａを備えている。本実施例で
は、各マイクロプロセッサ２２ａは、インテル社製のｉ
８６０型デバイス、特に、８０８６０マイクロプロセッ
サデバイスである（ｉ８６０はインテル社の商標であ
る）。ノードバス２３を介して各マイクロプロセッサ２
２ａに接続されているのは、この実施例では、１６メガ
バイト（ＭＢ）の記憶容量をもつ局所ノードメモリ２２
ｂである。各プロセッサノードはＬＰＣバス３２への緩
衝型インターフェースも含む。さらに、各プロセッサノ
ードは、直列バス（Ｓ）へのインターフェース２２ｄを
備えている。ＬＰＣバス３２は複数のプロセッサノード
をＵＢＩＦ３４に接続し、共有資源へのアクセスを可能
にする。

【００１２】本実施例では、１つのプロセッサカード２
２は、ピーク性能で毎秒１億６千万命令（１６０ＭＩＰ
Ｓ）または毎秒３億２千万単一精度浮動小数点演算（３
２０ＭＦＬＯＰＳ）を実行可能である。８つのプロセッ
サカード２２をすべて備えたシステムは、４０ＭＨｚ動
作と仮定すると、毎秒１２．８億命令（１．２８ＢＩＰ
Ｓ）又は毎秒２５億６千万浮動小数点演算（２．５６
ＧＦＬＯＰＳ）に近づくピーク性能を備えている。

【００１３】本実施例において、全域メモリカード２６
はそれぞれＥＣＣをもつ１２８ＭＢまたは２５６ＭＢの
いずれか一方のランダムアクセスメモリにより構成され
ている。サーバ１２は、最高４つの全域メモリカード２
６を備えている。全域メモリカード２６はそれぞれ、シ
ステム１０の各ユーザに対するメモリアクセスの待ち時
間を減少するように６４０ＭＢ／秒のデータ帯域幅を備
えている。これは、各メモリカード２６上の全域メモリ
を４つのメモリバンク（Ｂ０−Ｂ３）に分割し、各バン
クは、ブロック読取りサイクル、ページモード読取りま
たは書込みサイクルおよびランダム読取りまたは書込み
サイクルを独立して実行可能である。全域メモリカード
（ＧＭＣ）バス２６ａは、共通全域バス資源を利用しな
がら、バンク（Ｂ０−Ｂ３）のそれぞれを独立して動作
可能にする。

【００１４】入出力プロセッサカード２８はそれぞれ、
２つのＨＩＰＰＩ受信器２８ｂと２つのＨＩＰＰＩ送信
器２８Ｃに加えて、プロセッサカード２２のプロセッサ
ノード２２ａと同様のプロセッサノード２８ａを備えて
いる。各ＩＯＰ２８は、４つのＨＩＰＰＩインターフェ
ースを備ており、各インターフェースは、１００ＭＢ／
秒の転送率で動作可能である。ＨＩＰＰＩインターフェ
ースは、高速ディスクアレイを支援し、リアルタイムイ
メージをＨＩＰＰＩ接続フレームバッファに供給し、ス
ーパーコンピュータなどの外部装置との高速通信を実現
するために使用される。入出力プロセッサ２８は以下に
詳細に記載される。

【００１５】コンソールインターフェース３０は、２つ
のカードに分割される。１つはサーバ１２内にあり、他
の１つはコンソール１４内にある。２つのカード間の結
合により、全域メモリ２６と直列バスへのアクセスが可
能になり、これにより、各プロセッサの局所メモリとＰ
ＢＩＦへのアクセスが可能になる。システム１０は、全
域バス２４に接続された仲裁器（アービターともいう）
３６を含む。この仲裁器３６は、プロセッサ２２、メモ
リ２６、コンソールインターフェース３０および入出力
プロセッサ２８の間の全域バスの要求を仲裁する。全域
バス２４は、様々な構成要素を相互接続し、１．２８ギ
ガバイト／秒の転送率を備えているエミッタ結合論理
（ＥＣＬ）技術により実現される。

【００１６】各ＳＶＳ１０のサーバ１２は、最高１２の
マスタデバイス（すなわち、プロセッサカード２２、入
出力プロセッサカード２８、またはインターフェースカ
ード３０）と最高４つのメモリカード２６を支援する。
１つの可能な構成は、インターフェースカード３０、８
つのプロセッサカード２２（又は３２のプロセッサ）、
それぞれが２５６Ｍバイトの記憶容量をもち全体で１０
２４ＭＢの記憶容量となる高速メモリ４つの全域メモリ
カード２６、および１つの入出力プロセッサ２８からな
る。この入出力プロセッサ２８は、高速ディスクアレイ
２０を支援し、ＨＩＰＰＩ資源からデータを受け取り、
イメージデータをＨＩＰＰＩ接続フレームバッファ１６
に分散する。コンソール１４は、ＳＶＳ１０とのユーザ
インターフェースを備え、標準入出力デバイスを支援す
る。

【００１７】図２に示してあるように、システム１０の
各構成要素のカードは、ＵＢＩＦ３４の１つを含む。Ｕ
ＢＩＦ３４は、全域バス２４との共有、同期、結合解除
インターフェースを備えており、ＬＰＣバス３２又はＧ
ＭＣバス２６ａの局所仲裁を行ない、全域バス２４との
すべての必要なハンドシェーキングおよび再試行順序づ
けを実行する。本実施例では、ＵＢＩＦ３４は、プロセ
ッサ２２ａなどの４つの局所マスタデバイス又はメモリ
バンクＢ１−Ｂ４などの４つのスレーブデバイスの支援
により双方向パイプライン式緩衝機能を備えている。Ｕ
ＢＩＦ３４は、８ビットと２５６ビットの間にデータバ
ス幅を支持し、４０ＭＨｚバス動作（２５ナノ秒バスサ
イクル）と仮定すると、局所バス３２と全域バス２４の
間で１．２８ギガバイト／秒のピークデータ転送率を備
えている。

【００１８】入出力プロセッサカード２８では、関連す
るＵＢＩＦ３８は、プロセッサ２８ａ（待ち行列０）の
入出力データ待ち行列、ＨＩＰＰＩ受信器２８ｂの入出
力データ待ち行列（待ち行列２）、ＨＩＰＰＩ送信器２
８ｃの入出力データ待ち行列（待ち行列３）を備えてい
る。ＵＢＩＦ３４の入出力待ち行列（１）はここでは使
用されていない。本発明の１局面は、ＤＭＡサイクル中
に受信器３８ｂにより送信器２８ｃのＵＢＩＦ３４出力
待ち行列の共有、およびＤＭＡサイクル中に送信器２８
ｃによる受信器２８ｂのＵＢＩＦ３４の入力待ち行列の
共有である。本発明のこの局面は以下により詳細に記載
されている。

【００１９】本発明によると、入出力プロセッサカード
２８はそれぞれ、プロセッサカード２２と同様のプロセ
ッサノード２８ａ、２つのＨＩＰＰＩ送信器２８ｃ、お
よび２つのＨＩＰＰＩ受信器２８ｂを含む。したがっ
て、各ＩＯＰ２８は４つのＨＩＰＰＩインターフェース
を備えていることになる。それらの各インターフェース
は、１００ＭＢ／秒の転送率で計算を実行可能である。
２つの受信器のチャネル２８ｂと２つの送信器のチャネ
ル２８ｃは独立して動作して、それぞれ１００Ｍバイト
／秒の転送率をもつ。ＨＩＰＰＩインターフェースが利
用されるのは、たとえば、高速ディスクアレイを支援
し、リアルタイムイメージをＨＩＰＰＩ接続フレームバ
ッファに供給し、スーパーコンピュータなどの外部装置
との高速通信を実行するためである。

【００２０】ＨＩＰＰＩ通信チャネルは、「High-Perfo
rmance Parallel Interface Mechanical, Electrical,
and Signalling Protocol Specification (HPPI-PH) 」
preliminary draft proposed, Americal National Stan
dard for Information Systems, １９８９年１１月１
日、X3T9/88-127,X3T9.3/88-032,Rev 6.9 の仕様に電気
理論の面でも論理の面でも対応している。上記の記載は
本明細書に参考のため組み込まれている。

【００２１】図４は、ソース（Ｓ）から目的（Ｄ）に３
つのデータバーストの同期転送を示す例示タイミング図
である。各データバーストは、データバーストに続く第
１クロック期間中に３２ビットデータバス上でソースか
ら目的位置に送られる長さ／長手方向冗長検査ワード
（ＬＬＲＣ）に接続されている。データバーストのパケ
ットは、真のＰＡＣＫＥＴ信号により区切られている。
ＢＵＲＳＴ信号は、ＨＩＰＰＩデータバス上のワードグ
ループをバーストとしてマークする区切り文字である。
ＢＵＲＳＴ信号はバーストの最初のワードでソースによ
り表明され、最後のワードで表明解除される。各バース
トは１から２５６個までの３２ビットデータワードを含
む。２５６より少ないワードをもつバーストは、「ショ
ートバースト」と考えれらる。１つのパケットは、１つ
のショートバーストより多くを含んでいないと定義され
る。ショートバーストはパケットの最初または最後のバ
ーストである。ＲＥＱＵＥＳＴ信号はソースにより確認
されて、宛先位置に接続が望まれていることを通知す
る。ＣＯＮＮＥＣＴ信号は、ＲＥＱＵＥＳＴに応じて宛
先により表明される。１つまたは複数のＲＥＡＤＹ指示
は、接続が確立した後、すなわち、ＣＯＮＮＥＣＴが確
認された後で、宛先位置から送られる。その宛先位置は
各バーストに対してソースから受け取るよう準備状態に
あるというＲＥＡＤＹ指示を送信する。複数のＲＥＡＤ
Ｙ指示は、宛先位置からソースに送られて、宛先位置が
受信準備にあることを多くのバーストに指示する。受信
された各ＲＥＡＤＹ指示では、ソースは１つのバースト
を送る許可をもつ。図４に示してはないが、ＣＬＯＣＫ
信号は、データワードの送信と様々な制御信号を同期し
て刻時するのに利用される４０ナノ秒（２５ＭＨｚ）の
周期をもつ対称信号になるよう定義されている。

【００２２】プロセッサノード２２ａの場合のように、
ＩＯＰ２８は６００Ｍバイト／秒局所オンカードバス
（ＬＰＣ）を含む。ＬＰＣバス３２は、２５６ビットデ
ータバス（ＬＰＣ Ｄ）３２ａと３２ビットアドレスバ
ス（ＬＰＣ Ａ ３２ｂ）を備えている。ＬＰＣバス３
２信号の記載は補遺録Ａに示されている。複数の論理機
構がＬＰＣバス３２に接続されている。図２に示すよう
に、これらの論理機構はＵＢＩＦ３４と局所プロセッサ
ノード２８ａを含み、局所プロセッサノード２８ａは、
１６メガバイトの私有メモリを備えている。又、ＬＰＣ
バス３２は２つのＨＩＰＰＩ受信器と２つのＨＩＰＰＩ
送信器が取付けられている。

【００２３】図４と５に示すように、２つの２チャネル
ＨＩＰＰＩインターフェース２８ｂと２８ｃはそれぞれ
同じ全体構成をもつ。２つの独立ＨＩＰＰＩインターフ
ェース、受信器または送信器は、ＨＩＰＰＩインターフ
ェース上で使用された差分ＥＣＬ信号とＩＯＰ２８内で
使用されたＴＴＬ／ＣＭＯＳレベル間でデータを変換す
る。インターフェース２８ｂと２８ｃは、接続の確立と
データバッファの管理に関する、ＨＩＰＰＩ受信器と送
信器の間の信号転送を制御する。

【００２４】データはデータＦＩＦＯ（４０ａ、４０
ｂ、４０ｃ、４０ｄ）の間で転送され、データＦＩＦＯ
のそれぞれは２つの独立クロックをもつ。このクロック
は、ＨＩＰＰＩインターフェースの２５ＭＨｚ周波数の
同期とＳＶＳ１０の名目４０ＭＨｚクロック率の同期を
可能にする。ＦＩＦＯ４０ａ−４０ｄは、ＨＩＰＰＩチ
ャネル上のデータの３２ビット幅と内部インターフェー
ス２８ｂ又は２８ｃのデータバス（ＤＢＵＳ）４２ａ及
び４２ｃの６４ビット幅を突き合わせる。

【００２５】データＦＩＦＯ４０ａ−４０ｄに加えて、
４つのＨＩＰＰＩチャネルのそれぞれに対して他の２つ
のＦＩＦＯがある。これらの１つは通信データ流に関す
る構造情報を記憶する。上記のように、ＨＩＰＰＩ仕様
により、データが複数のパケットで送信可能になる。こ
れらのパケットは、１つまたは複数のバーストから構成
され、各バーストは最高２５６ワードを含んでいる。Ｈ
ＩＰＰＩ受信器のインターフェース２８ｂでは、到来す
るデータが（ａ）データと（ｂ）構造情報に分割され
る。そのデータはデータＦＩＦＯ４０ａと４０ｂに書き
込まれ、構造情報は状況ＦＩＦＯ４４ａと４４ｂに書き
込まれる。

【００２６】図７（ａ）に示すように、状況ＦＩＦＯ４
４は、パケットの開始点（ＳＯＰ）と終端点（ＥＯＰ）
ならびに各バーストに関しては、バーストの長さ（Ｌ）
を示す複数の入力を含む。さらに、任意のエラー（Ｅ）
がある各バーストの指示がある。図７（ｂ）に示すよう
に、対応するデータＦＩＦＯ４０ａ又は４０ｂは、任意
の構造情報なしに、受信データだけを含む。

【００２７】送信器のインターフェース２８ｃでは、所
与のチャネルの構造情報は最初に、局所プロセッサ２８
ａにより構造制御ＦＩＦＯｓ（ＳＣＦ）４６ａ又は４６
ｂ内に記憶される。この構造情報は、ＨＩＰＰＩ送信器
インターフェースにより適切なＦＩＦＯ４６ａまたは４
６ｂから連続して読みだされ、データＦＩＦＯ４０ｃ
（ｄ）から指定長のバーストのパケットに、送信器イン
ターフェース２９ｃと２９ｄにより読みだされるデータ
を構造化するのに使用される。パケットの開始点と終端
点ならびに各バーストの長さを示す複数の入力を含むＳ
ＣＦ４６ａ（ｂ）は記憶レコードを備えている。送信器
インターフェース２８ｃに関して、ＳＣＦ４６は、ＦＩ
ＦＯ４６に含まれた制御の実行を結合するのに使用され
る１つのビットも含んでいる。ＨＩＰＰＩ送信器が動作
を開始すると、制御がリンクビットによりリンクされて
いるかぎり、その送信器は、ＳＣＦ４６の適切な１つか
ら制御と、関連するデータＦＩＦＯ４０ｃまたは４０ｄ
からのデータを読み取り続ける。

【００２８】各チャネルの第３ＦＩＦＯは、ＤＭＡコマ
ンドを記憶するのに利用され、コマンドＦＩＦＯ（Ｃ
Ｆ）４８と呼ばれることになる。各ＤＭＡコマンドは、
全域メモリ２６と関連するＨＩＰＰＩチャネル間で、２
５６ワードの長さの１から２５６バーストの転送を指定
する。ＣＦ４８ａ、４８ｂ、４８ｃおよび４８ｄは、１
０２４コマンドを記憶し、各コマンドに関して、開始ブ
ロックアドレス、全バーストの長さ、連続コマンドの実
行を結合するかどうかとコマンドが完了すると同時に入
出力プロセッサ２８ａに割り込むかどうかを示すビット
を記憶する。したがって、ＣＦ４８は、多くの連続ＤＭ
Ａコマンドを介してＤＭＡ動作を可能にする機構を備え
ている。

【００２９】２つのチャネルの受信器２８ｂまたは送信
器２８ｃの他の要素は、ＬＰＣデータバス３２ａと６４
ビット私用データバス（ＤＢＵＳ）４２の間のインター
フェースとして機能する２５６ビット指定双方向データ
バッファＤＢ５０を備えている。本発明の１つの局面に
よると、双方向トランシーバー５２ａはＤＢＵＳ４２を
ＢＢＵＳ５４ａと呼ばれる６４ビットデータバスに接続
する。ＤＢＵＳ４２ａはＢＢＵＳ５４ａと同じように重
くはロードされておらず（１３（ＢＢＵＳ５４ａ）に対
して７（ＤＢＵＳ４２ａ）バスがロードされている）本
質的により速い速度の演算を実行することが可能であ
る。より速い速度のＤＢＵＳ４２ａはデータＦＩＦＯ４
０に接続されており、ＤＭＡサイクル中に、高速で、Ｌ
ＰＣ ＤＢＵＳ３２ａとの間でデータを転送する。プロ
セッサ２８ａの読取りまたは書込みアクセスなどの非Ｄ
ＭＡアクセス（スレーブサイクル）では、トランシーバ
ーＢ２Ｄ５２がＤＢＵＳ４２をＢＢＵＳ５４に接続す
る。

【００３０】したがって、本発明のさらに他の局面によ
ると、通信データを転送する高速内部バスとコマンド、
状況及び制御情報を転送する低速内部バスを含む入出力
プロセッサが備えてある。さらに、通信データがデータ
ＦＩＦＯ４０との間で転送されている間に、Ｂ２Ｄ５２
ｂはＤＢＵＳ４２からＢＢＵＳ５４を分離して、ＤＭＡ
コマンド、アドレス、順序づけ情報をＢＢＵＳ５４に接
続された論理機構間で同時に転送可能になる。受信器と
送信器のインターフェースは、ＬＰＣ ＡＢＵＳ ３２
ｂを内部アドレスバス（ＡＢＵＳ）５８に双方向に接続
するアドレスバッファＡＢ５６も含む。

【００３１】図４と５に示す他の構成要素が以下に詳細
に記載される。受信器２８ｂ ＨＩＰＰＩ受信器（ＨＰＲ）２８ｂの動作をより詳細に
記載する。ＨＰＲ２８ｂの全体のデータパスアーキテク
チャを図５に示す。ＨＰＲ２８ｂは、２つのＨＩＰＰＩ
受信器チャネルを備えている。ＨＰＲ２８ｂの目的は、
１つ又は２つの外部ＨＩＰＰＩ送信器から送信されたデ
ータがＤＭＡ転送により全域メモリ２６に受信された
り、メモリマップ入出力アクセスを使用してプロセッサ
２８ａにより読み取られる。ＨＰＲ２８ｂの他の特徴
は、ハードウェアとソフトウェア機構を組合わせてＨＩ
ＰＰＩ仕様の実施を支援し、プロセッサ２８ａによる最
小の仲裁で転送が実行されるようにインターフェースの
効率的制御を可能にし、２つのチャネルの全体で２００
ＭＢの帯域幅でデータの転送を可能にし、エラー状態か
らの回復を可能にし、インターフェースの診断検査を可
能にすることである。

【００３２】ＨＰＲ２８ｂは、２つの独立ＨＩＰＰＩ受
信器区分２９ａと２９ｂに区分され、それらの区分はＨ
ＩＰＰＩチャネルとの電気的インターフェースを備えて
いると共に指定された制御順序および接続及びバッファ
管理方針を実行する。ＬＰＣ３２に関して、ＨＰＲ２８
ｂは、全域メモリ２６へのＤＭＡメモリの書込みのマス
タとプロセッサ２８ａにより制御レジスタ読取りと書込
みのスレーブの両方である。スレーブ動作により、プロ
セッサ２８ａは、インターフェースをリセットし、状況
を読み取り制御レジスタを書き込み、各チャネルから受
信されたデータＦＩＦＯ４０ａと４０ｂからのデータを
読み取り、ＣＦ４８内にチャネルプログラムを記憶して
ＤＭＡ順序づけ状態マシンの動作を制御し、ＳＦ４４内
で構造情報にしたがって受信データの構造を回復する。
バスマスタとして、ＤＭＡ転送により、ＨＰＲ２８ｂ
は、ＬＰＣ３２とＵＢＩＦ３４を介して、受信データの
ブロックを全域メモリ２６に転送する。これは、ＤＭＡ
レジスタ６０ａと他の論理機構に関連して、コマンドＦ
ＩＦＯ４８ａと４８ｂに記憶されたＤＭＡコマンドの列
の制御下で行なわれる。ＤＭＡブロック転送は、１０２
４バイトの倍数であり、１ＫＢ境界上で整合した全域メ
モリ２６のブロックにデータを転送する。２つのＨＩＰ
ＰＩチャネルのＤＭＡ転送は、ブロック対ブロックに基
づいてインターリーブされる（ブロック化多重化）。チ
ャネル２９ａと２９ｂが同時に活動状態になると、それ
らのチャネルは、交互に１ＫＢブロックを転送する。

【００３３】データが２つの受信器区分２９ａと２９ｂ
により受信されると、データは対応するデータＦＩＦＯ
４０ａと４０ｂに記憶される。このさい、データが元来
構成される方法についての指示はない。データの以後の
再構成を可能にするには、各受信器が状況ＦＩＦＯ４４
ａに、長さが３２ビットワードの各バーストが含まれて
いる１つのパケットの開始、バーストのエラー指示、お
よびパケットの終端を指示する状況ワードの列を書き込
む。各状況ＦＩＦＯ４４の内容は、スレーブインターフ
ェースを介して読み取り可能であるか、または各内容
が、以下に詳細に記載されるように、ＢＢＵＳ５４ａを
介してＤＭＡ順序づけ状態マシンにより自動的に読み取
られ、関連コマンドＦＩＦＯ４８に記憶されたＤＭＡコ
マンドと比較され、エラーや不一致の場合には動作が停
止される。ＨＰＲ２８ｂスレーブインターフェースは、
上記のインターフェースを実施する様々な制御および状
況レジスタの読取りと書込みを実行する。これらのレジ
スタはそれぞれ以下に詳細に記載される。

【００３４】制御レジスタについての概観を以下に記載
する。ＨＰＲ２８ｂのアドレス指定可能機構は、プロセ
ッサ２８ａのアドレス空間の物理アドレスブロックにマ
ップされたメモリである。アドレス指定可能オブジェク
トには、通常のレジスタと、ＦＩＦＯバッファ、割込み
レジスタ、リセットレジスタなどの擬似レジスタがあ
る。これらの擬似レジスタは、従来のメモリの意味合い
はないが、読み取りや書き込みはよく似た動作を支援す
る。プロセッサ２８ａアドレス指定可能レジスタは、表
１に要約される。 表 １ 名 称 記 述 ＤＭＡ ６０ａ ＤＭＡ制御及び状況レジスタ（ＣＳＲ） ＣＳＲ０ ６２ａ ＨＩＰＰＩチャネル０ ＣＳＲ ＣＳＲ１ ６２ｂ ＨＩＰＰＩチャネル１ ＣＳＲ ＩＮＴ ６４ａ 割込みソースレジスタ ＭＳＫ ６６ａ 割込みマスクレジスタ ＣＦ０ ４８ａ チャネル０コマンドＦＩＦＯ ＣＦ１ ４８ｂ チャネル１コマンドＦＩＦＯ ＳＦ０ ４４ａ チャネル０状況ＦＩＦＯ ＳＦ１ ４４ｂ チャネル１状況ＦＩＦＯ ＤＦ０ ４０ａ チャネル０データＦＩＦＯ ＤＦ１ ４０ｂ チャネル１データＦＩＦＯ

【００３５】具体的に、受信器ＤＭＡレジスタ６０ａ
は、ＬＰＣバス３２のインターフェースとＤＭＡコント
ローラの制御および状況情報を備えている。このレジス
タの一部は、ＤＭＡ動作のモードを決定する。特に、１
ビットにより、設定されれば、準備状態になっている受
信チャネル２９ａまたは２９ｂからの全域メモリ２６へ
のデータのＤＭＡ転送が実行される。特定のチャネルに
対するＤＭＡコマンドの実行のための読取りとステージ
ングを可能にするのに、２ビットが使用される。他のビ
ットにより、ＤＭＡ全域メモリ２６の書込みのためのプ
ロセッサＩＤ（ＰＩＤ）共有が可能になる。このビット
が設定される場合、ＵＢＩＦ３４データ待ち行列を介し
て、全域メモリ２６への交互の書込みには、書込みＲｅ
ｑｕｅｓｔ−２（ＷＲＥＱ＜２＞）と書込みＲｅｑｕｅ
ｓｔ−３（ＷＲＥＱ＜３＞）が使用される。このビット
が解消されると、すべての全域メモリ２６の書込みはＷ
ＲＥＱ＜２＞を使用する。ＰＩＤ共有に関する本発明の
この局面が以下に詳細に記載される。

【００３６】ＤＭＡレジスタ６０ａの他のビットによ
り、ＤＭＡコマンド実行用の流れモードが可能になる。
そのビットが設定されると、コマンドＦＩＦＯ４８ａと
４８ｂから実行された各ＤＭＡコマンドが、コマンドに
一致する状況ＦＩＦＯ４４ａと４４ｂの対応する状況ワ
ードを必要とする。このビットが設定されてないと、Ｄ
ＭＡコマンドは、状況ＦＩＦＯ４４の内容から独立して
実行される。上記に加えて、ＤＭＡレジスタ６０ａは、
ＤＭＡ全域メモリ２６の書込みデータの物理メモリアド
レスの高位の５ビットをもつ５ビット読取り／書込みフ
ィールドも備えている。これらの追加アドレスビット
は、ＡＢＵＳ５８の３２ビットバイトアドレスにより課
された４Ｇバイト制限を越えてアドレス指定するために
使用される。ＤＭＡレジスタ６０ａの８ビットは、ＤＭ
Ａコントローラに関する状況を備えているが、４ビット
は、データＦＩＦＯ４０とコマンドＦＩＦＯ４８の状況
フラグに関する情報を備えている。これらのフラグに
は、ＦＵＬＬフラグ、ＨＡＬＦＦＵＬＬフラグ、ＡＬＭ
ＯＳＴ ＥＭＰＴＹフラグ、ＥＭＰＴＹフラグがある。
対応するビットに１が書き込まれると他のビットはスト
ローブを備える。これらのストローブにより、チャネル
の一方に対してＤＭＡ動作が起動される。

【００３７】ＲＣＳＲ（０）７２ａとＲＣＳＲ（１）７
２ｂは、ＨＩＰＰＩ受信器２９ａと２９ｂの制御と状況
をもつ。特に、これらのビットの中には、対応する受信
器が外部送信器に応答することができるようにプログラ
ムされているものである。この外部送信器は、ＣＯＮＮ
ＥＣＴ信号を表明することにより、ＲＥＱＵＥＳＴを表
明する。再び図４のタイミング図を参照する。他のビッ
トが設定されると、受信器は接続を確定する。設定され
ないと、受信器は、４サイクルのＣＯＮＮＥＣＴ信号を
表明し信号を隠すことにより拒絶順序を実行する。他の
ビットにより、受信器は１つまたは複数のＲＥＡＤＹ指
示を外部送信器に送ることができる。このレジスタの他
のビットは、それが読まれると、関連するＨＩＰＰＩチ
ャネル上の制御信号の現状を指示する。これらの制御信
号は、ＲＥＱＵＥＳＴ、ＣＯＮＮＥＣＴ、ＰＡＣＫＥ
Ｔ、ＢＵＲＳＴ、ＲＥＡＤＹを含む。このレジスタの他
のビットは、状況ＦＩＦＯ４４ａと４４ｂの全フラグと
空フラグを備えている。

【００３８】ＲＣＳＲレジスタ７２ａと７２ｂは、エラ
ー状態を示す複数のビットも含んでいる。これらのエラ
ー状態には、受信データパリティエラー状態、ＬＬＲＣ
エラー、長さエラー、および準備エラーがある。ＩＮＴ
レジスタ６４ａとＭＡＳＫレジスタ６６ａは、割込みの
生成の制御を局所プロセッサ２８ａに送り、表明された
割込み関する状況も供給する。これらの割込みでは、接
続送信器がＲＥＱＵＥＳＴ信号を表明したことを指示す
るＲＩＮＧ割込みを含む。上記のエラー状態もＥＲＲＯ
Ｒ割込みを生成する。

【００３９】ＤＭＡコマンドＦＩＦＯ ＣＦ（０）４８
ａとＣＦ（１）４８ｂもそれぞれ複数のフィールドに区
分される。各ＦＩＦＯ記憶位置では、８ビットは、繰返
しカウントフィールドを定義する。各コマンドは、繰返
しカウントフィールドの内容に示してあるように、複数
回（１−２５６）実行可能である。他のフィールドは、
ＤＭＡ、ＬＩＮＫ及びＩＮＴＲビットを含む。ＤＭＡビ
ットが設定されると、データ転送コマンドが指示され
る。このビットが設定されない場合、コマンドは、ＮＯ
−ＯＰとして機能する、ただしＬＩＮＫとＩＮＴＲビッ
トが依然動作中である場合を除く。設定された場合、Ｌ
ＩＮＫビットは、現コマンドが終了すると、チャネルＤ
ＭＡコントローラを再起動することなく次のコマンドが
自動的に実行されることを示す。すなわち、このビット
を使用すると、介入なしに複数の連続ＤＭＡコマンドの
自動実行が可能になる。設定されるとき、ＩＮＴＲビッ
トにより、関連したコマンドの実行が首尾よく終了する
と、ＤＭＡ完了割込みが生成される。

【００４０】各コマンドＦＩＦＯ４８位置の２２ビット
は、ＤＭＡ転送に使用されたアドレスの一部を含む。す
べてのＤＭＡ転送が１０２４バイト境界で始まるので、
ＤＭＡアドレスの下位１０ビットは暗黙的にゼロにな
る。前述のように、ＤＭＡアドレスの高位５ビットは、
ＤＭＡレジスタ６０ａから供給される。全域メモリ２６
へのＤＭＡ転送中に、３２バイトメモリワード（２５６
ビット）のアドレスは個別のアドレスカウンタ（ＡＣ）
４９ａから供給される。このカウンタは、ＤＭＡレジス
タ６０ａ（５−ＭＳＢビット）とコマンドＦＩＦＯ４８
からロードされる。

【００４１】前述のように、状況ＦＩＦＯ ＳＦ（０）
４４ａとＳＦ（１）４４ｂは、受け取ったデータの構造
を記述する状況ビットを含む。図７（ａ）に示してある
ように、これらのＦＩＦＯは、ＢＵＲＳＴ指示、ＳＯＰ
指示、ＥＯＰ指示および受け取ったＢＵＲＳＴの長さを
含む。所与のＢＵＲＳＴがパリティ又はＬＬＲＣエラー
などのエラーと共に受け取られるかどうかを指示するエ
ラー指示も送られる。

【００４２】データＦＩＦＯ ＤＦ（０）４０ａとＤＦ
（１）４０ｂは、データが関連ＨＩＰＰＩチャネルを介
して受け取られると、それぞれ関連ＨＩＰＰＩ受信器２
９により書き込まれる。同時に、ＦＩＦＯは、６４ビッ
ト又は２５６ビットのソフトウェア制御下で読み取られ
る。これらのＦＩＦＯも読み取られて、それらの内容
は、ＤＢＵＳ ４２ａ、ＬＰＣバス３２、ＵＢＩＦ３
４、及び全域バス２４を介して、ＤＭＡコントローラに
より全域メモリ２６に書き込まれる。ＤＦ４０ａと４０
ｂはそれぞれゼロから８１９２バイトのデータまで記憶
する。

【００４３】表１に示されたアドレス可能レジスタに加
えて、ＨＰＲ２８ｂは、状態マシンにより生成された制
御線によりロードおよび読み取られる複数の非アドレス
指定レジスタを含む。特に、ＨＰＲは、バスコントロー
ラ状態マシン（ＢＣＳＭ）６８ａと一対ＨＩＰＰＩ受信
状態マシン（ＨＲＳＭ）７０ａ（１つだけが図４に示し
てある）を備えている。各ＨＩＰＰＩ受信器チャネル２
９ａと２９ｂは、ＨＲＳＭ７０ａ状態マシンの関連する
マシンにより制御される。各ＨＲＳＭ７０ａは、指定さ
れたＨＩＰＰＩプロトコルを実施して、外部ＨＩＰＰＩ
ソースへの接続とそこからのデータの受信を制御する。
ＢＣＳＭ６８ａは、様々なレジスタに接続された出力端
をもち、ＤＭＡとプログラム式入出力読取りおよび書込
みのためのＤＢＵＳ４２ａとＢＢＵＳ５４ａの動作と結
合を制御し、ＤＭＡ動作の順序づけも全体的に制御す
る。ＢＣＳＭ８ａの様々な構成の状態マシンの動作を以
下にさらに詳細に説明する。

【００４４】図５に示す非アドレス指定レジスタと他の
論理要素には、表２に記載されている以下のものがあ
る。 表 ２ 名 前 記 載 ＲＣＲＯ ７２ａ ＤＭＡ用のチャネル０繰返しカウントレジスタはＤＭＡ ブロックカウンタを備える。 ＲＣＲ１ ７２ｂ ＤＭＡ用のチャネル１繰返しカウントレジスタはＤＭＡ ブロックカウンタを備える。 ＤＡＲ７４ａ ＤＭＡアドレスレジスタ ＳＡＲ７６ａ スレーブアドレスレジスタ Ｂ２Ｄ５２ａ 双方向バス送信器 ＤＢ５０ａ ６４ビットＤＢＵＳ４２ｂと２５６ビットＬＰＣ ＤＢ ＵＳ３２ａのインターフェースを取る４つの６４ビット 双方向データバッファ ＡＢ ５６ａ 内部Ａバス５８ａとＬＰＣ Ａバス３２ｂのインターフ ェースを取る３２ビットアドレスバッファ Ｅ／Ｔ７８ａ チャネル０ＥＣＬ／ＴＴＬコンバータ Ｅ／Ｔ７８ｂ チャネル１ＥＣＬ／ＴＴＬコンバータ ＲＥＧ８０ａ チャネル０入力３２ビットレジスタ ＲＥＧ８０ｂ チャネル１入力３２ビットレジスタ Ｄ（０）ＢＵＳ８２ａ チャネル１入力３２ビットデータバス Ｄ（１）ＢＵＳ８２ｂ チャネル１入力３２ビットデータバス ＰＡＲ８４ａ チャネル０パリティチェッカー ＰＡＲ８４ｂ チャネル１パリティチェッカー ＰＡＲ８６ａ チャネル０パリティチェッカー ＬＬＲＣ８６ｂ チャネル１ＬＬＲＣ生成プログラム／チェッカー ＬＥＮ８８ａ チャネル０バースト長カウンタ ＬＥＮ８８ｂ チャネル１バースト長カウンタ

【００４５】送信器２８ｃ ＨＩＰＰＩ受信器２８ｂの動作を記載してきたが、以下
は、ＨＩＰＰＩ送信器（ＨＰＴ）２８ｃを記載する。図
５と６を比較すると理解できるように、送信器アーキテ
クチャは、受信器のそれと基本的に同じである。ＨＰＴ
２８ｃは、バスコントローラ状態マシン（ＢＣＳＭ）６
８ｂと一対のＨＩＰＰＩ送信器状態マシン（ＨＴＳＭ）
７０ｂ（一方のみが図６に示してある）も備えている。
ＨＩＰＰＩ送信器チャネル２９ｃと２９ｄのそれぞれ
が、ＨＴＳＭ７０ｂ状態マシンの関連するマシンにより
制御される。各ＨＴＳＭ７０ｂは、指定されたＨＩＰＰ
Ｉプロトコルを実施し、外部ＨＩＰＰＩ受信器への接続
とそこへのデータの送信を制御する。ＢＣＳＭ６８ｂ
は、様々なレジスタに接続された出力端をもち、ＤＭＡ
とプログラム式入出力読取りと書込み用のＤＢＵＳ４２
ｂとＢＢＵＳ５４ｂの動作と結合を制御し、ＤＭＡ動作
の順序づけを全体的に制御する。

【００４６】ＨＰＲ２８ｂとＨＰＴ２８ｃの間の相異
は、構造化した情報をＨＩＰＰＩ送信器２９ｃと２９ｄ
に供給する構造制御ＦＩＦＯ（ＳＣＦ）を使用すること
にある。図８（ａ）に示してあるように、ＳＣＦ４６ｃ
と４６ｄは、構造化情報（ＳＯＰ、ＢＵＲＳＴ、ＢＵＲ
ＳＴ長（Ｌ）、ＥＯＰ）を記憶し、ＬＩＮＫ（Ｌｉ）情
報も記憶する。ＬＩＮＫ（Ｌｉ）情報は、連続するコマ
ンドが結合されること、すなわち、自動的に連続して実
行されるようになっていることを示す。

【００４７】一般に、受信器２８ｂのアドレス指定可能
レジスタで上記に参照された様々なビットには、送信器
レジスタ中の送信器アナログがある。たとえば、ＤＭＡ
レジスタ６０ｂには、各チャネルの送信器ＤＭＡコマン
ドを実行する読取りとステージングを可能にするビット
が備えられている。ＤＭＡレジスタ６０ｂには、ＤＭＡ
コマンド実行用の流れモードを可能にするビットも含ま
れている。他のビットは、受信器２８ｂの全域メモリ２
６の書込みに対して、ＤＭＡ全域メモリ２６の読取りに
使用された５ビット拡張アドレスを含む。

【００４８】ＣＳＲ（０）６２ｃとＣＳＲ（１）６２ｄ
レジスタは、外部ＨＩＰＰＩ受信器との接続を確立する
ビットを備えている。たとえば、それらのビットの１つ
がセットされると、そのビットにより、関連する送信器
チャネルにより接続ＲＥＱＵＥＳＴの表明が可能にな
る。読み取られるだけの他のビットは、接続された受信
器が接続要求を受け取るかまたは拒絶するかを示す。他
のビットにより、送信器２９ｃと２９ｄによりＳＣＦ４
６からの制御ワードの実行が可能になる。

【００４９】ＬＰＣバス３２に関すると、ＨＰＴ２８ｃ
は、ＤＭＡ全域メモリ２６の読取りのマスタとプロセッ
サ２８ａによる制御レジスタ読取りと書込みのスレーブ
の両方である。スレーブ動作により、プロセッサ２８ａ
はインターフェースをリセットし、各チャネルにより送
られるデータを書き込み、「チャネルプログラム」を記
憶してＤＭＡコントローラ（ＢＣＳＭ６８ｂで具体化さ
れる）の動作を制御し、データの構造がバーストから構
成するパケットとして送られるよう指定できる。バスマ
スタとして、ＤＭＡ転送により、ＨＰＴ２８ｃは、コマ
ンドＦＩＦＯ４８ｃと４８ｄに記憶されたＤＭＡコマン
ドの順序を制御して、ＤＡＭレジスタ６０ｂに関連し
て、全域メモリ２６から直接データのブロックを転送す
る。ＤＭＡブロック転送は、１０２４バイトの倍数であ
り、１ＫＢ境界に並べられている全域メモリ２６のブロ
ックからデータを転送する。２つのチャネル２９ｃと２
９ｄのＤＭＡ転送は、ブロック毎に（多重化ブロック）
インターリーブされる。受信器２８ｂにおけるように、
両方のチャネル２９ｃと２９ｄが活動状態になると、交
互に１０２４バイトブロックが転送される。

【００５０】データが２つの送信器２９ｃと２９ｄから
送られるとき、データワードがデータＦＩＦＯ４０ｃと
４０ｄから読み取られる（図８（ｂ））。以前述べたよ
うに、これらのＦＩＦＯに記憶されたデータは、データ
が構成される方法を示している。しかし、送信器２９ｃ
はＳＣＦ４６ｃと４６ｄから、構造制御ワードの順序も
読み取る。これらのワードは、各バーストが含まれてい
るパケットの開始と終端をその長さを用いて様々に示
す。ＨＩＰＰＩ送信器２９ｃと２９ｄは、ＳＣＦ４６ｃ
と４６ｄ内に含まれた情報にしたがって出力データを構
造化する。ＳＣＦ４６ｃと４６ｄの内容は、スレーブイ
ンターフェースを介して書き込み可能であり、本発明の
１局面により、ＤＭＡコマンドが完了するときにＤＭＡ
コントローラにより自動的に書き込まれる。この特色は
上記のＦＬＯＷモードに関連する。

【００５１】状態マシン 受信器インターフェース２８ｂと送信器インターフェー
ス２８ｃのレジスタ構造を記載してきたが、以下に、そ
の制御機構を説明する。説明は、受信器ＢＣＳＭ６８ａ
の状況に照らして行なわれ、送信器ＢＣＳＭ６８ｂが外
部ＨＩＰＰＩ受信器にデータを送信するときに同様に動
作することが理解される。

【００５２】図９には、状態バス９０ａにより結合され
た複数の状態マシン装置が示してある。特に、ＬＰＣバ
ス３２インターフェースコントローラＬＰＣ＿ＢＩＣ９
２ａ、ＤＭＡコマンド読取り／スケジューラＤＭＡ＿Ｃ
ＲＳ９４ａ、ＤＢＵＳ４２ａの動作を制御するＤＢＵＳ
コントローラ９６ａ、ＢＢＵＳ５４ａの動作を制御する
ＢＢＵＳコントローラ９８ａが示されている。図示の構
造は当然階層的であり、ＬＰＣ＿ＢＩＣ９２ａとＤＭＡ
＿ＣＲＳ９４ａが上方レベル制御部と考えられＤＢＵＳ
コントローラ９６ａとＢＢＵＳコントローラ９８ａが低
レベルと考えられる。ＤＭＡ転送中に、ＤＭＡ＿ＣＲＳ
９４ａは、ＤＢＵＳコントローラ９６ａとＢＢＵＳコン
トローラ９８ａに信号を供給して、ＤＢＵＳ４２ａを介
してデータを全域メモリ２６に書き込み、ＢＢＵＳ５４
ａ上にＤＭＡ状況と制御上方の流れを制御するデータバ
スを制御する。

【００５３】２組の信号は、低レベル制御部の動作を制
御する。第１組は、ＳＴＡＴＥ信号ＳＬＢＳＹ、ＤＢＳ
Ｙ、ＣＲＢＳＹから構成される。ＨＰＲ２８ｂに対応す
るアドレスをもつ有効読取りまたは書込みスレーブサイ
クルが検出されるときは常にＳＬＢＳＹが表明される。
この信号は、ＬＰＣ＿ＢＩＣ９２ａ構成要素ブロックＲ
ＳＬＢにより表明される。この信号は、スレーブサイク
ルの終了の終わり近くになるまで保持される。すなわ
ち、表明されている信号は、スレーブサイクルが保留で
あるか活動状態であるかを意味しており、新しいスレー
ブアドレスのスレーブアドレスレジスタ（ＳＡＲ）７６
ａへのラッチを禁止するのに使用される。表明中の信号
は、ＬＰＣバス３２上のＡＣＫの生成も禁止し、ＢＢＵ
Ｓ５４ａを利用するスレーブサイクルの開始を制御す
る。

【００５４】信号ＤＢＳＹは、データ転送がＬＰＣデー
タバッファ５０ａとＤＢＵＳ４２ａの間で発生している
ことを示すために利用されている。このデータ転送は、
ＤＦ（０）４０ａ又はＤＦ（１）４０ｂからのＤＭＡサ
イクルの結果またはスレーブサイクルのデータ転送部分
の結果である。この信号は、新しいスレーブサイクルの
開始を阻止するのに利用される。ＣＲＢＳＹは、ＤＭＡ
コマンド読取りサイクルがＢＢＵＳ５４ａ上で発生する
ことを示すのに利用される。この信号は、スレーブサイ
クルの開始を阻止するために使用もされる。

【００５５】上述のように、スレーブサイクル中に、Ｂ
ＢＵＳ５４ａとＤＢＵＳ４２ａはＤ２Ｄ５２ａバッファ
を介して結合されて、１つのバスとして機能する。ＤＭ
Ａ転送中に、これらの２つのバスはＢ２Ｄ５２ａにより
結合が外されて、ＤＭＡデータ転送がＤＢＵＳ４２ａ上
で発生し、ＤＭＡコマンド読取りがＢＢＵＳ５４ａで発
生する。これらの転送はすべて同様なタイミング特性を
備えている。ＢＢＵＳ５４ａ転送はすべて４−５サイク
ルが必要であり、データは少なくとも４サイクル中にＢ
ＢＵＳ５４ａにある。ＤＭＡ転送は、５クロックサイク
ル期間でも発生し、データは４サイクル中にある。

【００５６】図１５は、ＤＢＵＳ４２ａとＢＢＵＳ５４
ａの２つの関連状態マシンを示す。図９の各データパス
コントローラは、これらの２つの状態マシンの変数を実
施する。図１５では、点線により接続された状態は、一
緒に「ロック」されていると考えられ、同期して発生す
る。他のすべての状態は独立して動作する。特に、ＳＬ
ＢＳＹが活動状態にあると、すべてのデータパスコント
ローラがＳＴＡＲＴ状態になり、ＤＢＳＹとＣＲＢＳＹ
が活動状態にならなくなるまで待機する。これから発生
するバストランザクションが４サイクル動作を必要とす
るか５サイクル動作を必要とするかに応じて、ＳＬＡＶ
Ｅ１又はＳＬＡＶＥ２状態に移る。ＦＩＦＯ読取りは、
すべての他の読取りが４サイクルを必要としている間に
５サイクルを必要とする。ＳＬＢＳＹが活動状態にない
場合、ＤＭＡデータ及び／又はＤＭＡコマンド読取りサ
イクルが発生する。ＤＭＡサイクルがＤＭＡ１状態に戻
り、データのブロックが転送されるまで繰り返される。

【００５７】上記で参照された第２組の信号は、スレー
ブアドレスバス１００ａである。ＬＰＣ＿ＲＷ（読取り
／書込み）ビットに関連して、低位スレーブアドレスビ
ット（ＳＡ＜２：０＞）の３つが、スレーブサイクルの
実行中にラッチされて、データパスコントローラの動作
を制御する。これらの信号は、読取り／書込みへのレジ
スタまたはＦＩＦＯや他の関連機能などバスの方向を決
定する。他のスレーブアドレスバス１００ａ信号には、
ＦＩＦＯアクセス型とデータの幅の標識であるＡｄｖａ
ｎｃｅ（ＡＤＶ）、ＷＩＤＥ、およびＣＨＡＮが含まれ
ている。

【００５８】図９を再び参照して、ＤＢＵＳ４２ａコン
トローラ９６ａ、特に、受信器データＦＩＦＯコントロ
ーラ（ＲＤＦＣ）及び受信器出力バッファコントローラ
（ＲＯＢＣ）について説明する。これらのＤＢＵＳ状態
マシンの両方とも、入力として、状態バス９０ａとスレ
ーブバス１００ａで指示された信号を備えている。ＲＯ
ＢＣは、ＬＰＣデータ出力バッファ５０ａ（図５）を制
御する出力と、ＤＢＵＳ４２ａがデータを転送するこ
と、ＤＭＡ転送が発生すること、データバッファ５０ａ
が使用中であること、およびＬＰＣバス３２書込みサイ
クルが必要であることを示すＤＢＳＹなどの信号を備え
ている。

【００５９】図１１は、上記の装置により実施された状
態マシンを示す。ＳＴＡＲＴ状態は、リセットから入力
される。スレーブ読取りサイクルが保留中である場合、
ＤＭＡコマンド読取りが終了し（ＣＲＢＳＹ）出力バッ
ファ５０ａが解放状態になるまでそのサイクルは待機す
る。これらの状態が発生すると、スレーブタイミング鎖
の１つが入力される。スレーブバス１００からのＡＤＶ
とＷＩＤＥ信号の値により決定されるように、ＤＦｎが
読取りデータＦＩＦＯ４０ａと４０ｂを、前進なし
（０）、６４ビット前進（１）、または２５６ビット前
進（４）となるように連鎖する。前進機能が不能になる
とき、ＦＩＦＯはＦＩＦＯポインタを前進させることな
く読み取られる。前進機能が活動化するとき、ＦＩＦＯ
ポインタが、ＳＩＺＥにより指示されているように、所
定量自動的に増分される。ＳＬＡＶＥ連鎖は、すべての
他のスレーブ読取りサイクルに利用される。スレーブ書
込みサイクルは、ＳＬＢＳＹが解除されるまでＳＴＡＲ
Ｔでアイドル状態にある。スレーブ動作が保留状態にな
い場合、チャネルの１つがＤＭＡ（ＲＤＭＡ０、ＤＭＡ
１）の準備ができている場合、および、ＤＭＡが使用可
能になっている場合（ＤＭＡＥＮ）、および現ＤＭＡバ
ーストがまだ終了してない場合、ＤＭＡ連鎖がＤＭＡ−
１で開始される。この場合には、ＤＭＡ−１では、状態
マシンはＤＢ５０ａを待機し、消去して、状態の連鎖を
進む。連鎖すべてが終了すると、スレーブ動作が保留に
なる場合（ＳＬＢＳＹ）、または現ＤＭＡバーストが完
了した場合、状態マシンがＳＴＡＲＴに戻り、そうでな
い場合、状態マシンはＤＭＡ−１に戻り、データの現Ｄ
ＭＡバーストの全域メモリ２６への転送を完了する。

【００６０】図９に示すＬＰＣ＿ＢＩＣ９２ａは、ＬＰ
Ｃバス３２インターフェース制御、ＤＭＡアドレスカウ
ンタ（ＡＣ４９ａ）の制御を実施し、スレーブサイクル
のアドレス認識（復号）を実行する。

【００６１】以前記載されたように、ＩＯＰ２８の特色
は、受信器インターフェース２８ｂと送信器インターフ
ェース２８ｃの間でプロセッサＩＤ（ＰＩＤ）を共有す
ることである。受信器は、２つの型のＬＰＣバス３２サ
イクル起動する。すなわち、ＤＭＡデータの全域メモリ
書込みサイクルと局所プロセッサ２８ａの局所読取り返
答サイクルである。

【００６２】各場合では、受信器インターフェース２８
ｂによりＬＰＣバス３２書込み要求（ＷＲＥＱ＜２＞）
が形成され、許諾（ＧＮＴ＜２＞）が関連するＵＢＩＦ
３４から受信されるまで、受信器インターフェース２８
ｂは要求を活動状態に保持する。全域メモリ２６の書込
み帯域幅を増やすために、受信器インターフェース２８
ｂは、２つの異なる局所バスユニットＩＤにわたって全
域メモリ２６書込みをインターリーブする。以前に記載
されたように、ＵＢＩＦ３４は、各局所バス３２ユニッ
トの個別の出力待ち行列を維持する。すなわち、個別出
力待ち行列は、プロセッサ２８ａ、受信器２８ｂ、およ
び送信器２８ｃのために維持される。ＲＥＱ／ＧＮＴ／
ＡＣＫプロトコルにより、ＵＢＩＦ３４は、所与のＬＰ
Ｃバス３２論理機構に関して７サイクル毎に１書込みを
全域バス２４に発行する。したがって、ＵＢＩＦ３４出
力待ち行列の２つを使用して、受信器２８ｂは５サイク
ル書込みを達成する。送信器２８ｃは全域メモリ２６書
込みを通常必要としないので、受信器２８ｂは、送信器
のユニットＩＤ（ＰＩＤ）を「借りて」、送信器のＵＢ
ＩＦ３４出力データ待ち行列を利用する。受信器２８ｂ
と送信器２９ｃ間の相互動作は、図３に示すように１対
の信号ＡＳＫ３とＵＳＥ３により制御される。受信器２
８ｂはＡＳＫ３を表明して、ＷＲＥＱ＜３＞、送信器の
書込み要求線を用いて、ＵＢＩＦ３４への書込み要求を
するよう送信器２８ｃに要請する。送信器２８ｃは、そ
れが要求を形成することができるようになるまで待機
し、ＵＢＩＦへのＷＲＥＱ＜３）と共に、受信器２８ｂ
へのＵＳＥ３を表明して、ＬＰＣバス３２信号線ＰＧＮ
Ｔ＜３＞に発生する許諾は受信器２８ｂにより使用され
ることを受信器２８ｂに伝える。送信器は、ＰＧＮＴ＜
３＞が発生するときにＷＲＥＱ＜３＞とＵＳＥ３を取り
除く。受信器２８ｂはＰＧＮＴ＜３＞信号線を監視し
て、ＵＢＩＦ３４から要求されたデータを検索する。こ
の動作モードは、ＲＤＭＡレジスタ（ＰＰＥＮ）におい
て以前述べたビットの制御下では任意である。そのビッ
トが設定されてない場合、すべての受信器書込み要求が
ＷＲＥＱ＜２＞により実行される。

【００６３】要求／許諾論理に関連しているのは、ＬＰ
Ｃバス３２要求が局所または全域型要求であるかどうか
を判定するＵＢＩＦ３４による要求中にサンプルされる
局所／全域制御である。ＲＯＢＢブロックは信号を生成
して、その受信器ＬＰＣデータ出力バッファ５０ａが使
用中であることを示す。

【００６４】ＬＰＣ＿ＢＩＣ９２ａは、ＤＭＡアドレス
の生成を制御するためにも利用される。ＤＭＡアドレス
は、ＤＡＲレジスタ／カウンタ７４ａで形成され、Ａバ
ス５８ａを介してＡＢ５６ａに転送され、ここでは、書
込みサイクルに対して要求されるまでそれらのアドレス
が保持される。ＤＡＲ７４ａとＡＢ５６ａは、データＦ
ＩＦＯ４０ａと４０ｂからＤＢ５０ａに転送されたデー
タから結合解除されるパイプラインとして管理される。
動作では、ＣＦ（０）４８ａまたはＣＦ（１）４８ｂか
らのＤＭＡアドレスの読取りにより、ＤＭＡアドレスが
ＤＡＲ７４ａの高位ビットにロードされるが、ＤＡＲ７
４ａの低位ビットはカウンタを形成する。そのアドレス
はＡＢ５６ａにロードされ、このＡＢ５６ａでは、次の
ＤＭＡアドレスがステージ化され準備されるようにＤＡ
Ｒ７４ａカウンタを増分する。データワードがＤＢ５０
ａにロードされてＬＰＣバス３２サイクルが要求される
度に、ＬＰＣバス３２サイクルの許諾により、新しいア
ドレスがＡＢ５６ａにロードされて、ＤＡＲ７４ａカウ
ンタが増分される。これは、ＤＡＲ７４ａカウンタが３
２に到達するまで継続する。この時点で、新しいＤＭＡ
コマンドがコマンドＦＩＦＯ４８ａまたは４８ｂの１つ
とＤＡＲ７４ａにロードされたそのアドレスから読み取
られる。

【００６５】ＲＱＲＱ＿１とＲＱＲＷ＿２は、同一状態
マシンを実施する。（受信器待ち行列読取り／書込みコ
ントローラ用の）ＲＱＲＷ＿１とＲＱＲＷ＿２は、チャ
ネル０と１に対してそれぞれ、コマンドＦＩＦＯ４８ａ
と４８ｂを制御する出力と状況ＦＩＦＯ４４ａと４４ｂ
を備えている。これらの出力はチャネル当たり以下の通
りである。 ＣＦＲＥＮ：−コマンドＦＩＦＯ読取り活動開始 ＣＦＷＥＮ：−コマンドＦＩＦＯ書込み活動開始 ＣＳＦＯＥ：−コマンド／状況ＦＩＦＯ共有出力活動開
始 ＳＦＲＥＮ：−状況ＦＩＦＯ読取り活動開始 ＱＤＯＮＥ：−ＤＭＡコマンド読取り実行

【００６６】さらに、以下の２つの出力がある。 ＣＲＢＳＹ−ＤＭＡコマンド読取り使用中（ＲＱＲＷ＿
１のみ） ＤＡＲＷＥＮ−ＤＭＡアドレスレジスタをロード（ＲＱ
ＲＷ＿２のみ）

【００６７】両状態マシンが入力として、スレーブ制御
信号：ＳＬＢＳＹ、ＳＡ＜２：０＞、ＣＨＡＮ、ＡＤＶ
およびＲＷ、ＤＭＡコマンド読取り制御信号：ＲＲＥＱ
＜１：０＞、ＢＵＳＹ＜１：０＞、ＲＣＴＣ、他の制御
信号：ＤＢＳＹ、ＯＢＢ、ＦＬＯＷ、およびシステムリ
セット：ＲＥＳＥＴが備えている。図１２は、ＲＱＲＷ
＿１とＲＱＲＷ＿２の状態マシンの動作を示す。ＳＴＡ
ＲＴ状態はリセットから入力される。スレーブサイクル
が保留である場合、任意のＤＢＵＳ４２ａ転送（ＤＢＳ
Ｙ）が完了するまでそのサイクルが待機し、スレーブ読
取りの場合、出力バッファ（ＤＢ５０ａ）が解除される
（ＯＢＢ）。ＲＣＦ又はＲＳＦスレーブ読取りでは、状
態マシンはＳＬＶＲＤ−１に進むか、またはＲＣＦスレ
ーブ書込みでは、状態マシンはＳＬＶＷＲ−２に進む。
そうでない場合、他の任意のスレーブ動作では、状態マ
シンがＳＴＡＲＴでアイドル状態になる。スレーブ動作
が保留でない場合、待ち行列読取り要求信号（ＲＲＥＱ
＜１：０＞）の１つまたは両方が活動状態になる場合、
使用中信号（ＢＵＳＹ＜１：０＞）のどちらも活動状態
ではない場合、状態マシンはＱＵＥＲＤ連鎖又はＯＥＬ
ＡＹ連鎖に進む。論理は、ＲＱＲＷ＿１では、ＲＲＥＱ
０が活動状態である場合、ＱＵＥＲＤ−１に進み、ＲＲ
ＥＱ１が活動状態である場合、ＩＤＬＥ−１に進む。Ｒ
ＱＲＷ＿２では、ＲＲＥＱ０が活動状態である場合、Ｉ
ＤＬＥ−１に進み、ＲＲＥＱ０とＲＲＥＱ１が同時に活
動状態になった場合、どちらのＢＵＳＹも活動状態でな
くなり、チャネル０に優先権が与えられる。両チャネル
が継続的ＤＭＡを実行している場合、チャネルは第１選
択の後でインターリーブする。

【００６８】読取り活動開始は、ＳＬＶＲＤ−１又はＱ
ＵＥＲＤ−１状態の間に表明される。出力活動開始が、
すべてのＳＬＶＲＤ又はＱＵＥＲＤ状態およびＦＩＮＩ
ＳＨに関して表明される。書込み活動開始は、ＦＩＮＩ
ＳＨ中に（すべての連鎖に関してＳＴＡＴＥ＿５）表明
される。ＣＦ４８ａまたは４８ｂのＤＭＡコマンドに関
して、ＤＡＲＷＥＮの場合のように、適切なＱＤＯＮＥ
信号は、ＦＩＮＩＳＨ中に表明される。ＣＲＢＳＹは、
すべてのＤＥＬＡＹまたはＱＵＥＲＤ状態中に表明され
て、終了する。ＢＵＳＹ＜１：０＞は、ＱＤＯＮＥ信号
に応答して、適切なＤＭＡ＿ＣＲＳ９４ａチャネルコマ
ンド待ち行列読取りコントローラ（ＲＣＱＣ（０）また
は（１））により設定され、ＤＭＡバーストが完了する
まで保持される。

【００６９】ＤＭＡ＿ＣＲＳ９４ａでは、（受信器コマ
ンド待ち行列コントローラ用の）ＲＣＱＣには、それぞ
れ受信器チャネル０と１用の低位待ち行列コントローラ
ＲＱＲＷ＿１とＲＱＲＷ＿２を制御する出力がある。こ
れらの状態マシンは、ＤＭＡが準備状態になると、バス
インターフェースとＤＭＡアドレス生成論理を通知する
よう出力も供給する。これらの２つのＤＭＡ関連状態マ
シンも、ＤＭＡ関連割込みのソースでもある。それらの
割込みはチャネル当たり以下の通りである。 ＩＮＴＡ−異常ＤＭＡ割込み ＩＮＴＮ−通常ＤＭＡ終了割込み ＷＡＩＴ−ＤＡＭ６０ａのソフトウェア状況ビット ＲＲＥＱ−ＲＱＲＷへの待ち行列読取り要求 ＲＤＭＡ−転送コントローラへのＤＡＭの準備完了 ＢＵＳＹ−ＲＱＲＷへのインターロック

【００７０】両状態マシンには以下の入力がある。 ＲＥＳＥＴ−システムリセット ＣＱＥ−ＣＦ４８空フラグ ＳＱＥ−ＳＦ４４空フラグ ＤＡＥ−ＤＦ４０ほとんど空フラグ ＣＭＤＥＮ−ＲＤＭＡからのチャネルＤＭＡ活動開始 ＳＴＡＲＴ−ＤＭＡからのチャネル開始 ＤＭＡ−ＤＭＡコマンドのラッチ式ＤＭＡビット ＬＮＫ−ＤＭＡコマンドのラッチ式ＬＩＮＫビット ＩＮＴ−ＤＭＡコマンドのラッチ式ＩＮＴビット ＢＵＲＳＴ−状況ワードのラッチ式ＢＵＲＳＴビット ＢＥＲ−状況ワードのラッチ式ＢＵＲＳＴ ＥＲＲＯＲ
ビット ＦＬＯＷ−ＲＤＭＡレジスタからのＦＬＯＷビット ＱＭＡＢＣ−ＲＡＤＣから実行されたＤＭＡバースト ＱＤＯＮＥ−ＲＱＲＷから実行された待ち行列読取り

【００７１】図１３は、ＤＭＡ＿ＣＲＳ９４ａのＲＣＱ
Ｃ要素により実施された状態マシンを示す。リセットＳ
０から入力されるのは、静止状態である。ＳＴＡＲＴ指
示では、ＤＭＡが活動状態になり、ＤＭＡレジスタ５０
ａのチャネルで、Ｓ１に進む。Ｓ１では、状態マシンは
ＤＭＡコマンド待ち行列ＣＦ４８に置かれたコマンドを
待つ。フローモードが活動状態になると、ＨＩＰＰＩ状
況ＦＩＦＯ ＳＦ４４にある状況ワードを待つ。Ｓ２で
は、状態マシンは、対応するＲＱＲＷ＿１またはＲＱＲ
Ｗ＿２からのＱＤＯＮＥ指示を待ち、Ｓ３に入り、ＢＵ
ＳＹを設定する。このため、現コマンドが完了するま
で、ＲＱＲＷ状態マシンはどんな待ち行列読取りも実行
することはない。Ｓ３では、ＤＭＡコマンドが実行され
る。ＤＭＡ、ＬＩＮＫ、ＩＮＴＲビットのＣＦ４８から
読み取られたコマンドワードへの設定に応じて、フロー
モードが活動状態になり、ＢＵＲＳＴおよびＢＵＲＳＴ
ＥＲＲＯＲビットがＳＦ４４から読み取られるという
状態の元では、これ以上ＤＭＡが実行されない場合には
状態マシンはＳ０またはＳ１に戻る。またはＤＭＡが実
行される場合とＤＦ４０にまだ十分なデータがない場合
に、Ｓ４に戻る。ＤＭＡが準備状態になれば、Ｓ５に入
る。コマンドが終了すると、Ｓ３またはＳ５から、ＩＮ
ＴＮが、要求されれば、表明される。Ｓ３にエラー状態
があれば、ＩＮＴＡが表明され、ＬＩＮＫビットの設定
とは関係なく、Ｓ０に進む。Ｓ３またはＳ４からＳ５に
進むときに、ＲＤＭＡが確認されて、チャネルがＤＭＡ
の準備状態になることを示す。ＷＡＩＴ信号が、ＲＣＱ
Ｃ状態マシンが資源を待っている状態で表明される。

【００７１】受信器スレーブタイミング制御（ＲＳＴＣ
＿１）と（ＲＳＴＣ＿２）は同一の状態マシンであり、
スレーブ読取りサイクルを主に制御する出力を備えてい
る。これらの出力には以下のものがある。 ＣＳＢ−スレーブ使用中を（ＲＳＬＢに）解除する。 ＳＯＢＢ−出力バッファ使用中を（ＲＯＢＢに）設定す
る。 Ｄ２ＢＢＥＮ−Ｂバス送信器Ｂ２Ｄ５２ａへのＤ ＢＵ
Ｓを活動状態にする。 ＩＭＫＯＥ−ＩＮＴ６４ａ又はＭＳＫ６６出力活動化 ＤＭＡＯＥ−ＤＭＡ６０ａ出力活動化 ＣＳＲＯＯＥ−ＣＳＲＯ６２ａ出力活動化 ＣＲＳ１０Ｅ−ＣＲＳ１６２ｂ出力活動化

【００７３】ＲＳＴＣ＿２は、スレーブ書込みサイクル
を主に制御する出力を備えている。これらは以下のもの
を含んでいる。 ＤＢＯＥ−ＬＰＣデータ入力バッファ５０ａ出力活動化 ＩＭＫＷＥＮ−ＩＮＴ６４ａ又はＭＳＫ６６ａ書込み活
動化 ＤＭＡＷＥＮ−ＤＭＡ６０ａ書込み活動化 ＣＳＲＯＷＥＮ−ＣＳＲＯ６２ａ書込み活動化 ＣＳＲ１ＷＥＮ−ＣＳＲ１ ６２ｂ書込み活動化 ＲＳＴＣ＿１とｃＲＳＴＣ＿１状態マシンは両方とも入
力としてスレーブ制御信号：ＳＬＢＳＹ、ＳＡ＜２：０
＞、ＣＨＡＮとＲＷ、他の制御信号：ＤＢＳＹ、ＣＲＢ
ＳＹ、ＯＢＢ、およびシステムリセットＲＥＳＥＴを備
えている。

【００７４】図１４は、これらの状態マシンの動作を示
す。ＳＴＡＲＴ状態はリセットから入力される。スレー
ブサイクルが保留（ＳＬＢＳＹ）の場合には、状態マシ
ンは終了する任意のＤＭＡコマンド読取り（ＣＲＢＳ
Ｙ）を待ち、それがスレーブ読取りである場合、解除す
べきＤＢ５０ａ（ＤＢＳＹ）を待ち、終了すべき進行中
の任意のＤＢＵＳ４２ａ転送（ＤＢＳＹ）を待つ。つぎ
に、スレーブサイクルが入力される。ＦＩＦＯ読取り
（たとえば、ＤＦ４０、ＣＦ４８またはＳＦ４４）で
は、状態マシンがＳＬＡＶＥ＿１で始まり、そうでなけ
れば、ＳＬＡＶＥ＿２で始まる。これは、４サイクル中
にデータを出力する前にＦＩＦＯを読み取る別のサイク
ルを備えていることである。スレーブサイクルの終わり
に、状態マシンはＳＴＡＲＴに戻る。ＤＭＡ中またはＤ
ＭＡコマンド読取りサイクル中に、状態マシンは、ＳＴ
ＡＲＴでアイドル状態になる。

【００７５】スレーブ読取りサイクル中には、すべての
ＳＬＡＶＥ−ｎ状態に対して出力活動状態が表明され
る。スレーブ書込みサイクル中には、書込み活動状態が
ＳＬＡＶＥ−５中に表明される。Ｄ２ＢＥＮ、Ｄ２Ｂ５
２ａの活動可能信号が、すべてのＳＬＡＶＥ−ｎサイク
ル中にすべての非データＦＩＦＯ動作に対して表明され
る。ＣＳＢは、ＳＬＡＶＥ−４とＳＬＡＶＥ−２読取り
サイクル中に表明されて、ＲＯＢＢに出力バッファが使
用中として指示されていると通知する。

【００７６】前述したように、送信器状態マシンＢＣＳ
Ｍ６８ｂは、ＤＭＡとスレーブ読取りおよび書込み動作
のために受信器ＢＣＳＭ６８ａと同様に機能する。動作
における１つの相異点は、ＤＭＡ中のデータフローの方
向にある。すなわち、送信器２８ｃは、全域メモリ書込
みと比べて全域メモリ読取りを実行する。ＵＢＩＦ３４
の受信器２８ｂの入力待ち行列の共有動作も実行され
る。

【００７７】注意すべきことは、本発明の入出力プロセ
ッサが特定の通信システムとプロトコルの状況で記載さ
れているが、本発明の教示は、他の多くの通信システム
とプロトコルとともに有利に適用できる。さらに、様々
なレジスタと状態マシンの説明は、限られた意味で読み
取られるよう意図されてない。当分野の技術者が、上記
の教示に基づいて、変形しても、同じ結果を獲得でき
る。すなわち、本発明は好ましい実施例に関して特に示
され記載されてきたが、当分野の技術者には当然のこと
ながら、本発明の範囲と精神から逸脱しなければ、形式
と詳細を変更することができる。補遺Ａ ＬＰＣアドレスバス信号の定義 ＬＰＣアドレスバスは、ＬＰＣ＿ＡＣＹＣＬＥ、ＬＰＣ
＿ＡＴＹＰＥ、ＬＰＣ＿Ａ（３１：０）、ＬＰＣ＿ＩＦ
Ｎ（３：０）、ＬＰＣ＿ＰＩＤ（１：０）、ＬＰＣ＿Ｐ
ＴＡ（１０：０）、ＬＰＣ＿ＲＷ、ＬＰＣ＿ＬＯＣＫお
よびＬＰＣ＿ＲＭＷから構成される。このバスは、４つ
の局所プロセッサにより共有されて、全域メモリｒ／ｗ
サイクルを起動するのに使用される。ＬＰＣアドレスへ
のアクセスは、読取り要求（ＬＰＣ＿ＲＲＥＱ）または
書込み要求（ＬＰＣ＿ＷＲＥＱ）をＬＰＣバスアービタ
に発行し、プロセッサの許諾（ＬＰＣ＿ＰＧＮＴ）を受
け取ることにより獲得できる。アドレスフィールドにつ
いて以下に説明する。

【００７８】ＬＰＣ＿ＡＣＹＣＬＥは有効ＬＰＣバス局
所サイクルを条件付ける。この線は、ＵＢＩＦ ＬＰＣ
バスアービタにより駆動されて、局所ＬＰＣバスアドレ
スを有効にする。これは、入出力プロセッサカード上の
ＨＩＰＰＩ入出力インターフェースなどの局所バスデバ
イスにより使用され、ＬＰＣアドレスを有効にする。Ｌ
ＰＣ＿ＡＣＹＣＬＥは、ＬＰＣ ＡＢＵＳの最初の半分
の間は１サイクル間有効になり、有効ＬＰＣバスアドレ
スサイクルは、以下の上昇クロック端でサンプル化でき
ることを示す。

【００７９】ＬＰＣ＿ＡＴＹＰＥは、有効ＬＰＣアドレ
スバスサイクル又はＩＰＣ割込みサイクルを指定する。
ＬＰＣ＿ＡＴＹＰＥ＝１の場合には、ＬＰＣアドレスバ
スは、有効ｒ／ｗ要求を指定する。ＬＰＣ＿ＡＴＹＰＥ
＝０の場合は、ＬＰＣバスはＩＰＣ割込みサイクルを識
別する。この場合には、ＵＢＩＦは、グループ選択識別
しとしてＬＰＣ＿ＬＥＮ（３：０）に割り込み、プロセ
ッサ選択マスクＰＳＭ（３１：０）としてＧＳＩ（３：
０）とＬＰＣ＿Ａ（３１：０）に割り込む。ＩＰＣ割込
みサイクル中に、ＬＰＣ＿ＲＷ、ＬＰＣ＿ＬＯＣＫおよ
びＬＰＣ＿ＲＭＷは定義されてない。ＬＰＣ＿Ａ（３
１：０）は、ＬＰＣ ｒ／ｗ要求サイクル中に３２バイ
トブロックを指定し、１２８ギガバイトの物理的アドレ
ス範囲を与える。ＩＰＣ割込みサイクル（ＬＰＣ＿ＡＴ
ＹＰＥ＝０）中にＬＰＣ＿Ａ（３１：０）はプロセッサ
選択マスクを指定する。

【００８０】ＬＰＣ＿ＬＥＮ（３：０）は、ＬＰＣ読取
り要求サイクル中にブロック長を示す。通常には、プロ
セッサは単一ワード読取り要求サイクルを発行する（す
なわち、ＬＰＣ＿ＬＥＮ（３：０）＝０）。しかし、ブ
ロック読取りサイクルは、ＬＰＣ読取り要求サイクル中
に非ゼロブロック長を示すことにより支援される。対応
するブロックアドレスは、正確な動作のための有効開始
ブロックアドレスを指示しなければならないし、返答デ
ータが適切な順序で戻される。ブロック長は、２の巾乗
で指定され、ＬＰＣ＿ＬＥＮ（３：０）＝０、１、
２、、１６は、１、２、４、、、２＊＊１６のブロック
長を示す。ＵＢＩＦにより課された現在の制限は、局所
デバイス当たり８つの２５６ビットワード（またはＬＰ
Ｃ＿ＬＥＮ（３：０）＝３）である。ＩＰＣ割込みサイ
クル（ＬＰＣ＿ＡＴＹＰＥ＝０）中に、ＬＰＣ＿ＬＥＮ
（３：０）はプロセッサグループ選択を指定する。

【００８１】ＬＰＣ＿ＰＩＤ（１：０）は、ＬＰＣｒ／
ｗ要求サイクル中に要求プロセッサ識別子（ＰＩＤ）を
示す。読取り要求サイクルでは、ＰＩＤは、アドレス消
費要素（すなわち、全域メモリカード）によりセーブさ
れて、後に、サイクルに応じて対応する応答データと共
に戻される。ＰＩＤは全域メモリカードにより使用され
て、所与のプロセッサにより、分断されたロック読取り
／ロック書込みサイクルを完了するので、他のどのプロ
セッサもロックされた全域メモリバンクへの任意のｒ／
ｗ動作を実行できなくなる。プロセッサとＩＯＰカード
で、全域バスプロセッサ識別子ＬＰＣ＿ＰＩＤ（７：
０）は、ＧＢ＿ＵＮＩＴＩＤ（１：０）およびＧＢ＿Ｃ
ＡＲＤＩＤ（３：０）を所与のＬＰＣバスＬＰＮ（１：
０）に連鎖させることにより構成される。

【００８２】ＬＰＣ＿ＰＴＡＧ（７：０）は、複数の未
実行読取り要求を個別に順序づけるためにプロセッサに
より使用される。ＰＩＤのように、ＰＴＡＧはアドレス
消費要素によりセーブされて、その後対応する応答デー
タと共にＬＰＣ＿ＭＴＡＧ（７：０）として戻される。
様々なメモリバンクへの読取り要求は自由な順序で戻る
ので、ＰＴＡＧは、複数の未実行読取り要求を発行する
ときデータを再構成するのにプロセッサにより任意に使
用できる。

【００８３】ＬＰＣ＿ＲＷは、有効ＬＰＣ要求サイクル
中に読取り（１）または書込み（０）サイクルを指定す
る。ＬＰＣ＿ＬＯＣＫは、現ＬＰＣｒ／ｗサイクルを条
件付ける。非活動状態になるとき、ＬＰＣ＿ＬＯＣＫは
通常のｒ／ｗサイクルを示す。活動状態になると、ＬＰ
Ｃ＿ＬＯＣＫは、分断原子ｒ／ｗサイクルを指示する。
全域メモリモード０では、読取りロックサイクルは全域
メモリからデータを要求し、以後の書込みロック解除サ
イクルは読取りロックサイクルを発行した同じプロセッ
サにより実行される。このため、他のどのプロセッサも
ロックされた全域メモリアドレスへの任意のｒ／ｗ動作
を実行できないので、原子全域メモリ動作（たとえば、
検査および設定、比較および交換、取出しおよび加算）
を支援する。全域メモリモード１では、読取りロックサ
イクルにより、全域メモリでの原子検査および設定動作
が実行される。全域メモリは指定アドレスのアドレスを
戻し、すべての１を２５６ビットワード全体に書き込
む。

【００８４】ＬＰＣ＿ＲＭＷは、部分的全域メモリ書込
みサイクルを識別する。そのサイクルは、全域メモリバ
ンクでの読取り修正書込み動作が必要である。８つの３
２ビットデータスライスのどれもが部分的に書き込まれ
たデータを含んでいるときは常にＬＰＣ＿ＲＭＷは活動
状態である。

【００８５】ＬＰＣデータバス信号の定義 データバスは、ＬＰＣ＿ＤＣＹＣＬ、ＬＰＣ＿Ｄ（２５
５：０）、ＬＰＣ＿ＢＥ（３１：０）、ＬＰＣ＿ＭＩＤ
（７：０）、ＬＰＣ＿ＭＴＡＧ（７：０）、ＬＰＣ＿Ｇ
ＢＰＥＲＲ、ＬＰＣ＿ＥＣＣＥＲＲおよびＬＰＣ＿ＥＲ
ＲＴＹＰＥから構成される。このバスは、プロセッサに
より書込みデータをＵＢＩＦに転送したり、ＵＢＩＦに
より全域メモリデータをプロセッサに戻すのに使用され
る。ＬＰＣ＿ＷＲＥＱをＬＰＣバスマスタアービタに発
行しＬＰＣ＿ＰＧＮＴを受信することにより、プロセッ
サはＬＰＣデータへのアクセスを獲得する。各データバ
スフィールドについての説明を以下に示す。

【００８６】ＬＰＣ＿ＤＣＹＣＬＥは、有効ＬＰＣバス
データサイクルを条件付ける。この線は、ＬＰＣバス応
答サイクルを有効にするためにＵＢＩＦ ＬＰＣバスデ
ータアービタにより駆動される。データ消費要素は、Ｌ
ＰＣ＿ＤＣＹＣＬＥにより読取り応答サイクルを有効に
する。ＬＰＣ＿ＤＣＹＣＬＥは、ＬＰＣ ＤＢＵＳサイ
クルの最初の半分では１サイクル中有効になる。

【００８７】ＬＰＣ＿Ｄ（２５５：０）はデータバスで
ある。各３２データバイトは、バイト活動開始ＬＰＣ＿
ＢＥ（３１：０）により示してあるように、有効データ
を含む場合がある。ＬＰＣ＿ＢＥ（３１：０）は個別バ
イト活動開始である。活動状態のＬＰＣ＿ＢＥ（０）
は、ＬＰＣ＿Ｄ（７：０）上の有効データを示す。ＬＰ
Ｃ＿ＢＥ（１）活動状態は、ＬＰＣ＿Ｄ（１５：８）上
の有効データを示す。書込み動作中に、ＬＰＣ＿ＢＥ
（３１：０）は、ＬＰＣ＿Ｄ（２５５：０）上で各３２
データバイトを有効化する。ＬＰＣ＿ＢＥ（３１：０）
は、読取り応答サイクル中に定義されないが、それは、
全域メモリ読取り動作が常に２５６ビットのデータを戻
すからである。

【００８８】ＬＰＣ＿ＭＩＤ（７：０）は、所与のデー
タ用の宛先プロセッサを示す全域メモリ応答動作中に返
還プロセッサＩＤを保持する。ＬＰＣ＿ＭＩＤ（１：
０）は、対応する読取りサイクル中にＬＰＣ＿ＰＩＤ
（１：０）上にある値に反映する。ＬＰＣ＿ＭＩＤ
（１：０）は、プロセッサ書込みサイクル中に非活動状
態になる。

【００８９】ＬＰＣ＿ＭＴＡＧ（７：０）は、全域メモ
リ応答動作中に返還プロセッサＴＡＧを保持する。この
フィールドは、プロセッサにより、複数の未実行読取り
要求を発行するときに全域メモリ応答データを再構成す
るのに使用される。ＬＰＣ＿ＭＴＡＧ（７：０）は、対
応する読取りサイクル中にＬＰＣ＿ＰＴＡＧ（７：０）
上の値を反映する。ＬＰＣ＿ＭＴＡＧ（７：０）は、プ
ロセッサ書込みサイクル中に非活動状態になる。

【００９０】ＬＰＣ＿ＮＯＣＡＣＨＥは、返還データの
緩衝動作を阻止する。これは、そのデータが揮発性で緩
衝されたりキャッシュされたりしないことを示すために
応答データと共にメモリデバイスにより戻される。ＵＢ
ＩＦは、ＬＰＣ＿ＮＯＣＡＣＨＥを応答データと共に宛
先プロセッサに戻す。

【００９１】ＬＰＣ＿ＥＣＣＥＲＲ、ＬＰＣ＿ＥＲＲＴ
ＹＰＥは全域メモリ読取り動作の結果を報告する。ＬＰ
Ｃ＿ＥＲＲＴＹＰＥが活動状態である場合、ＬＰＣ＿Ｅ
ＲＲＴＹＰＥは、訂正された単一ビットエラー（０の場
合）または訂正不可能２重ビットエラー（１の場合）を
示す。これらの信号は、プロセッサ書込みサイクル中に
非活動状態になる。ＬＰＣ＿ＧＢＰＥＲＲは、誤ったパ
リティがメモリ読取り応答サイクル中に全域バスデータ
線ＬＰＣ＿Ｄ（２５５：０）で検出されたかどうかを報
告する。ＵＢＩＦからＰＢＩＦデータ応答サイクル中に
有効であるだけで、他の以下なる時にも無視されるべき
である。

【００９２】ＬＰＣ制御バス信号の定義 ＬＰＣ制御バスは、ＬＰＣ＿ＡＣＫとＬＰＣ＿ＮＡＫか
ら構成される。これらの共有信号は、有効ＬＰＣアドレ
スを確認するためおよびＬＰＣバス要求が受け取られた
り拒絶されたりすることを示すために使用される。ＬＰ
Ｃ＿ＡＣＫとＬＰＣ＿ＮＡＫは、有効ＬＰＣアドレスバ
スサイクルが再構成ＬＰＣアドレスに発行された後で２
サイクル戻される。活動状態にある（すなわち、０）Ｌ
ＰＣ＿ＬＧ指示によりＬＰＣ＿ＲＲＥＱまたはＬＰＣ＿
ＷＲＥＱを条件付けることにより示されるように、ＵＢ
ＩＦは、プロセッサが全域メモリｒ／ｗ要求を発行する
ときにＬＰＣ＿ＡＣＫを常に戻す。無効ＬＰＣアドレス
は、ＬＰＣ＿ＡＣＫとＬＰＣ＿ＮＡＫの両方がなければ
示される。これらの不在は、プロセッサが要求を打ち切
ることを意味している。以下に各制御バス信号について
説明する。

【００９３】ＬＰＣ＿ＡＣＫは、それが有効なＬＰＣア
ドレスを確認する、すなわち、所与のｒ／ｗ要求を受け
取ったことを示すようアドレス消費要素により戻され
る。ＵＢＩＦは、全域アドレスが与えられるとＬＰＣ＿
ＡＣＫを常に戻す。これは、全域バス要求を緩衝するだ
けの余裕が関連出力待ち行列にある場合 ＵＢＩＦ局所
バスアビータがＬＰＣバスを許諾しさえすればよいから
である。しかし、入出力プロセッサカード上の局所デバ
イスは、非再構成アドレスのためまたは所与の要求が受
諾できないために、ＬＰＣ＿ＡＣＫを戻すことはない。
ＬＰＣ＿ＮＡＫは、有効ＬＰＣアドレスを確認するが、
ｒ／ｗ要求を受け取らないことを示すためにアドレス消
費要素により戻される。要求プログラムは、確認された
サイクルを再試行することになる。

【００９４】ＬＰＣバス仲裁信号の定義 ＬＰＣバス実行順序指定制御信号は、ＬＰＣ＿ＲＲＥＱ
（３：０）、ＬＰＣ＿ＷＲＥＱ（３：０）、ＬＰＣ＿Ｌ
Ｇ（３：０）およびＬＰＣ＿ＲＤＹ（３：０）から構成
される。４つの局所プロセッサの各々は、制御信号の固
有の組合せ備えているので、プロセッサ（ｉ）にはＬＰ
Ｃ＿ＲＲＥＱ（ｉ）、ＬＰＣ＿ＷＲＥＱ（ｉ）、ＬＰＣ
＿ＬＧ（ｉ）およびＬＰＣ＿ＲＤＹ（ｉ）が与えられ
る。ＬＰＣ＿ＲＲＥＱ（ｉ）、ＬＰＣ＿ＷＲＥＱ（ｉ）
およびＬＰＣ＿ＬＧ（ｉ）は、局所または全域ｒ／ｗ要
求を発行するようＬＰＣバスのアクセスを獲得するのに
使用されるが、ＬＰＣ＿ＲＤＹ（ｉ）は、ＵＢＩＦ−Ｄ
チップにより、全域メモリブロック読取りデータの各局
所プロセッサへの返還を調整するためにＵＢＩＦ−Ｄチ
ップにより使用される。これらの信号は以下に詳細に説
明される。各仲裁信号についての説明を以下に展開す
る。

【００９５】ＬＰＣ＿ＲＲＥＱ（３：０）は、固有のプ
ロセッサ読取り要求信号である。局所または全域読取り
要求を発行するようＬＰＣアドレスバスへのアクセスを
獲得するために使用される。ＬＰＣ＿ＬＧ（３：０）
は、その要求が局所デバイス（１）または全域デバイス
（０）に対して向けられているかどうかを示す。ＬＰＣ
＿ＲＲＥＱ（ｉ）は、ＬＰＣ＿ＣＬＯＣＫの上昇端で生
成され、ＬＰＣ＿ＰＧＮＴ（ｉ）が受信されるまで表明
される。

【００９６】ＬＰＣ＿ＷＲＥＱ（３：０）は固有のプロ
セッサ書込み要求信号である。局所または全域書込み要
求を発行するようにＬＰＣアドレスバス及びＬＰＣデー
タベースへのアクセスを獲得するために使用される。Ｌ
ＰＣ＿ＬＧ（３：０）はその要求が局所デバイス（１）
または全域デバイス（０）に対して向けられているかど
うかを示す。ＬＰＣ＿ＷＲＥＱ（ｉ）はＬＰＣ＿ＣＬＯ
ＣＫの上昇端で生成され、ＬＰＣ＿ＰＧＮＴ（ｉ）が受
信されるまで表明される。

【００９７】ＬＰＣ＿ＬＧ（３：０）は、固有のプロセ
ッサ＋局所／−全域選択信号である。これらの信号は、
現ＬＰＣ＿ＲＲＥＱ（ｉ）またはＬＰＣ＿ＷＲＥＱ
（ｉ）が局所デバイス（１）または全域デバイス（０）
に向けられているかどうかを条件付けるのに使用されて
いる。ＬＰＣ＿ＬＧ（ｉ）のタイミングはＬＰＣ＿ＲＲ
ＥＱ（ｉ）とＬＰＣ＿ＷＲＥＱ（ｉ）と同一である。Ｌ
ＰＣ＿ＰＧＮＴ（３：０）は、固有のプロセッサバス許
諾信号である。任意の所与ＬＰＣバスサイクル中では、
ＬＰＣ＿ＰＧＮＴ（ｉ）だけがＬＰＣバスアービタによ
り発行される。ＬＰＣ＿ＰＧＮＴ（ｉ）は、ＬＰＣ＿Ｒ
ＲＥＱ（ｉ）またはＬＰＣ＿ＷＲＥＱ（ｉ）を検出した
後１サイクル内で戻されて、２クロックサイクル間で活
動状態になる。ＬＰＧ＿ＰＧＮＴ（ｉ）は、所与のプロ
セッサ上のＬＰＣアドレスバスドライバを活動開始にす
るよう直接使用される。ＬＰＣ＿ＷＲＥＱ（ｉ）が発行
されると、プロセッサは、ＬＰＣ＿ＰＧＮＴ（ｉ）を検
出した後１サイクルでＬＰＣデータバスを駆動し始め
る。ＬＰＣバスアービタは常に、２サイクル後でＬＰＣ
＿ＰＧＮＴ（ｉ）の表明を解除する。しかし、対応する
プロセッサがＬＰＣ＿ＲＲＥＱ（ｉ）またはＬＰＣ＿Ｗ
ＲＥＱ（ｉ）を表明している場合、１サイクル後で同じ
ＬＰＣ＿ＰＧＮＴ（ｉ）を表明できる。すなわち、任意
の所与のプロセッサが、ほとんどすべての他のＬＰＣバ
スサイクルでＬＰＣバスで許諾される。

【００９８】ＬＰＣ＿ＲＤＹ（３：０）は固有のプロセ
ッサ準備信号である。ＬＰＣ＿ＲＤＹ（ｉ）は、ＵＢＩ
Ｆに対して、そのプロセッサが読取りデータを受け取る
よう準備されることを示す。これらの信号は、ブロック
読取りサイクル中に主に使用されて、局所プロセッサま
たは入出力デバイス（たとえば、入出力プロセッサカー
ド上のＨＩＰＰＩ送信機）が全域メモリ読取りカードを
受け取る率を調整する。４０ＭＨｚかつバス競合がない
と仮定すると、ＵＢＩＦはデータを、３２０ＭＢ／秒の
ピークデータ率でデバイスに戻す。局所プロセッサまた
は入出力デバイスインターフェースは、データワードを
受信するとＬＰＣ＿ＲＤＹ（ｉ）を排除することにより
この率を遅くできる。

【００９９】割込みメッセージ支援信号の定義 ＬＰＣ＿ＩＰＣＩＮＴＲ（３：０）は、固有のＩＰＣ割
込み信号である。これらの信号は、４つの局所プロセッ
サの任意のものを選択する全域バス上のＩＭＳＧサイク
ルが検出されるときはいつでもＵＢＩＦにより生成され
る。ＵＢＩＦは、１クロックサイクル長のＬＰＣ＿ＩＰ
ＣＩＮＴＲ（ｉ）信号を生成する。この信号は、ＰＢＩ
Ｆチップにより、プロセッサ割込みレジスタにＩＰＣ割
込みビットを設定するために使用される。プロセッサ
（ｉ）を選択するバック対バックＩＭＳＧサイクルがあ
れば、ＵＢＩＦは、バック対バックＬＰＣ＿ＩＰＣＩＮ
ＴＲ（ｉ）信号を発行可能である。

【表１】

【０１００】

【発明の効果】本発明によれば、高速データ通信チャネ
ルに結合する知能入出力プロセッサを提供することがで
きる。

【図面の簡単な説明】

【図１】視覚化システムの構成要素を示す図。

【図２】図１のシステムサーバの構成図。

【図３】図２ａの受信器と送信器の間の信号の結合をよ
り詳細に示す構成図。

【図４】３つのデータバーストの送信中に通信チャネル
信号を示す図。

【図５】図２に示すＨＩＰＰＩ受信器の構成図。

【図６】図２に示すＨＩＰＰＩ送信器の構成図。

【図７】図３に示す通信順序の終端で受信状況ＦＩＦＯ
の状況を示す図。

【図８】図３に示す通信順序の初端で送信制御ＦＩＦＯ
の状況を示す図。

【図９】受信器制御論理、特に、図５のバスコントロー
ラ状態マシンを実施する複数の状態マシンを示す図。

【図１０】送信器制御論理、特に、図６のバスコントロ
ーラ状態マシンを実施する複数の状態マシンを示す図。

【図１１】図９のＲＦＤＣとＲＯＢＣ要素により実施さ
れた状態図。

【図１２】図９のＲＱＲＷ＿１とＲＱＲＷ＿２状態マシ
ンにより実施された状態図。

【図１３】図９のＤＭＡ＿ＣＲＳ状態マシンのＲＣＱＣ
要素により実施された状態図。

【図１４】図９のＲＳＴＣ＿１とＲＳＴＣ＿２状態マシ
ンにより実施された状態図。

【図１５】図５のＤ及びＢバスを制御する２つの相互に
密接な関係のある状態マシンの状態図。

【符号の説明】

１０ 科学視覚化システム １２ サーバ １４ コンソール １８ 高解像度ディスプレイ ２０ ディスクアレイ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−161032（ＪＰ，Ａ) 特開 昭61−139861（ＪＰ，Ａ) 特開 昭63−282867（ＪＰ，Ａ)

Claims (11)

【特許請求の範囲】
1. 【請求項１】通信チャネルに結合され、そこから情報を
   受信し、前記情報はデータ情報とこのデータ情報の構成
   を示す構造情報とを含む通信装置において、 前記通信チャネルに接続され、そこから情報を受信する
   受信手段と、 この受信手段の出力端に接続された入力端を有し、前記
   受信したデータ情報の構成とは無関係に前記受信したデ
   ータ情報を記憶する第１記憶手段と、 前記受信手段の出力端に接続された入力端を有し、前記
   受信した構造情報を記憶する第２記憶手段と、 複数の直接メモリアクセスコマンドの各々のオペレーシ
   ョンのタイプを指定する情報を記憶するとともに、前記
   受信したデータ情報の宛先アドレスを指定する情報およ
   び２個の直接メモリアクセスコマンドが絶え間なく交互
   に実行されるように指定する情報を含む情報を記憶する
   第３記憶手段と、 この第３の記憶手段内に記憶された情報に応答して前記
   直接メモリアクセスコマンドの各々の実行を制御し、受
   信したデータ情報を前記第１記憶手段から指定された宛
   先アドレスに転送する手段と、 を備えていることを特徴する通信装置。
2. 【請求項２】前記受信手段は、ビット並列通信チャネル
   に接続されてそこから前記データ情報を受信するための
   手段を備え、更に複数の通信信号ラインに接続されてそ
   こから前記構造情報を受信するための手段を備えている
   請求項１記載の通信装置。
3. 【請求項３】前記複数の通信チャネル信号線は、 最初に表明されたときに、データ情報の１つ又は複数の
   ＢＵＲＳＴｓが前記ビット並列通信チャネルを介して転
   送されるパケット開始（ＳＯＰ）状態を示し、最初に表
   明解除されたとき、さらなるＢＵＲＳＴｓが転送されな
   いパケットの終端（ＥＯＰ）状態を示すパケット信号線
   と、 最初に表明されたとき、データ情報の１つ又は複数のワ
   ードから成るＢＵＲＳＴが前記ビット並列通信チャネル
   を介して転送されることを示すＢＵＲＳＴ信号線と、 を備え、前記第２記憶手段は前記ＳＯＰ，ＢＵＲＳＴ，
   およびＥＯＰ指示を記憶することを特徴とする請求項２
   記載の通信装置。
4. 【請求項４】通信チャネルに結合され、そこに情報を送
   信し、前記情報はデータ情報とこのデータ情報の構成を
   示す構造情報とを含む通信装置において、 前記通信チャネルに接続され、そこに情報を送信する送
   信手段と、 この送信手段の入力端に接続された出力端を有し前記送
   信したデータ情報の構成とは無関係に送信に先だってデ
   ータ情報を記憶する第１記憶手段と、 前記送信手段の入力端に接続された出力端を有し、送信
   に先だって構造情報を記憶する第２記憶手段と、 複数の直接メモリアクセスコマンドの各々のオペレーシ
   ョンのタイプを指定する情報を記憶するとともに、前記
   データ情報のソースアドレスを指定する情報および２個
   の直接メモリアクセスコマンドが絶え間なく交互に実行
   されるように指定する情報を含む情報を記憶する第３記
   憶手段と、 この第３記憶手段に記憶された情報に応答して前記直接
   メモリアクセスコマンドの各々の実行を制御し、前記デ
   ータ情報を前記ソースアドレスから前記第１記憶手段に
   転送して記憶させる手段と、 を備えていることを特徴とする通信装置。
5. 【請求項５】前記送信手段は、ビット並列通信チャネル
   に接続されてそこに前記データ情報を送信するための手
   段を備え、更に複数の通信信号ラインに接続されてそこ
   に前記構造情報を送信するための手段を備えている請求
   項４記載の通信装置。
6. 【請求項６】前記複数の通信チャネル信号線は、 最初に表明されたときに、データ情報の１つ又は複数の
   ＢＵＲＳＴｓが前記ビット並列通信チャネルを介して転
   送されるパケット開始（ＳＯＰ）状態を示し、最初に表
   明解除されたとき、さらなるＢＵＲＳＴｓが転送されな
   いパケットの終端（ＥＯＰ）状態を示すパケット信号線
   と、 最初に表明されたとき、データ情報の１つ又は複数のワ
   ードから成るＢＵＲＳＴが前記ビット並列通信チャネル
   を介して転送されることを示すＢＵＲＳＴ信号を備え、
   前記第２記憶手段は前記ＳＯＰ，ＢＵＲＳＴ，およびＥ
   ＯＰ指示を記憶することを特徴とする請求項５記載の通
   信装置。
7. 【請求項７】通信チャネルに接続され、情報をそこに送
   信したり、そこから情報を受信する通信装置において、 通信装置と通信チャネルのインターフェースを取る手段
   と、 データ、アドレスおよび制御信号線を含むデータ処理バ
   スと前記通信装置のインターフェースを取る手段と、 第１バッファ手段を介して、前記データ処理バスのデー
   タ信号線に接続され、前記通信チャネルから受信された
   りそこに送信されるデータを記憶するデータ記憶手段を
   有している第１通信装置内部データバス手段と、 第２バッファ手段を介して、前記第１通信装置内部デー
   タバス手段に接続され、前記データ処理バスとデータ記
   憶手段のデータ信号線との間で情報を転送する直接メモ
   リアクセス（ＤＭＡ）バスサイクルの動作を指定する情
   報を記憶する、少なくとも１つの論理機構を有している
   第２通信装置内部データバス手段と、 前記少なくとも１つの論理機構内で記憶された情報に応
   答する複数の入力端をもち、前記第２バッファ手段に接
   続される出力端をもち、（ａ）前記第２バッファ手段
   が、ＤＭＡバスサイクル中に前記第２通信装置内部バス
   手段から前記第１通信装置内部バスを分離し、（ｂ）前
   記第２バッファ手段が、非ＤＭＡバスサイクル中に、前
   記第１通信装置内部バス手段と前記第２通信装置内部バ
   ス手段を結合して、データが、前記データ処理バスに接
   続された手段により少なくとも１つの論理機構内に記憶
   されたりそこから読み取られる制御手段とを備えている
   通信装置。
8. 【請求項８】前記少なくとも１つの論理機構は、１つま
   たは複数のＤＭＡコマンドを記憶する第１記憶手段を含
   み、各コマンドは、前記データ処理バスのデータ信号線
   に接続されたデータ処理にアドレスの少なくとも一部と
   少なくとも１つのＤＭＡコマンドが実行される回数の指
   示を含む請求項７記載の通信装置。
9. 【請求項９】前記通信装置と通信チャネルのインターフ
   ェースを取る手段が、受信器インターフェースと送信器
   インターフェースを含み、前記データ処理バスが、前記
   受信器インターフェース用の入力データ待ち行列および
   前記送信器インターフェース用の入出力データ待ち行列
   を供給する手段をもち、前記通信装置は、前記受信器イ
   ンターフェースに送信器インターフェースの出力データ
   待ち行列を一時的に指定し、前記受信器インターフェー
   スの前記入力データ待ち行列を前記送信器インターフェ
   ースに一時的に指定する手段をさらに含む、請求項７記
   載の通信装置。
10. 【請求項１０】通信チャネルに接続され、データ情報と
    前記データ情報の構成を示す構造情報を含む情報を通信
    チャネルから受信する通信装置を使用する方法におい
    て、 前記通信チャネルに接続された送信器手段との接続を確
    立して、そこからの情報を受信する段階と、 前記通信チャネルから前記情報を受信する段階と、 第１メモリ手段内で、前記受信データ情報を記憶する段
    階と、 第２メモリ手段内で、前記受信構造情報を記憶する段階
    と、 を備え、 前記通信チャネルは複数の通信チャネル信号線をもち、
    前記信号線は、 最初に表明されたときに、データ情報の１つ又は複数の
    ＢＵＲＳＴｓが通信チャネルデータパスを介して転送さ
    れるパケット開始（ＳＯＰ）状態を示し、最初に表明解
    除されたとき、さらなるＢＵＲＳＴｓが転送されないパ
    ケットの終端（ＥＯＰ）状態を示すパケット信号線と、 最初に表明されるとき、データ情報の１つ又は複数のワ
    ードから成るＢＵＲＳＴが通信チャネルデータパスを介
    して転送されることを示すＢＵＲＳＴ信号線と、 前記少なくとも１つの論理機構は、前記第１通信装置内
    部データバス手段に接続される前記データ記憶手段内に
    記憶されたデータに関連したＳＯＰ、ＢＵＲＳＴ及びＥ
    ＯＰ指示を記憶する第２データ記憶手段とを有している
    ことを特徴とする方法。
11. 【請求項１１】通信チャネルに接続され、データ情報と
    前記データ情報の構成を示す構造情報を含む情報を通信
    チャネルに送信する通信装置を使用する方法において、 前記通信チャネルに接続された受信手段との接続を確立
    して、前記情報を前記チャネルに送信する段階と、 前記情報を前記通信チャネルに送信する段階とを有し、 前記送信する段階は、 送信されるデータ情報を第１メモリ手段から読み取る段
    階と、 前記第１メモリ手段から読み取られたデータ情報に関連
    した構造情報を第２メモリ手段から、読み取る段階と、 前記構造情報に応じて前記データ情報の送信を構成する
    段階とを有し、 前記通信チャネルが複数の通信チャネル信号線を有し、
    前記信号は、 最初に表明されたときに、データ情報の１つ又は複数の
    ＢＵＲＳＴｓが通信チャネルデータパスを介して転送さ
    れるパケット開始（ＳＯＰ）状態を示し、最初に表明解
    除されたとき、さらなるＢＵＲＳＴｓが転送されないパ
    ケットの終端（ＥＯＰ）状態を示すパケット信号線と、 最初に表明されたとき、データ情報の１つ又は複数のワ
    ードから含まれたＢＵＲＳＴが通信チャネルデータパス
    を介して転送されることを示すＢＵＲＳＴ信号線と、 前記少なくとも１つの論理機構は、前記第１通信装置内
    部データバス手段に接続される前記データ記憶手段内に
    記憶されたデータに関連したＳＯＰ、ＢＵＲＳＴ及びＥ
    ＯＰ指示を記憶する第２データ記憶手段を有しているこ
    とを特徴とする方法。