JP2602599B2 - 多重プロセッサ・データ処理システム及びその動作方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置及びその
動作方法に関し、特に多段バス階層構造を含む高性能多
重プロセッサ・システムに関する。

【０００２】

【従来の技術】本特許出願は本願と同一人に譲渡された
下記の米国特許出願と関連がある。それらは、ディー・
ホスタほかによる米国特許出願“多重プロセッサ・シス
テム用プロセッサ緩衝記憶インターフェース”（特許出
願番号７３３５１７）、エイ・ガーシァほかにより出願
され本願と同一人に譲渡された米国特許出願“多重プロ
セッサ・システム用直列診断インターフェース・バス”
（特許出願番号７２１８０７）、アール・ピアソンによ
る米国特許出願“高性能Ｉ／Ｏプロセッサ”（特許出願
番号７３４３５９）等である。

【０００３】科学計算光学システムなどにおいて、大量
な時間従属データ集合と対話し、可視表示することを必
要とするシステム要求は、処理される全データ集合を記
憶するべき大型高帯域幅ディスク・アレイと、問題集合
をダウンロードする高速ネットワークと、単一シミュレ
ーション時間ステップを処理するに必要な全データを緩
衝記憶する大容量高速メモリーと、データ集合を操作
し、拡張し、可視表示するに適切な演算機能と、実時間
高分解能可視表示装置とを含む。更に、これらの機能は
高度にプログラム可能且つ柔軟性のあるユーザ環境の下
に提供されるということが重要である。

【０００４】下記２つの共に本願と同一人に譲渡された
米国特許は多重プロセッサ・システムを示す例である。
第１は、ダスガプタほかにより出願され本願と同一人に
譲渡された“大域バス及びセル・バスの両方に複数の割
込線を有する多重処理システム用割込機構”と称する１
９８８年４月５日発行の米国特許第４，７３６，３１９
号であって、大域バスに接続された監視処理要素を含む
多重処理システムを開示している。そこで、各々が複数
のプロセッサを含む複数のセルが複数のバス・インター
フェース・システムを通して大域バスに接続される。ワ
ークステーションは監視プロセッサに接続されて実行す
るための仕事を多重処理システムに入力する。

【０００５】第２は、オールほかにより出願され本願と
同一人に譲渡された“分散型マイクロプロセシング・シ
ステム用アーキテクチャ”と称する１９８９年１０月２
９日発行の米国特許第４，８６２，３５０号であって、
複数のマイクロプロセッサ制御装置を有する一次プロセ
ッサをインターフェースする共用メモリー・システムを
開示している。この共用メモリー・システムは RAMと、
RAMを管理する専用プロセッサとを含む。

【０００６】

【発明が解決しようとする課題】しかしながら、多重プ
ロセッサにおいて遭遇する１つの基本的問題は共用連結
又は大域バス、及び共用大域メモリーのような共用資源
を有効に利用できるようにすることである。かかる共用
資源をその最大帯域幅の潜在能力で作動し、且つ信頼性
のあるデータ伝送及び記憶を行うことが望ましい。この
問題はプロセッサ、及び I/Oプロセッサ等のような多様
な異なる種類の動作機能を共用資源に接続使用する場合
に提起される。

【０００７】従って、本発明の目的は共用システムの資
源を効率よく利用する多重プロセッサ・システムを提供
することである。本発明の他の目的は複雑な高分解能像
を実時間で操作し、処理し、表示することができる高速
データ結合を提供する最良の多重プロセッサ・システム
を提供することである。

【０００８】

【課題を解決するための手段】本発明は、上記の問題を
解決し、その目的を達成するため、共用システム資源を
効率良くその帯域幅を利用しうる多重プロセッサ・デー
タ処理システム及びその動作方法を提供する。本システ
ムは各々がデータ・プロセッサを有する複数のプロセッ
サ・ノードを含む型のものである。本発明方法による
と、第１のステップにおいて、データ・プロセッサによ
りノード・バス（プロセッサの内部バス２３ａ、２３）
に書込まれるデータは局所プロセッサ・バスに伝送され
る前にバッファ記憶（以下の緩衝記憶と同じ）される。
局所プロセッサ・バスは他のプロセッサ・ノードを有す
る局所プロセッサ・バスか、又はそこに接続されたＩ／
Ｏ通信チャンネル・インターフェース装置である。

【０００９】第２のステップにおいて、データ・プロセ
ッサにより書込まれるデータと共に、データ・プロセッ
サから出力したデータイネーブル信号をバッファ記憶す
る。第３のステップは、バッファ記憶されたデータを局
所プロセッサ・バスに送信し、バッファ記憶されたデー
タイネーブル信号に応答して、主メモリー書込動作がリ
ード・モディファイ・ライト形式のメモリー動作として
実行されるべきか否かを示す制御信号を局所プロセッサ
・バスに送信し、前記バッファ記憶されたデータイネー
ブル信号を局所プロセッサ・バスに送信する各工程によ
り主メモリー書込動作を実行する。次のステップは、デ
ータと、制御信号と、データイネーブル信号とを局所プ
ロセッサ・バスから大域バスに接続して、主メモリーに
受入れる。大域バスは高速大域バスである。

【００１０】主メモリー装置と共同するインターフェー
ス装置はリード・モディファイ・ライト・メモリー動作
を示す制御信号に応答して（イ）主メモリー内の指定場
所からデータを読出し、（ロ）送信されたデータイネー
ブル信号に従い送信された緩衝記憶データを選択的に組
合わせ、（ハ）予め読出され組合わされたデータを指定
した記憶場所に書戻す。

【００１１】

【実施例】以下、添付図面に基づき本発明の実施例を詳
細に説明する。図１は本発明の一実施例に基づき構成さ
れ、動作する多重プロセッサ・システムの斜視図であ
り、特に科学計算光学システム(SVS) １０に実施した場
合の構成要素を例示する。 SVS１０の目的は対話速度で
複雑なデータ集合を処理し、操作し、可視表示すること
であるが、システム１０の使用はこのような重要な１つ
の適用技術にのみ限定されるものではない。

【００１２】SVS１０は数個の主要な構成要素を含む。
第１の構成要素はデータ処理システム内に実施され、す
べて高速大域バスによって連結された大規模演算機能
と、高速メモリーと、知能 I/Oプロセッサとを具備した
サーバ１２である。大域バス，共用バス，及び共通連絡
の各用語は本説明において相互交換可能に使用される。

【００１３】第２の構成要素は、例えばインターナショ
ナル・ビジネス・マシーンズ・コーポレイションによっ
て製造されたRISC System ／６０００（RS／６０００）
データ処理システムで使用されるコンソール１４である
(RISC System／６０００はインターナショナル・ビジネ
ス・マシーンズ・コーポレイションの商標である）。コ
ンソール１４は遠隔ワークステーション（図に示してい
ない）からネットワーク・アクセスを与えることができ
る。

【００１４】第３の構成要素はコンソール機能を有する
RS／６０００データ・プロセッサを含むフレーム・バッ
ファ１６である。フレーム・バッファ１６は、実時間表
示能力を与えるインターフェースであるANSI標準高性能
並列インターフェース(HIPPI) を介し、高分解能表示装
置１８に取付けられたインターフェース及びイメージ緩
衝記憶ハードウェア（ワークステーション）１６ａを含
む。システム１０はその他の構成要素としてディスク・
アレイ２０を有する。ディスク・アレイ２０はHIPPIイ
ンターフェースを介して５５メガバイト／秒の伝送速度
を有する２１ギガバイト容量の記憶システムの中に実施
することができる。

【００１５】システム１０の正確な構成は使用計画に従
って変化し、又図１の構成は発明の実施の際に限定を与
えることを意図するものではない。

【００１６】図２はＳＶＳ１０のサーバ１２をブロック
図の形式で例示した図である。サーバ１２は印刷回路カ
ード（２２）各１枚につき４個のプロセッサＰ０−Ｐ３
で組織され、各プロセッサＰ０−Ｐ３はそれぞれマイク
ロプロセッサ２２ａを含む。サーバ１２はカード８枚ま
でを含むことができ、合計３２個までのプロセッサで構
成することができる。各プロセッサ・カード２２は局所
プロセッサ・カード（ＬＰＣ）バス３２をＳＶＳ大域バ
ス２４に結合する汎用バス（緩衝記憶）インターフェー
ス（ＵＢＩＦ）３４を含む。又、ＳＶＳ大域バス２４は
複数の大域メモリー・カード２６と、複数のＩ／Ｏプロ
セッサ・カード２８と、コンソール１４に対するインタ
ーフェース３０とに接続される。

【００１７】更に詳細に説明すると、各プロセッサ・カ
ード２２（図３）は各々がマイクロプロセッサ２２ａを
有する４個までのマイクロプロセッサ・ノードＰ０−Ｐ
３を含む。本実施例において、各マイクロプロセッサ２
２ａはインテル社（Ｉｎｔｅｌ Ｃｏｒｐ．）製のｉ８
６０型（８０８６０）マイクロプロセッサである（ｉ８
６０はＩｎｔｅｌ Ｃｏｒｐ．の商標である）。各マイ
クロプロセッサ２２ａは、本実施例では、１６メガバイ
ト（ＭＢ）の記憶容量を有する局所ノード・メモリー２
２ｂに対して、ノード・バス２３ａを介し接続される。
又、各プロセッサ・ノードＰ０−Ｐ３はＬＰＣバス３２
に対する緩衝記憶インターフェース（ＰＢＩＦ）２２ｃ
を含む。

【００１８】ＬＰＣバス３２は複数のプロセッサ・ノー
ドＰ０−Ｐ３を汎用バス・インターフェースＵＢＩＦ３
４に接続し、又他の共用資源に対するアクセスを許容す
る。加えて、各プロセッサ・ノードは直列バス（Ｓ）に
対するインターフェースを含む。直列バス・インターフ
ェースの詳細はエイ・ガーシァほかにより出願され本願
と同一人に譲渡された米国特許出願“多重プロセッサ・
システム用直列診断インターフェース・バス”（特許出
願番号７２１８０７）に記述されている。

【００１９】本実施例において、プロセッサ・カード２
２の１つは、ピーク性能が秒当り１．６億（１６０ミリ
オン)(MIPS) 個、又は秒当り３．２億個の単一精密基準
フローティング・ポイント・オペレーション(MFLOPS)を
可能とする能力がある。８プロセッサ・カード２２の完
全構成システムは秒当り１２．８億（１．２８ビリオ
ン）個の命令、又は４０MHz オペレーションと仮定する
と２．５６GFLOPSに近いピーク性能を提供する。

【００２０】I/Oプロセッサ・カード２８（図１８）の
各々はプロセッサ・カード２２のプロセッサ・ノード
（マイクロプロセッサ）２２ａに類似のプロセッサ・ノ
ード２８ａと、２つの HIPPIレシーバ２８ｂと、２つの
HIPPIトランスミッタ２８ｃとを含む。かくして、各 I/
Oプロセッサ・カード(IOP) ２８は、各１００MB／秒の
伝送速度で動作する能力を有する４個の HIPPIインター
フェースを提供する。 HIPPIインターフェースは高速デ
ィスク・アレイを支援し、 HIPPI取付けフレーム・バッ
ファに対し実時間でイメージを供給し、スーパーコンピ
ュータのような外部装置との高速通信を実現するべく使
用される。

【００２１】本実施例において、各大域メモリー・カー
ド２６（図１９）は１２８ＭＢか又は２５６ＭＢのＥＣ
Ｃ付ランダム・アクセス・メモリーにより構成される。
サーバ１２は４個までの大域メモリー・カード２６を含
むことができる。各大域メモリー・カード２６はシステ
ム１０の各ユーザが感じる程メモリー・アクセス待ち時
間を減少しうる６４０ＭＢ／秒のデータ伝送速度を与え
ることができる。

【００２２】これは各大域メモリー・カード２６の大域
メモリーを４つのメモリー・バンク（Ｂ０−Ｂ３）に区
画することによって達成される。その各メモリー・バン
クは個々独立にブロック読出サイクル，頁モード読出又
は書込サイクル，及びランダム読出又は書込サイクルを
実行する能力がある。大域メモリー・カード（ＧＭＣ）
バス２６ａは各バンク（Ｂ０−Ｂ３）が独立して動作可
能であるが、他方、共通の大域バス資源を利用する能力
を有する。

【００２３】コンソール・インターフェース３０は２つ
のカードに分割され、その１つはサーバ１２内にあり、
他方はコンソール１４内に存在し、その２枚のカード間
を連結して、サーバの大域メモリー及び直列バスに対す
るアクセスを可能にし、次いで各プロセッサの局所メモ
リー及び緩衝記憶インターフェースＰＢＩＦに対するア
クセスを可能にする。

【００２４】大域バス２４はこれら種々の構成要素を連
結するためエミッタ結合論理(ECL)技術によって実施さ
れ、４０MHz オペレーションと仮定すると、１．２８ギ
ガバイト／秒の伝送速度が与えられる。各 SVS１０のサ
ーバ１２は１２マスタ装置（すなわち、プロセッサ・カ
ード２２，I/O プロセッサ・カード２８，又はコンソー
ル・インターフェース・カード３０）まで、及び４メモ
リー・カード２６までを支援する。

【００２５】１つの可能な構成としては、コンソール・
インターフェース・カード３０と、８プロセッサ・カー
ド２２（又は３２プロセッサ）と、４大域メモリー・カ
ード２６（各々は合計１０２４ＭＢの高速共用メモリー
のための２５６バイト記憶装置を有する）と、高速ディ
スク・アレイ２０を支援し、ＡＮＳＩ標準高性能並列イ
ンターフェースＨＩＰＰＩレシーバ２８６からデータを
受信し、フレーム・バッファ１６に取付けられたＨＩＰ
ＰＩトランスミッタ２８ｃにイメージ・データを分配す
る１ Ｉ／Ｏプロセッサ２８とを含む。コンソール・ワ
ークステーション１４はＬＡＮアダプタ及びディスク制
御装置のような標準Ｉ／Ｏ装置を支援すると共に、ユー
ザに対しＳＶＳ１０へのインターフェースを提供する。

【００２６】図２に見ることができるシステム１０の各
構成要素カードはすべて同様な構成を有する汎用バス・
インターフェースＵＢＩＦ３４の１つを含む。ＵＢＩＦ
３４は大域バス２４に対する共用同期減結合インターフ
ェースを提供し、局所プロセッサ・カード（ＬＰＣ）バ
ス３２又は大域メモリー・カード（ＧＭＣ）バス２６ａ
に対し局所調停を与え、すべて必要な初期接続手順を実
行し、大域バス２４との順序付けを再試行する。本実施
例において、ＵＢＩＦ３４はプロセッサ２２ａのような
局所マスタ（又は主）装置を４個まで、メモリー・バン
クＢ０−Ｂ３のようなスレーブ（又は従）装置を４個ま
で支援する両方向パイプライン緩衝技法を提供する。Ｕ
ＢＩＦ３４は３２ビット多重の無制限データ・バス幅を
支援し、それが４０ＭＨｚバス動作及び２５６ビット幅
データ通路と仮定すると、局所バス３２と大域バス２４
との間のピーク・データ伝送速度は６４０メガバイト／
秒となる。

【００２７】更に、ＳＶＳ１０の汎用バス・インターフ
ェースＵＢＩＦ３４の構成要素の説明を続ける。図７及
び図９はそれぞれＵＢＩＦ−Ａ ３４ａ及びＵＢＩＦ−
Ｄ３４ｂモジュールのアーキテクチャを描いた図であ
る。図７はプロセッサ・カード２２，Ｉ／Ｏプロセッサ
・カード２８，又はコンソールＩ／Ｆカード３０で使用
するＵＢＩＦ−Ａを示す。図８は下記のように、大域メ
モリー・カード２６に使用するＵＢＩＦ−Ａを示す。
ＵＢＩＦ−Ａ ３４ａは局所バス調停機能（ＬＰＣ Ａ
ＲＢ）７６と、４局所装置の各々に対する両方向アドレ
ス及び制御待ち行列と、出力ＦＩＦＯ制御（ＯＦＩＦＯ
ＣＴＲＬ７８）と、入力ＦＩＦＯ制御（ＩＦＩＦＯ
ＣＮＴＲＬ５０ａ）と、ＧＢ２４インターフェース制御
論理（大域バス制御７９）とを含む。

【００２８】汎用バス・インターフェースＵＢＩＦ−Ａ
３４ａは、又４局所装置の各々に対する両方向データ
待ち行列を含む８個の独立したＵＢＩＦ−Ｄ ３４ｂモ
ジュールの高層制御を実施する。本実施例において、各
ＵＢＩＦ−Ｄ ３４ｂはデータイネーブル信号，パリテ
ィ・ビット，及びＥＣＣビットと共同する３２ビット・
データ・セクションを支援する。以下で、ＵＢＩＦ３４
機能モジュールの詳細な構成的説明を行う。

【００２９】以下、UBIF-A ３４ａ及びUBIF-D ３４ｂ
の機能ブロックの各種構成要素を定義する。加えて、付
録Ａは大域バス（GB２４）の信号の定義を示し、付録Ｂ
は局所プロセッサ・カード(LPC)バス３２の信号の定義
を示し、付録Ｃは SVS１０で実施するような大域メモリ
ー・カード(GMC２６ａ）の信号の定義を与える。更に、
図２４は、プロセッサ・モードで使用したときのUBIF制
御に対する入力及び出力信号を示し、図２５はメモリー
・モードで使用したときのUBIF制御に対する入力及び出
力信号を示す。

【００３０】すべてＯＦ ，ＩＦ ，ＬＢ ＤＩＲ，及
びＬＢ ＱＵＩＥＴとラベルが付された制御信号はＵＢ
ＩＦ Ａ制御セクションから出力され、８個のＵＢＩＦ
Ｄモジュール及びＵＢＩＦ Ａにより内部で記録さ
れ、ＭＩＤ待ち行列を制御するということに注意を要す
る。これはパイプライン・アドレス／データ・サイクル
に関して定義する限りにおいて、ＬＰＣバス３２，ＧＭ
Ｃバス２６ａ，及び大域バスＧＢ２４アーキテクチャに
従う。

【００３１】出力待ち行列４２，４４：これら各ブロッ
クは４つの独立した出力待ち行列を含む。４つの待ち行
列の各々は局所ノード当り８緩衝記憶入力を有する。 入力待ち行列４６：このブロックは４つの独立した入力
待ち行列を含む。４つの待ち行列の各々は局所ノード当
り８緩衝記憶入力を有する。

【００３２】MID出力待ち行列４８：このブロックは４
つの独立した MID出力待ち行列を含む。４つの待ち行列
の各々は局所ノード当り８緩衝記憶入力を有する。付録
Ａに示す如く、GB２４信号線GB MID(７：０）は大域メ
モリー２６応答サイクルにおいて返送されるプロセッサ
識別(ID)信号を搬送し、返送データの宛先を表示する。
MID出力待ち行列４８はメモリー・モードでのみ使用さ
れる。

【００３３】MID入力待ち行列５０：このブロックは４
つの独立した MID入力待ち行列を含む。４つの待ち行列
の各々は局所ノード当り８緩衝記憶入力を供給する。 M
ID入力待ち行列はプロセッサ・モードにおいてのみ使用
される。

【００３４】出力ＦＩＦＯ入力レジスタ（ＯＦＩＲ）５
２：このレジスタ（５２ａ）はＵＢＩＦ−Ａ ３４ａの
有効な局所アドレス・バス・サイクルを引出し、ＵＢＩ
Ｆ−Ｄ ３４ｂ（レジスタ５２ｂ）の有効な局所データ
・バス・サイクルを引出す。レジスタ５２ａ及び５２ｂ
はそれぞれブロック４２及び４４に含まれている４つの
出力待ち行列を駆動する。

【００３５】出力ＦＩＦＯ迂回レジスタ（ＯＦＢＲ）５
４：このレジスタはＵＢＩＦ−Ａ ３４ａ（レジスタ５
４ａ）の有効な局所アドレス・バス・サイクルと、ＵＢ
ＩＦ−Ｄ ３４ｂ（レジスタ５４ｂ）の有効な局所デー
タ・バス・サイクルとを引出す。レジスタは出力迂回路
が可能化されたときに、出力待ち行列４２，４４を迂回
するよう使用される。

【００３６】出力FIFO出力レジスタ(OFOR)５３：このレ
ジスタは大域バス・トランシーバ３４ｃへ伝送するた
め、出力待ち行列から選ばれた出力をラッチする。

【００３７】入力ＦＩＦＯ入力レジスタ（ＩＦＩＲ）５
６：このレジスタはＵＢＩＦ−Ａ ３４ａ（レジスタ５
６ａ）の有効な大域アドレス・バス・サイクルと、ＵＢ
ＩＦ−Ｄ ３４ｂ（レジスタ５６ｂ）の有効な大域デー
タ・バス・サイクルとを引出す。レレジスタ５６ａ，５
６ｂはそれぞれブロック５０，４６に含まれている４つ
の入力待ち行列を駆動する。

【００３８】入力ＦＩＦＯ迂回レジスタ（ＩＦＢＲ）５
８：このレジスタはＵＢＩＦ−Ａ ３４ａ（レジスタ５
８ａ）の有効な大域アドレス・バス・サイクルと、ＵＢ
ＩＦ−Ｄ ３４ｂ（レジスタ５８ｂ）の有効な大域デー
タ・バス・サイクルとを引出す。レジスタ５８ａ，５８
ｂはそれぞれ入力迂回路が可能化されたときに、入力待
ち行列５０，４６を迂回する。

【００３９】入力FIFO出力レジスタ(IFOR)５５：このレ
ジスタは LPCバス３２に対して伝送するため、入力待ち
行列から選ばれた出力をラッチする。

【００４０】入力ＦＩＦＯ次−近（ｎｅｘｔ−ｎｅａ
ｒ）レジスタ（ＩＮＦＲ）６０：（ＵＢＩＦ−Ａ ３４
ａのみ） このレジスタは、ＵＢＩＦ３４が大域メモリ
ー・カード２６に使用されたとき、発行する後続の行
（ＲＯＷ）アドレスと比較するため、最後の有効行アド
レスを大域メモリー・バンクに保管する。この比較の結
果は最初の頁モードＤＲＡＭサイクルを可能化するため
に使用されるＧＭＣ ＮＥＮＥ（３：０）を発生する。

【００４１】最終アドレス・レジスタ（３：０）（ＬＡ
Ｒ（３：０））６２：これらレジスタは各大域メモリー
・バンクのために現在の読出ロックアドレス及びプロセ
ッサ識別子ＰＩＤ（７：０）を保管し、大域メモリー２
６のアトミック・リード・モディファイ・ライト・サイ
クルを支援するために使用され、読出ロック／書込アン
ロック・サイクルとして実施される。

【００４２】読出／変更／書込レジスタ(RMWR)６４：
（UBIF-D ３４ｂのみ） このレジスタは、GB RMW によって示された部分書込サ
イクルにおいて供給される書込データと組合わせるため
の大域メモリー２６から読出された読出データを記憶す
る。

【００４３】ＥＣＣパリティ生成（ＥＣＣ／Ｐ）６６：
（ＵＢＩＦ−Ｄ ３４ｂのみ）大域メモリー・カード２
６と共に使用されるＵＢＩＦ３４に対し、この論理セク
ションは大域メモリー２６の読出オペレーションによっ
て返送された３２ビット・データ・スライスの各々に対
するＥＣＣ及びバイト・パリティ（バイトは処理する１
群のデータの例、以下同じ）を演算する。演算されたＥ
ＣＣは後続するクロック・サイクル中における誤り検出
及び修正のため、大域メモリー読出データ及び供給され
たＥＣＣと共に記録される。

【００４４】アドレス・マップ(AMAP)５７：このブロッ
クはインターリーブ因数ISEL〔１：０〕，CARDID〔３：
０〕，及びMCARD 〔３：０〕と共に供給されたGB２４の
アドレスGB A 〔３１：０〕を入力として受取り、GB制
御７９に対する各信号，再写像済みフラット（flat）ア
ドレス(RAS/CAS) ，バンク選択，及びアドレス認識(ADR
EC) 信号等を作成する。このブロックはメモリー・モー
ドでのみ使用される。

【００４５】誤り検出及び修正(EDC) ６８：（UBIF-D
３４ｂのみ） この回路は演算された ECC及び供給された ECCを入力
し、ECCERR, ERRTYPE,及び各３２ビット・データ・スラ
イス・セクションの如何なる単一ビット・データ誤りで
も修正するよう使用される３２ビット修正ベクトルを発
生する。

【００４６】パリティ／ECC 発生(P/ECC) ７０：（UBIF
-D ３４ｂのみ） この回路は入力大域バス・データの ECC及びバイト・パ
リティを演算する。演算されたパリティは供給されたパ
リティと比較してGB２４のデータ・パリティ誤りをチェ
ックする。GB DPERR はデータ・パリティ誤りが検出さ
れたときは常に発生する。大域メモリー・カード２６と
共にUBIF３４が使用され、演算された ECCは供給された
データと共に、選ばれた大域メモリー２６のバンクに記
憶される。

【００４７】パリティ発生／チェック(PGEN/PCHK) ７
２：（UBEF-A ３４ａのみ） この回路は入力アドレスのパリティを演算し、演算した
パリティを供給したアドレス・パリティと比較する。GB
APERR はアドレス・パリティ誤りが検出されたときは
常に発生する。

【００４８】以下、ＳＶＳ１０の各種類のカードに対す
るＵＢＩＦ３４の使用を記述する。プロセッサ・カード及びＩ／Ｏプロセッサ・カードの支
援 以下、４プロセッサ・ノードＳＶＳ１０のプロセッサ・
カード２２，Ｉ／Ｏプロセッサ・カード２８，又はコン
ソールＩ／Ｆカード３０に使用したときのＵＢＩＦ３４
の各機能について説明する。図３はＳＶＳ１０のプロセ
ッサ・カード２２のブロック図である。プロセッサ・カ
ード２２は各々がマイクロプロセッサ２２ａ，１６ＭＢ
の局所専用メモリー２２ｂ，バス・インターフェース２
２ｄ，及び緩衝記憶インターフェース（ＰＢＩＦ２２
ｃ）を含む同等な４個のプロセッサ・ノード（Ｐ０−Ｐ
３）を含む。

【００４９】ＰＢＩＦ２２ｃは局所プロセッサ・ノード
・データ・バス２３ａに接続され、又プロセッサ・アド
レス・バス２３ｂ及び制御バス２３ｃ（図４）にも接続
される。ＰＢＩＦ２２ｃは多数のレジスタを含み、その
動作は後述する。ＰＢＩＦ２２ｃは、又ディー・ホスタ
ほかによる米国特許出願“多重プロセッサ・システム用
プロセッサ・バッファ付インターフェース”（特許出願
番号７３３５１７）に詳細に記述されている。

【００５０】４プロセッサ・ノード（Ｐ０−Ｐ３）はＬ
ＰＣバス３２を介して汎用バス・インターフェースＵＢ
ＩＦ３４を共有する。ＵＢＩＦ３４は大域バスＧＢ２４
に共通のインターフェースを提供する。すべての大域読
出し，書込み，及びプロセッサ間割込みは共通のＵＢＩ
Ｆ３４を通過する。下記セクションは４ノード・プロセ
ッサ・カードに対しＵＢＩＦ３４によって供給される機
能について説明する。又、図７及び図９のブロック図に
示した回路の詳細を示す図２６，図２８，図３０，図３
１，及び図３２を参照する。

【００５１】UBIF３４出力セクション UBIF３４は４局所プロセッサ２２ａの各々に対する独立
の緩衝記憶又は緩衝技法を提供する。UBIF-A ３４ａの
出力待ち行列４２は４プロセッサ・ノードの各々につ
き、８プロセッサ読出し，書込み，又はプロセッサ間割
込み(IPC) 要求に対する緩衝記憶を実行する。UBIF-A
３４ａはATYPE ，A(３１：０），AP（３：０），LEN
(３：０），PID(７：０），PTAG（７：０），R/−W ，L
OCK及びRMW 等を含み、全アドレス・バス(ABUS)信号に
対して緩衝記憶を与える。

【００５２】ＵＢＩＦ−Ａ ３４ａは、又ＬＰＣ３２及
びＧＢ２４に必要なすべてのバス制御及び初期接続手順
信号を供給する。８ＵＢＩＦ−Ｄ ３４ｂモジュール
（図３１及び図３２）はデータ・バス（ＤＢＵＳ）信号
Ｄ（２５５：０），ＤＰ（３１：０），ＤＥ（３１：
０），ＭＴＡＧ（７：０），ＥＣＣＥＲＲ，ＥＲＲＴＹ
ＰＥ，及びＧＢＤＰＥＲＲのため、４プロセッサ・ノー
ドの各々に対して緩衝記憶を与える。各ＵＢＩＦ−Ｄ
３４ｂは共同するパリティ，ＤＰ（３：０），データイ
ネーブルＢＥ（３：０），ＭＴＡＧビット，ＥＣＣＥＲ
Ｒ，ＥＲＲＴＹＰＥ，及びＧＢＤＰＥＲＲと共に３２ビ
ット・データ・スライス，Ｄ（３１：０）を支援する。

【００５３】個有のプロセッサ識別子ＰＩＤ（７：０）
は要求プロセッサ２２ａからＵＢＩＦ３４に供給され
る。ＰＩＤ（７：０）はＨＷＩＤ（５：０）を局所プロ
セッサ番号ＬＰＮ（１：０）で連結することによって形
成される。ＨＷＩＤ（５：０）はシステムのバックプレ
ンから各カードに供給された独特なＵＭＴＩＤ（１：
０）及びＣＡＲＤＩＤ（３：０）を連結することによっ
て形成される。要求プロセッサ２２ａは、又不調を返答
するかもしれない応答データの再順序付けに対し後続使
用されるＰＴＡＧ（７：０）を使用して複数の未済読出
要求をタグ付けすることができる。ＵＢＩＦ３４は供給
されたＰＩＤ及びＰＴＡＧを残りのアドレス・バス信号
と共に大域バスＧＢ２４に伝送する。

【００５４】本実施例において、各プロセッサ２２ａは
１つの未済読出要求のみを持つかもしれないが（UBIF３
４によってではなく、プロセッサによって課された限
定）、多重未済書込要求を持つことができる。各出力待
ち行列４２，４４は典型的に多くとも１つの大域メモリ
ー２６読出要求が続くある少数の大域メモリー２６書込
要求に対して０を含む。出力待ち行列４２，４４のいず
れかに少くとも１つの保留 R/W要求があると、UBIF３４
出力制御装置７８は緩衝記憶された要求をタスク指名す
るため、GB２４を要求する。

【００５５】局所バス調停機能 LPC３２調停機能(LPCARB)７６は LPC３２又はGB２４の
他の装置に対する要求又は応答サイクルのため、 LPC３
２にアクセスを要求する４個までの局所装置を支援す
る。プロセッサ・カード２２の４プロセッサ２２ａは大
域メモリー２６サブシステムに対して読出／書込(R/W)
要求を送信するよう LPC３２の調停機能７６に対し要求
を発行する。

【００５６】通常、UBIF３４は LPCバス３２のマスタで
あり、プロセッサ２２ａに対して大域メモリー２６読出
データを返送する LPC３２データ・バス(LPC-D) に対す
るアクセスを回復するための最高優先権を有する。かく
して、UBIF３４は典型的に直ちに読出データをプロセッ
サ２２ａに返送する一方、プロセッサ２２ａに対するLP
C-D を許容し、局所 I/O装置又はGB２４に対して書込デ
ータを発行する。LPC３２のアドレス・バス(LPC-A) はU
BIF３４によってではなく、局所マスタ装置によっての
み駆動される。

【００５７】ＬＰＣＡＲＢ ７６はラウンドロビン方式
を使用して、ＬＰＣバス３２に対するアクセスを許容す
るが、ＵＢＩＦ３４がＬＰＣ３２の使用を要求したとき
には、ＵＢＩＦ３４に対し最高優先権を与える。ＧＢ２
４と同様に、ＬＰＣ−Ｄ及びＬＰＣ−Ａは減結合され、
パイプライン化されて、すべての与えられたＬＰＣ３２
サイクル中、マスタ装置がアドレス・バスを使用するこ
とができるほか、従装置はデータ・バスを使用すること
ができるということを意味する。かくして、ＬＰＣＡＲ
Ｂ ７６はＵＢＩＦ３４が大域読出データをＬＰＣ−Ｄ
を介して局所プロセッサ２２ａに返送している間に、Ｌ
ＰＣ−Ａに対し、プロセッサ２２ａに対する読出要求の
発行を許可することができる。

【００５８】又、 LPCARB ７６はプロセッサの出力待ち
行列が全部使用の場合、UBIF３４の出力待ち行列４２，
４４の状態を監視して、GB２４ R/Wサイクルの発行を希
望するプロセッサ２２ａに対し LPC３２を許可しないよ
うにする。 LPCARB ７６は対応する大域バス出力待ち行
列が全部使用であっても、 LPC３２に対し、プロセッサ
２２ａに対する局所 R/W要求サイクルの発行を許諾す
る。

【００５９】出力待ち行列制御 各出力待ち行列４２，４４は独立の入力段制御装置及び
出力段制御装置によって制御される。 IFIFO CNTRL ５
０ａ内で実施される入力段制御装置はプロセッサ２２ａ
の R/W要求を待ち、共同する出力待ち行列に対する要求
を待機状態にする。 LPCARB ７６は対応する出力待ち行
列に要求を記憶するべく開き入口がある場合にのみ、要
求装置に対してLPCバス３２を許可する。出力段制御装
置はその待ち行列に保留要求があるときは常にUBIF３４
の出力バスを調停し、必要に応じ、GB２４の肯定応答を
待って、他の保留要求の処理に進む。

【００６０】読出又は書込要求に応答して肯定応答が要
求されると、いずれか特定のプロセッサ２２ａからの複
数の緩衝記憶された書込要求は連続サイクルとしてGB２
４に現われることが防止される。

【００６１】出力待ち行列解除 各出力待ち行列４２，４４は、又要求がＧＢ２４の宛先
装置に対して伝送され、それが成功した後、出力待ち行
列４２，４４からのプロセッサ２２ａ要求を待ち行列解
除する責任があるＯＦＩＦＯ ＣＮＴＲＬ７８内に設定
した対応する待ち行列解除制御装置を持つ。ＧＢ２４に
対するタスク指名のために、どのプロセッサ２２ａ待ち
行列を選択するかを決めるため、４方法（ｗａｙ）ラウ
ンドロビン方式が使用される。プロセッサ２２ａのＲ／
Ｗ要求は宛先装置から有効なＡＣＫ信号を受信した後に
待ち行列解除される。要求は、又どの宛先装置からもＡ
ＣＫ／ＮＡＫ信号を受信しなかった場合に待ち行列解除
される。

【００６２】プロセッサ２２ａの R/W要求は有効な NAK
信号を受信しない限り再試行される。しかし、局所 SVS
１０のシステム装置(LEN（２：１）＝０により確認され
る）に対して定められたプロセッサ２２ａの IPC割込み
サイクルは ACK/NAK初期接続手順を要求せず、出力レジ
スタ(OFOR)に一度伝送され待ち行列解除される。下記の
ように、遠隔 SVS１０システム装置に対し予定されてい
るプロセッサ間通信(IPC) 割込サイクルは通常のGB２４
プロセッサ２２ａの要求サイクル同様、同じ ACK／NAK
，再試行，放棄機構を使用する。

【００６３】出力迂回路 迂回路はUBIF３４の出力に設けられ、プロセッサ２２ａ
の R/W要求が直接 LPC３２からGB２４に流れることを許
容し、OFBR５４ａ，５４ｂ及び TTL/ECLレジスタ付トラ
ンシーバ３４ｃを通してのみ通過する。この迂回路は与
えられたプロセッサ２２ａに対する対応する出力待ち行
列４２又は４４が空であるとき、及びGB２４に対するア
クセスを待っているいずれか他のプロセッサ出力待ち行
列に保留要求がないときに使用可能となる。それは、AC
K/NAK 表示を保留する出力待ち行列４２，４４に対し、
他のプロセッサ２２ａ要求があるかもしれないというこ
とに注意が必要である。

【００６４】しかし、これら他の要求はＧＢ２４に対す
るアクセスを待たないかもしれないので、与えられたプ
ロセッサ２２ａに対する迂回路を可能化する。しかしな
がら、この迂回路は順序を保持するため、その出力待ち
行列内にいずれか保留要求を有するプロセッサ２２ａに
よっては使用できない。又、すべてのプロセッサ２２ａ
の要求は、ＮＡＫ表示が再試行を意味するので、ＡＣＫ
／ＮＡＫ表示を保留するそれらに対応する出力待ち行列
に記憶される。かくして、全プロセッサ２２ａのＲ／Ｗ
要求は、宛先装置による受信成功か、誤り状態のために
放棄されるまで（すなわち、バスはタイムアウトする
か、ＧＢ２４アドレスが認識されない）、それぞれ対応
する出力待ち行列に記憶される。

【００６５】大域バスのパリティ保護 GB２４のアドレス・バスA(３１：０）、及びデータ・バ
スD(２５５：０）においてパリティ保護が使用される。
UBIF３４の出力段はGB２４を駆動したときに、ECC/P
６６と共にデータ・パリティを発生し、一方GB２４から
受信したときにUBIF３４の入力段がP/ECC７０と共にデ
ータ・パリティをチェックする。受信したアドレス・パ
リティ・ビットAP（３：０）と比較してA(３１：０）に
不良パリティを検出すると、UBIF A からGB APERR が
発行される。

【００６６】受信したデータ・パリティ・ビットDP（３
１：０）と比較してD(２５５：０）に不良パリティを検
出すると、UBIF-D ３４ｂからGB DPERR を発行する。
これらGB２４のパリティ誤り信号はコンソール・プロセ
ッサ・インターフェースにより監視される。大域メモリ
ー２６応答サイクル中、 LPC GBPERRは読出データと共
に要求プロセッサ２２ａに返送されて、GB２４から受信
したデータのパリティ状況を反映させる。

【００６７】大域バス２４再試行タイミング 図１４は要求UBIF３４が観察しうるよう、GB２４の典型
的な読出再試行タイミング順次を示す。図に示すよう
に、プロセッサ当り最高バス再試行周期は７サイクル
（又は４０MHz と仮定して１８２MB／秒）である。又、
単一プロセッサ２２ａからの連続要求がGB２４に出力さ
れるかもしれない最高データ速度の８サイクルを示す
（又は４０MHz と仮定して１６０MB／秒）。再試行タイ
ミングとの比較による超過サイクルは、前の要求を待ち
行列解除し、出力待ち行列における次のプロセッサ２２
ａ要求をアクセスした結果生じたものである。UBIF３４
は ACK又はバス・タイムアウト表示を受信した後、待ち
行列解除ポインタを進める。

【００６８】混合モード・プロセッサ要求 図１５は単一UBIF３４から連続混合モード・プロセッサ
２２ａ要求サイクルを発行するGB２４バスのタイミング
順次を示す。このタイミング順次において、UBIF３４は
４局所プロセッサ２２ａの各々から１つの（又は１以上
の）プロセッサ２２ａ要求を持ち、UBIF３４はGB２４に
対し瞬時のアクセスが与えられるものと仮定する。この
タイミング図に示すように、第１のプロセッサ２２ａ
（ P０）に対し読出要求が発行され、第２のプロセッサ
２２ａ（ P１）からの書込要求と、第３のプロセッサ２
２ａ（P２）からの読出要求と、第４のプロセッサ２２
ａからの書込要求がそれに続くことがわかる。発行され
たプロセッサ２２ａ要求はいずれも否定応答され(NAKe
d) るべきであり、UBIF３４は適切な要求を再発行す
る。

【００６９】IPC 割込支援 プロセッサ間割込サイクルは IPC指定 LPCバス３２及び
GB２４サイクルの使用により支援される。UBIF３４の出
力セクションの観点からはプロセッサ２２ａのR/Wサイ
クルと IPC割込サイクルとは区別できない。プロセッサ
２２ａのノードは局所プロセッサ・カード２２のアドレ
ス・バスを要求することにより（すなわち、 LPC L/−
G(i)＝０と共に LPC RREQ(i) を発行する）、及び IPC
割込サイクルとしてABUS形式をタグ付けすることにより
IPC割込サイクルを発生する。

【００７０】IPC割込サイクルのため、 LPC LPC ATYPE
＝０, LPC A(３１：０）はプロセッサ２２ａの選択
マスクを指定し、 LPC LEN(３：０）はプロセッサ２２
ａのグループ選択を指定する。 LPC R/W, LPC LOCK,
及び LPC RMW は IPC割込サイクルに対して定義されな
い。UBIF３４は通常のプロセッサ２２ａの R/W要求サイ
クルとして IPC割込サイクルを再待機する。しかし、UB
IF３４の入力セクションは通常のプロセッサ２２ａの R
/W要求サイクルとは別に IPC割込サイクルを復号し、解
釈する。

【００７１】局所 SVS１０システム装置に対して予定さ
れたプロセッサ IPC割込サイクル(LEN（２：１）＝００
により確認された）は ACK/NAK初期接続手段を要求せ
ず、UBIF３４の出力レジスタ３２ｃに対して一度伝送さ
れ待ち行列解除される。しかし、遠隔 SVS１０のシステ
ム装置に対して予定された IPC割込サイクルは他のGB２
４プロセッサ２２ａの要求サイクルにおいて実行すると
同様、同一の ACK/NAK，再試行，及び放棄機構を使用す
る。

【００７２】UBIF３４入力セクション ４ノード・プロセッサ２２ａカードのUBIF３４入力セク
ションは大域メモリー２６のサブシステムによって返送
されたバッファ応答データに対して使用される。UBIF３
４の入力セクションは４個の共同する局所マスタ装置の
いずれかに対し、保留読出要求いずれかを有するときは
常にサイクル基準でGB２４を監視する。かくして、保留
大域読出サイクルのいずれかが与えられると、入力待ち
行列入力レジスタ，IFIR５６ａ，５６ｂはそれぞれサイ
クル毎にGB２４の Dバスを抽出し、合致があるときは常
に記憶されたデータを適当な入力待ち行列に条件付きで
記憶する。復号は最も重要なメモリー識別ビットMID
(７：２）を、UNITID（１：０）及びCARDID（３：０）
によって形成されたUBIFのハードウェアID(HWID(５：
０））に合致させることによって行われ、次いでMID
(１：０）を使用して局所ノードを選択する。

【００７３】大域バス・データ・パリティ・チェック 前述したように、UBIF３４の入力セクションは受信デー
タD(２５５：０）に対するパリティを演算し、演算した
パリティを誤りチェックのため受信したデータ・バス・
パリティDP（３１：０）と比較する。各UBIF-D ３４ｂ
は対応する３２ビット・データ・スライスの有効性をチ
ェックし、GB２４サイクル毎にデータ・パリティ状況信
号GBDPERR を発生する。８本のGB２４データ・パリティ
誤り線GBDPERR(７：０）は共にオア結合されて、誤り報
告のためシステム・バックプレンに駆動する複合GB DP
ERR 信号を形成する。８個のUBIF-D ３４モジュール
は、LPC３２のバス応答サイクル中、共にオア結合され
て複合 LPC GBDPERR 信号を作成する応答データ及び対
応する GBDPERR信号を返送する。この複合データ・パリ
ティ状況信号はプロセッサ２２ａが返送データを受信す
るための割込の発生に使用される。

【００７４】UBIF３４入力迂回路 UBIF３４の入力迂回（IFBR５８ａ及び５８ｂ）は大域メ
モリー２６の応答サイクルを使用可能にし、プロセッサ
の対応する入力待ち行列が空であり、 LPCバス３２がUB
IF３４に対して利用可能であるときは常に特定のプロセ
ッサ２２ａに対する入力待ち行列４６を迂回する。さも
なければ、応答データは LPC３２のバスを介して行われ
る後の伝送のため、対応するプロセッサ２２ａの入力待
ち行列４６において待機する。

【００７５】応答サイクル ACK/NAK初期接続手順 GB２４又は LPC３２のバス応答サイクルに包含される A
CK/NAK初期接続手順がないこと、及び一度プロセッサ２
２ａが LPCバス３２の作動可能線 LPC RDY(i)を主張す
ると、要求プロセッサ２２ａは常に読出データを受諾す
ることができるものと仮定すること等に注意するべきで
ある。

【００７６】入力待ち行列制御 各ＵＢＩＦ３４の入力待ち行列４６，５０は入力段制御
装置及び出力段制御装置によって個々に制御される。入
力段制御装置はＧＢ２４の対応するハードウェアＩＤに
合致する有効なメモリー応答サイクルを監視する。最下
位２つのＭＩＤビット（ＧＢ ＭＩＤ（１：０））が４
プロセッサ２２ａの入力待ち行列４６の１つを選択する
が、ＧＢ ＤＣＹＣＬＥによって条件付けられた有効な
ＧＢ ＭＩＤ（７：２）がＨＷＩＤ（５：０）に等しい
ときに合致が起こる。入力迂回路が可能化され、プロセ
ッサの入力待ち行列に他の応答が存在しないものと仮定
すると、有効なＧＢ２４の応答はＬＰＣ３２のバスを通
して伝送される。

【００７７】さもなければ、入力段制御装置は LPC３２
のバスに対し後に伝送するため、受信した応答を対応す
る入力待ち行列４６，５０で待機させる。受信データが
パリティ誤り状況にあった場合も、その結果は応答デー
タと共に返送される。UBIF-D３４ｂモジュールはD(２５
５：０），MISC，ECCERR，及びERRTYPE を緩衝記憶し、
UBIF-A ３４ａはMID(７：０）を緩衝記憶する。すべて
のUBIF３４のモジュールはGB２４のデータ・バス信号，
GB DCYCLE，GB MID(７：０），及びそれらの対応する
応答ビットを個々に監視し、平行に同一の制御機能を実
行する。

【００７８】出力段制御装置は局所装置に対し待機状態
応答サイクルを返送する責任がある。出力段制御装置
は、いずれか待機状態応答が与えられて、ＬＰＣバス３
２を調停し、必要に応じ、ＬＰＣ ＲＤＹ（ｉ）で示す
作動可能なプロセッサ２２ａに対してメモリー応答を返
送する。ラウンドロビン方式が使用され、複数入力待ち
行列がデータを含む場合は常に各局所装置に対して応答
を発行する。ＵＢＩＦ３４はＬＰＣ３２のデータ・バス
に対し最高優先権を有する。

【００７９】典型的プロセッサ２２ａ R/Wタイミング順
次 図１０乃至図１３はそれぞれ LPC３２，UBIF３４，出力
バス，及びGB２４の各種プロセッサ２２ａ読出及び書込
タイミング順次を表わす。図１２及び図１３に示すタイ
ミング順次は、４つの局所プロセッサ２２ａはすべて L
PC３２の大域メモリー２６の要求を同時に（又は連続的
に）発行し、UBIF３４のプロセッサ２２ａの出力待ち行
列は空であるものと仮定する。局所バスを許可する優先
権の順序は、タイミング順次の開始の際（すなわち、バ
ス・サイクル２において）プロセッサ（０）は最高優先
権を持つものと仮定する。

【００８０】更に、GB２４の調停タイミングは、他のUB
IF３４がGB２４の使用を試みず、局所UBIF３４はGB２４
に対する排他的アクセスが与えられるものと仮定する。
タイミング図に示すように、各プロセッサ２２ａは、そ
れらの対応する大域メモリー２６要求を発行するため、
優先権順序で LPC３２に対するアクセスが与えられる。
すべての内部待ち行列は、この例においては、タイミン
グ順次の開始時点においては空であると仮定し、他のUB
IF３４はGB２４を同時に要求しないものとすると、すべ
てのプロセッサ２２ａの R/W要求は単一サイクルでUBIF
３４を通して伝送され（OFBR５４ａ，５４ｂを通る）、
更にGB２４を介して伝送するため外部UBIF３４の TTL/E
CL出力レジスタ３４ｃにラッチされる。

【００８１】又、各プロセッサの R/W要求は宛先装置か
らの肯定応答(ACK) の受信を保留するそれらに対応する
出力待ち行列４２，４４にも記憶される。肯定応答がな
い場合(no ACK)、UBIF３４の出力段はそのサイクルを再
試行する。かくして、全プロセッサ２２ａの R/W要求
は、宛先装置による受諾に成功するまで、又は誤り状態
の故に放棄されるまで（すなわち、バスのタイムアウト
又はGB２４のアドレス認識せず）それらに対応する出力
待ち行列４２，４４に記憶される。

【００８２】プロセッサ間通信(IPC）の支援 前述のように、 SVS１０は、プロセッサ２２ａにより単
一プロセッサ２２ａに対し、又は一組のプロセッサ２２
ａに対して割込みを送信することを許容する直接プロセ
ッサ間通信(IPC) 機構を含む。この IPC機構はプロセッ
サ２２ａノード及びUBIF３４両ハードウェアに支持さ
れ、割込みメッセージ・サイクルとタグ付けされている
GB２４及び局所バス３２の特別バス・サイクルを使用し
て実施される。この点につき、付録Ａに示すGB２４の信
号の定義における ATYPE信号の定義を参照するとよい。
IPC割込検出機構はUBIF３４の外部で実施される。

【００８３】図１６はプロセッサ２２ａのノードから発
生する割込メッセージ・パケットの構成を示す。PBIF２
２ｃは４ビット選択識別子(GSI)及び３２ビット・プロ
セッサ選択マスク(PSM) から成る４０ビット R/W IPCレ
ジスタ(IPCR)２２ｅを含む。４ビット群選択フィールド
は割込メッセージの宛先群としてプロセッサの組（すな
わち、演算プロセッサ２２ａ又は I/Oプロセッサ２８
ａ）及び SVS１０のシステム装置（４つのうちの１つ）
を指定する。３２ビット PSMフィールドは選択されたプ
ロセッサ群のどのプロセッサが割込みを受けるべきかを
指定する。

【００８４】ＰＳＭフィールドのビット位置（ｉ）にお
ける“１”の値が割込みを受けうるプロセッサ（ｉ）を
可能化する。このようにして、システム・プロセッサは
どれでも単一ＩＰＣ割込メッセージ・サイクルを発行す
ることにより選択された群内のプロセッサの組又はいず
れか他のプロセッサに対し割込みを送信するよう可能化
される。選択される群は３２演算プロセッサ２２ａ，Ｉ
／Ｏプロセッサ２８ａ，又は多重装置構造と仮定して局
所ＳＶＳ１０のシステム装置又は遠隔システム装置内に
あるコンソール・プロセッサ等で構成することができ
る。

【００８５】割込メッセージ・サイクルは、LEN(３：
０）及びA(３１：０）がそれぞれ群選択識別子及びプロ
セッサ選択マスクを指定する場合、それぞれLB ATYPE
＝０及びGB ATYPE ＝０で表示する LPC３２バス及びGB
２４の特別アドレス・サイクルとして現われる。割込メ
ッセージ・サイクルはPBIF２２ｃ（図４，図５）の IPC
割込レジスタ２２ｅに対して要求された値を書込んだ
後、送信割込レジスタ(SIR) に対し如何なる値をも書込
むことにより開始される。PBIF２２ｃはUBIF-A ３４ａ
の出力要求待ち行列４２，４４に割込メッセージ・サイ
クルを待機させるIR２２ｅの現在値を使用して、 LPC３
２のバスに対し LPC割込サイクルを発生する。UBIF-A
３４ａはGB２４に対応する IPC割込サイクルを後続して
発行する。

【００８６】ＰＢＩＦ２２ｃ及びＵＢＩＦ３４はそれぞ
れＬＰＣバス３２及びＬＰＣ ＡＲＢ７６に対し通常の
読出要求を発行して、ＩＰＣ割込サイクルを発行する。
ＬＥＮ（２：１）で確認される局所ＳＶＳ１０のシステ
ム装置に対して予定されたＩＰＣ割込サイクルはＡＣＫ
／ＮＡＫ初期接続手順を必要とせず、ＧＢ２４ ＴＴＬ
／ＢＣＬレジスタ３４ｃに伝送された後に待ち行列解除
される。遠隔ＳＶＳ１０のシステム装置に対して予定さ
れたＩＰＣ割込サイクルは同一のＡＣＫ／ＮＡＫ及び再
試行を使用し、正規なＧＢ２４プロセッサ２２ａの要求
サイクルとして放棄機構を使用する。

【００８７】図１７に例示するように、各UBIF３４の I
PC論理３４ｄはGB ATYPE ＝０で表示する割込メッセー
ジ・サイクルの発生のためサイクル単位基準でGB２４の
アドレス・バスを監視する。サイクル検出論理３４ｅは
有効な IPCサイクルを検出すると、プロセッサ選択論理
３４ｆに対し、特定の４ビット群選択識別子と対応する
ハードウェア識別子HWID（４：３）とを比較させ、割込
みを受けるよう選ばれたか否かを確認する。もし、それ
が選ばれた場合、UBIF３４はHWID（２：０）を使用し
て、その局所プロセッサに対応するプロセッサ選択マス
クの適当な４ビット・フィールドを選択し、選択された
局所プロセッサの各々に対して１クロック・サイクルの
割込信号を発行する。

【００８８】次に、割込選択機構の概要について説明す
る。GSI(３）の状態は演算プロセッサ２２ａか、又は I
/Oプロセッサ２８ａを選択する。このフィールドはHWID
（５）と比較される。GSI(２：１）は宛先 SVS１０のシ
ステム装置を選択する。又、このフィールドはHWID
（７：６）と比較される。HWID（４：２）はプロセッサ
選択マスク・フィールド内の８個の４ビット・フィール
ドの１つの選択に使用される。 IPCINTR（３：０）は、
各々がプロセッサ２２ａ又は２８ａの関係する方の割込
入力に接続される選択プロセッサ割込信号である。

【００８９】PBIF２２ｃは割込信号 LPC IPCINTR(i)を
使用して、プロセッサが割込みのために使用可能な場
合、プロセッサに割込みを起こさせるプロセッサ割込み
レジスタに内部 IPC割込ビットを設定する。割込みが実
行された後、割込まれたプロセッサにより遂行されたソ
フトウェアは割込解除レジスタ（図５の CIR９２ｃ）の
対応するビットに“１”を書込むことによって、 IPC割
込ビットをリセットする。

【００９０】Ｉ／Ｏプロセッサ・カードの支援 図１８はＳＶＳ１０のＩ／Ｏプロセッサ・カード２８の
ブロック図である。Ｉ／Ｏプロセッサ・カード２８は、
プロセッサ・カード２２のノードの１つと同一のプロセ
ッサ・ノードＰ０と、各々が１００ＭＢ／秒両方向チャ
ンネルを実施する２つのＨＩＰＰＩトランスミッタ２８
ｃ及び２つのＨＩＰＰＩレシーバ２８ｂとを含む。セク
ション２８ｃは２つのＨＩＰＰＩトランスミッタを含む
がＨＰＲセクション２８ｂは２つのＨＩＰＰＩレシーバ
・チャンネルを含む。ＨＰＴ２８ｃ及びＨＰＲ２８ｄ内
の２つのチャンネルは２つの１００ＭＢ／秒通信チャン
ネルを提供する。Ｉ／Ｏプロセッサ・カードのオペレー
ションはアール・ピアソンにより出願され本願と同一人
に譲渡された米国特許出願“高性能Ｉ／Ｏプロセッサ”
（特許出願番号７３４３５９）に記載されている。

【００９１】プロセッサ・カード２２と同様、 I/Oプロ
セッサ・カード２８のUBIF３４はGB２４に対する共用イ
ンターフェースを構成する。UBIF３４が提供する機能は
プロセッサ・ノード２８ａと HIPPIインターフェース２
８ｃ及び２８ｄとの間における局所 LPC３２サイクルに
対する支援を加えたほかは上記と同一である。 LPC L/-G
（３：０）制御線を使用して、局所プロセッサ・ノード
２８ａは、GB２４サイクル中にUBIF３４が要求を緩衝記
憶し、GB２４の必要な初期接続手順のためのGB２４サイ
クルを実行するよう LPCバス３２に要求することができ
る。

【００９２】プロセッサ・ノード２８ａは、又UBIF３４
が LPC３２のバスに対して調停制御を与えるような LPC
３２サイクルを実行するよう局所 LPCバスに要求する。
かくして、局所サイクルは局所プロセッサ・ノード(P
０）によって発行され、 HIPPIインターフェース２８
ｂ，２８ｃによって受理され、又は拒絶される。 HIPPI
インターフェース２８ｂ，２８ｃは、又局所プロセッサ
読出要求に応答して読出したデータを返送するよう LPC
バス３２に要求することができる。大域バス要求と局所
バス要求間の差異は LPC RREQ又は LPC WREQサイクル
中における LPC L/-G（局所に対し１、大域に対して
０）の値である。

【００９３】大域メモリー・カード２６の支援 図８は大域メモリー・カード２６に対して使用されたと
きのUBIF-A ３４ａの構成を示す。又、図２５，図２
７，図２９，図３１，及び図３２に示すブロック図を参
照する。図１９は SVS１０の大域メモリー・カード２６
のブロック図を示す。大域メモリー・カード２６は、各
々がそれぞれ３２MB又は６４MBの動的ランダム・アクセ
ス・メモリー(DRAM)＋８MB又は１６MBの ECCメモリーの
アレイ２６ｂを有する４個の個々のメモリー・バンク
（ B０− B３）を含む。

【００９４】各メモリー・バンクはメモリー・アレイ２
６ｂと、メモリー制御装置２６ｃと、共通大域メモリー
・カード(GMC) バス２６ａに対するインターフェース２
６ｄとを含む。４バンクはすべてGB２４に取付けられる
共通のUBIF３４を共用する。

【００９５】SVS１０の大域メモリー２６を支援するよ
うUBIF３４に与えられた追加の特徴はメモリー・バンク
・スケジューリング，アドレス・インターリービング，
メモリー・サイズ・オプション，誤り検出及び修正，及
び例外処理を含む。

【００９６】UBIF３４は大域メモリー・カード２６に導
入された場合、下記機能を実行する。大域メモリー・バ
ンク・スケジューリング：UBIF３４の入力セクションは
４メモリー・バンク（ B０− B３) の高レベル・スケジ
ューリングに対して責任がある。すべての大域読出及び
書込要求はメモリー・バンクの１つと共同する４つの８
階層待ち行列の各々を処理するための各対応するメモリ
ー・バンク待ち行列４２，４４，４６において待機す
る。入力迂回路は、UBIF３４が大域メモリー２６で動作
する場合には使用されない。

【００９７】ＵＢＩＦ−Ａ ３４ａは大域メモリー・バ
ンクを順に配列するため、信号ＧＭＣ ＲＤＹ（３：
０）及びＧＭＣ ＬＤＭＡＲ（３：０）（付録Ｃ）を使
用する。ＧＭＣ ＲＤＹ（ｉ）は、大域メモリー・バン
ク（ｉ）が新たな要求の受諾のために可能化されていれ
ば、ＵＢＩＦ−Ａ ３４ａに通知する。ＧＭＣ ＬＤＭ
ＡＲ（ｉ）は大域メモリー・バンクのオペレーションの
予定表作成のため、ＵＢＩＦ−Ａ ３４ａから出力され
る。メモリー・バンク（Ｂ０−Ｂ３）はＧＭＣ ＷＲＥＱ
（３：０）及びＧＭＣ ＰＧＮＴ（３：０）を使用し
て、読出されたデータを返送するよう大域メモリー・カ
ード・バス２６ａのデータ・バスを調停する。

【００９８】ECCの発生／修正：UBIF-D ３４ｂモジュ
ールは、大域メモリー２６に書込まれる各３２ビット・
データ・スライスに対し、 P/ECC７０を使用して８ビッ
ト ECCコードを発生する。８ビット ECCは後続する読出
オペレーションにおいて誤り検出／チェックを行うた
め、データと共に記憶される。読出オペレーションを通
して供給された８ビット ECCは EDC６８と共に単一ビッ
ト誤りを修正し、供給されたメモリー・データの二重ビ
ット誤りの検出に使用される。UBIF３４はこの ECC状況
情報( ECCERR及びERRTYPE ）を返送データと共にGB２４
に供給する。

【００９９】大域バス・アドレス再マッピング(AMAP ５
７）：UBIF３４のこの機能は、MCARD(３：０）及びメモ
リー・インターリーブ因数ISEL（３：０）によって指定
され、システムに導入された多数の大域メモリー・カー
ド２６に基づき与えられた大域メモリー・アドレスの再
組織を含む。UBIF３４は、A(９：０）列アドレス(CAS)
を指定し、A(１９：１０）が行アドレス(RAS)を指定す
る場合における大域メモリー・バンクに対する２４ビッ
ト“フラット”(flat)アドレスを発生する。４M ビット
DRAM装置を使用したとき、A(２１：２０）はランク(RAN
K)及び側回路(side)を選択し、A(２３：２２）は使用さ
れない。１６M ビットDRAM装置（１０CAS 線，１２RAS
線）を使用したとき、A(２１：２０）は１２ビット行ア
ドレスの一部であり、A(２３：２２）はランク及び側回
路を選択する。

【０１００】本発明の一面による大域メモリー２６に対
する部分書込は減結合されたリード・モディファイ・ラ
イト・サイクルの実行により行われる。部分書込サイク
ルを示すＧＭ２４ＲＭＷ信号をＵＢＩＦ３４が受信した
とき、ＵＢＩＦ３４は大域メモリー２６に対するリード
・モディファイ・ライト・サイクルを実行する。ＵＢＩ
Ｆ３４は最初読出サイクルを発生し、与えられたデータ
イネーブル信号を使用して、大域バスＧＢ２４のデータ
とＤＲＡＭデータとを組合わせ、ＥＣＣを再計算し、選
ばれたメモリー・バンクに対しそのデータを書戻す。メ
モリー・データに修正不能ＥＣＣ誤りを検出すると、デ
ータイネーブル信号は使用禁止され、ＵＢＩＦ−Ｄ ３
４ｂモジュールは後に読出されたときに修正不能ＥＣＣ
誤りとして検出されるよう全“１”にしたＥＣＣを書戻
す。

【０１０１】ACK/NAK 応答：MCARD(３：０）及びISEL
（２：０）の値と供給されたGB２４のアドレスとにより
決定された有効なカード・アドレスが与えられたUBIF３
４の入力セクションは宛先大域メモリー２６バンクの入
力待ち行列４６の状態に基づき、ACK か又はNAK のどち
らかを発生する。

【０１０２】アドレス及びデータ・パリティ誤りの検
出：UBIF３４は、有効な読出又は書込要求を入力したと
きは常に受信した大域アドレスA(３１：０）及びデータ
D(２５５：０）の有効性をチェックする。ECL/TTLレジ
スタ付トランシーバ３４ｃから入力があると、UBIF３４
は与えられたアドレス／データのパリティをチェックし
て、それを供給されたパリティと比較する。UBIF-A ３
４ａは入力待ち行列入力レジスタIFIR５６ａに、そのア
ドレスをクロックインした次のクロック・サイクルにお
いて、GBAPERR により不良アドレス・パリティを報告す
る。

【０１０３】この行は外部に記録され、共用GB APERR
信号を送信し、誤り報告のためコンソール１４によって
監視される。大域メモリー２６の書込みのため、各UBIF
-D３４ｂは共同する３２ビット・データ・スライスのパ
リティを計算し、供給されたパリティと比較する。各UB
IF-D ３４ｂはIFIR５６ｂにデータをクロックインした
次のクロック・サイクルでGBDPERR により不良データ・
パリティを報告し、不良データ・パリティ表示は１サイ
クル後にGB DPERR としてGB２４に伝送される。

【０１０４】次−近演算：次−近（next-near) GMC NE
NE（３：０）は大域メモリー２６のバンクに送られた最
後のアドレスを入力待ち行列の次−近レジスタ(IFNR)８
０に保管することによって発生する。入力待ち行列／待
ち行列解除ポインタは、NENE信号に対して大域メモリー
２６のタイミングを合致させるため、LDMAR を発行した
後に自動的に増分される。

【０１０５】読出ロック／書込アンロック処理：メモリ
ー・モード０で動作しているときに読出ロック・サイク
ルが発生すると、宛先大域メモリー・バンクに正規の読
出サイクルを実行させる。そこで、UBIF３４は、対応す
る書込アンロック・サイクルを受信するまで影響するメ
モリー場所（３２バイト幅）をロックする。IFIR５６に
おいて読出ロックを受取ると、入力段制御装置は読出ロ
ック・アドレス及びプロセッサ識別子(PID) をロック・
アドレス・レジスタLAR ８２に保管する。

【０１０６】アドレスが合致したとき、単一ワード R/W
要求とブロック読出要求とは現在のLAR 及び NAK応答に
対しチェックされる。LAR ８２に保管されたPID と与え
られたPID とが合致することが確認されたとき、活動状
態の読出ロック・サイクルを発行したプロセッサと同一
プロセッサからの R/W要求のみが受諾される。

【０１０７】メモリー・モード０において、読出ロック
／書込アンロック・サイクルは上記のように動作する。
しかし、読出ロック・サイクルは、メモリー・モード１
で動作するときには、要求されたデータを戻し、又指定
したメモリー・アドレスに全“１”（２５６ビット）を
書戻す。書込アンロック・サイクルはメモリー・モード
１においては、正規の書込サイクルとして機能する。

【０１０８】大域バス・アドレス・マップ 下記表１はＳＶＳ１０の大域アドレス・マップを例示す
る。大域アドレス空間は４ＧＷ（ギガワード）×３２バ
イト／ワードとして組織された１２８ＧＢ（ギガバイ
ト）である。すべての大域アドレスは３２バイト境界で
位置合わせされる。ＧＢ２４に２５６ビット幅のデータ
・ワードを構成する８個の３２ビット・ワードのいずれ
かがＧＢ ＲＭＷで示す有効データを部分的に含む場合
は、常にデータイネーブル信号を使用して、大域メモリ
ー２６に対する部分書込みを支援する。

【０１０９】

【０１１０】以上説明したUBIF３４の実施は大域アドレ
ス範囲を３２GBに限定するが、SVS１０のGB３４のアド
レス・バスは１２８GBを支援する。UBIF３４の支援する
アドレス空間は４つの８GB領域に分割される。第１の領
域（すなわち、０乃至８GBはSVS１０の大域メモリー・
カード２６を含むが、残りの３領域は遠隔 SVS１０のシ
ステム装置に対するアクセスを許容する。これら８GBマ
ッピング・ウインドウの各々は遠隔 SVS１０のシステム
装置における対応する大域メモリー２６のカードに対す
るアクセスを可能にする。

【０１１１】各 SVS１０のバックプレンは、各々が２５
６MB（４ MビットDRAMによる) 又は１GB（１６ Mビット
DRAMによる）を含む４メモリー・カードまでを含む。ア
ドレス復号のため、UBIF３４は各大域メモリー・カード
２６が合計２つのギガバイト(GBYTES)DRAMを含むものと
仮定する。３つのメモリー・カード２６を有するシステ
ムに対し、２つの異なるインターリーブ因数がある。最
初の２つのカードはGBアドレスの底部４範囲に亘り８方
法でインターリーブされるが、第３のカードは４−８GB
アドレス範囲に存在し、自己の４メモリー・バンクに亘
りインターリーブされる。

【０１１２】大域バス・アドレス・リマッピング 大域メモリー・カード２６に対する入力アドレスはMCAR
D(３：０）により指定された大域メモリー・カード２６
の数と、ISEL（２：０）により指定されたインターリー
ブ因数とに基づきリマップされる。MCARD(３：０）は各
大域メモリー・カード２６の存在又は不存在を示すUBIF
-A ３４ａの４つのバス通過オープン・コレクタ両方向
信号である。

【０１１３】各 MCARD信号は各バックプレン・メモリー
・カード・スロットに個有である。各大域メモリー・カ
ード２６は、カードがどのスロットに導入されているか
により決定される個々の MCARD線を駆動する。MCARD
(３：０）の値を監視することにより、カード対カード
・インターリーブ・モードを決定するため、大域メモリ
ー・カード２６の合計数を決定する。UBIF-A ３４ａ
は、又CARDID（３：０）を監視してアドレス範囲を決定
する。CARDID（３：０）からMCARD(３：０）へのマッピ
ングを下記表２に例示する。

【０１１４】

【０１１５】下記表３及び表４はUBIF-A ３４ａによっ
て支援され、１乃至４メモリー・カード及び種々インタ
ーリーブ因数が与えられたアドレス・マッピング因数を
例示する。N-CARDS は導入されたメモリー・カードの数
を示す。

【０１１６】

【表３】

【０１１７】

【０１１８】アドレス・インターリービング・オプショ
ン UBIF-A ３４ａのアドレス復号論理はUBIF-A ３４ａモ
ジュールISEL（１：０）の２ビット・モジュール選択に
よって指定された種々メモリー・バンク・インターリー
ブ因数を支援する。ISEL（１：０）＝００，０１，１
０，１１は、１，２，又は３大域メモリー２６カードが
導入された場合、それぞれ２，８，３２及び１２８（２
５６ビット）ワードのインターリーブ因数を選択する。
４大域メモリー２６カードを導入すると、支援されるイ
ンターリーブ因数は２，８，及び３２ワードである。

【０１１９】メモリー・バンク・サイズの選択 各 SVS１０の大域メモリー２６カードは４個の独立した
メモリー・バンクを含む。２ビット・サイズ選択MSIZE
(１：１）はメモリー・バンクのサイズを選択し、大域
メモリー２６バンクに直接供給されて RAS/CASの復号を
制御する。MSIZE(１：０）はUBIF３４によって無視され
る。

【０１２０】UBIF３４入力セクション 前述の如く、UBIF３４の入力セクションは４つの大域メ
モリー・バンクの各々に対して８つの入力要求待ち行列
４６を供給する。すべての大域メモリー２６の要求は処
理のためにUBIF３４の入力待ち行列４６を通過して、メ
モリー・モードでUBIF３４が開かれたときには入力迂回
路は使用されない。大域メモリー２６の各バンクに対す
る要求は、同一メモリー・バンク又は異なるメモリー・
バンクに対するバック対バックGB２４サイクルで到着す
るかもしれないGB２４からの受信順序で待機する。

【０１２１】UBIF３４は、対応する入力待ち行列４６が
全部使用ではなく、要求アドレスにおける読出ロック・
オペレーションが保留でない限り、特定のメモリー・バ
ンクに対して予定された要求の受諾を続行する。UBIF３
４は、大域メモリー２６の要求を受諾するときに ACKを
発生し、要求の拒絶に対して NAKを発生することによ
り、オペレーションの再試行を要求機能に通知する。

【０１２２】ＵＢＩＦ−Ａ ３４ａは４大域メモリー２
６バンクに対する要求をタスク指名するため４方法ラウ
ンドロビン方式を使用する。ＵＢＩＦ−Ａ ３４ａは、
又前に供給された要求のアドレスと共に共通の行（ＲＯ
Ｗ）アドレスを有する後続要求を発生したときは常に対
応するＧＭＣ ＮＥＮＥ（ｉ）信号により各大域メモリ
ー２６バンクに通知する。これは、メモリー・バンクが
ＲＡＳサイクルを要求されず、共同するＲＡＳのプリチ
ャージ時間をかけずに、少い周期数で大域メモリー２６
バンクが後続メモリー・サイクルを実行可能にする最適
化機能である。

【０１２３】ＲＭＷフラグ表示された大域メモリー２６
書込要求によって示されたリード・モディファイ・ライ
ト・サイクルに対し、ＵＢＩＦ３４は最初、表示したメ
モリー・バンクに対して読出要求を発行する。返送され
たメモリー・データは単一ビット誤りを修正する後述の
誤り検出／修正論理装置を通る。修正されたデータは、
信号線６８ａ及びＭＵＸ６４ａを介し、供給されたデー
タイネーブル信号によって指定された供給書込データと
組合わされ、新たに演算したＥＣＣと共に大域メモリー
２６バンクに書戻される。戻されたメモリー・データに
２重ビット誤りがある場合、特定のメモリー場所が読出
されたときには常に無修正ＥＣＣ誤りを示す演算後のＥ
ＣＣとして、全１のパターンが供給される。

【０１２４】ＵＢＩＦ３４出力セクション ＵＢＩＦ３４の出力セクションは大域メモリー２６の応
答データ用出力待ち行列４４，迂回路，及び誤り／修正
論理装置６８を提供する。大域メモリー２６バンクはＧ
Ｂ２４にメモリー応答サイクルを要求するため、ＧＭＣ
ＭＲＥＱ（３：０）を使用する。ＵＢＩＦ−Ａ ３４
ａは４状態ラウンドロビン方式に従い、ＧＭＣ ＭＧＮ
Ｔ（ｉ）を発行してＧＭＣ ＭＲＥＱ（ｉ）に応答す
る。すべての出力待ち行列４４が空であり、ＧＭＣ Ｍ
ＲＥＱ（ｉ）が発行されると、ＵＢＩＦ−Ａ ３４ａは
出力迂回路を使用して、データ・パリティ及び供給され
たＭＩＤ（７：０），ＭＴＡＧ（７：０），及びＥＣＣ
誤り状況と共に、応答データをＴＴＬ／ＥＣＬトランシ
ーバ３４ｃに渡す。ＵＢＩＦ−Ａ ３４ａは、又ＧＢ２
４へのアクセスを得るためのＧＢ ＭＧＮＴとして示す
ＧＢ２４調停機能に対してＧＢ ＭＲＥＱを発行する。

【０１２５】GB２４の競合がないものと仮定すると、UB
IF３４は出力迂回路を使用してGB２４を介しメモリー応
答データの返送を継続する。しかし、GB２４の通信量が
増加すると、UBIF３４は大域メモリー２６の応答要求に
遅れないための十分な速度でデータを返送することがで
きないかもしれない。UBIF３４が迂回路を通してメモリ
ー応答要求を予定することができない場合、応答を緩衝
記憶するために出力待ち行列４４を使用する。

【０１２６】この動作モードに入った後、ＵＢＩＦ３４
はもう一度迂回路を使用する前に、出力待ち行列４４に
保留されているすべての応答について反復する。４方法
ラウンドロビン方式は出力待ち行列４４の保留応答の処
理に使用される。ＵＢＩＦ３４は、対応する出力待ち行
列４４に応答データを緩衝記憶するに十分な場所がある
限り、大域メモリー２６バンクに対してＧＭＣ ＭＧＮ
Ｔを発行し続ける。この機構は出力待ち行列４４のオー
バランを防止する自動フロー制御を提供する。

【０１２７】読出応答サイクルが肯定応答表示を要求し
ないことを条件とし、要求するUBIF３４は全読出要求を
受入れるために十分な場所をその入力待ち行列４６に有
するものと仮定するので、大域メモリー２６の応答はUB
IF３４の最大帯域幅、又は読出データの返信のため４０
MHz オペレーションと仮定して６４０MB／秒を使用する
ことができる。

【０１２８】典型的な大域メモリー読出／書込タイミン
グ順次 図２０はGB２４に関するGM２６の読出オペレーションに
対する典型的なタイミング順次を例示する。GM２６の読
出要求はサイクル１を通してGB２４に現われ、GM２６に
よって受諾される(ACKed）。要求はサイクル３を通し適
当な入力待ち行列において待機され、サイクル５及び６
を通して GMC ABUS及び GMC LDMAR の表示で GMCバス
２６ａに現われる。この例において、対応するGM２６の
バンクに対する入力待ち行列は空であり、UBIF３４は如
何なる他のメモリー・バンク・オペレーションをも要求
されないものと仮定する。

【０１２９】更に、又GM２６バンクは、要求受諾のた
め、サイクル４を通して有効な GMC RDY(i)で示されるよ
うに作動可能であること、及びメモリー再生サイクルが
メモリー・バンクにおいて保留されていないものと仮定
する。故に、GM２６バンクは与えられたメモリー読出オ
ペレーションを実行し、 GMC MREQ(i) を主張すること
により、読出データを返送するよう GMCデータ・バスに
要求する。返送されたデータは GMC MGNT(i)(サイクル
１２，１３）中、 GMCデータ・バスに現われ、サイクル
１３の終端においてUBIF-D ３４ｂのOFBR５４にラッチ
される。OFBR５４は、４出力待ち行列４４が空であり、
外部 TTL/ECLレジスタ３４ｃに応答データが保留されて
いないことの推定に使用される。

【０１３０】メモリー応答データはサイクル１４中UBIF
-D ３４ｂモジュールによって修正され（必要に応
じ）、サイクル１４の終端において、誤り検出及び修正
（ECCERR及びECCTYPE で示される）の結果及び演算され
たデータ・パリティと共に、外部の TTL/ECLレジスタ３
４ｃにラッチされる。GM２６の読出応答サイクルは、サ
イクル１５中、GM MREQに応答してGB調停機能３６が即
時GBデータ・バス・メモリー許可（GB MGNT）を発行し
たものと仮定して供給されたPID(７：０）に反映するMI
D(７：０）を伴いGB２４に現われる。

【０１３１】図２１は各異なるメモリー・バンクに予定
された単一のGM２６カードに到達した４つの大域メモリ
ー読出要求を例示する。すなわち、サイクル１，３，
５，６の要求はそれぞれメモリー・バンク０，１，２，
３に予定される。最初の３要求は１つおきにGB２４サイ
クルにおいて空間で示され、第４の要求は第３の要求の
直後に現われる。これは、要求がUBIF３４により肯定応
答されない(NAKed) ときに、対応する入力待ち行列が全
部使用でない限り、単一のGM２６カードはバック対バッ
ク大域メモリー要求を受諾するということを例示する。

【０１３２】そのタイミング図に見られるように、すべ
て４要求は受諾され（ＡＣＫｅｄ）、供給された大域ア
ドレス，インターリーブ因数，及び導入された大域メモ
リー・カードの数によって決定されたそれらに対応する
入力待ち行列で待機する。そこで、これら待ち行列は入
力待ち行列出力制御ラウンドロビン方式によって決定さ
れるような連続サイクルでＧＭＣバス２６ａに現われ
る。ＧＭ２６の再生サイクルは保留していないものと仮
定すると、ＧＭ２６のカードの各々は示されたメモリー
読出オペレーションを実行し、読出データ返送のために
ＧＭデータ・バスを要求する。

【０１３３】かくして、メモリー・バンク０，１，２，
３はそれぞれサイクル１１，１３，１５，及び１７にお
いて GMCバス２６ａを要求し、UBIF３４の GMCデータ・
バス調停機能によりサイクル１２，１４，１６及び１８
において、 GMCデータ・バスが許される。更に、４出力
待ち行列すべてが空であり、又GB２４バス調停機能３６
はGM２６のカードに対し直ちにGBデータ・バスの許諾を
発行するものと仮定すると、４読出応答サイクルすべて
はOBFR５４を通して流れ、誤り検出及び修正がデータ・
パリティの計算と共に実行された場合、６４０MB／秒の
最高応答データ速度においてGB２４データ・バスに現わ
れる。かくして、もう一方のGM２６も又、代りのGB２４
データ・バス・サイクルを通して読出応答データを返送
することができ、それによってGB２４の１．２８GB／秒
合計帯域幅を達成することができる。

【０１３４】図２２は単一のGM２６バンクに予定された
４つのGM２６書込サイクルを例示する。前例と同様、GB
２４の要求は単一バンク又は異なるバンクに要求するこ
とを例示するよう空間で示され、対応するUBIF３４入力
待ち行列に要求を緩衝記憶するべき場所がある限り、
１．２８GB／秒の最高GB２４データ・バス帯域幅で受諾
される。

【０１３５】本例において、対応する入力待ち行列はタ
イミング順次の開始において空であるものと仮定する。
かくして、４GM２６書込要求すべては受諾される(ACKe
d) 。最初の書込要求はサイクル５において GMCバス２
６ａに現われ（アドレスはサイクル５，６中に、データ
はサイクル６，７中に）、GM２６バンクを GMC−RDY(i)
（サイクル６で無効にされる）で示される使用中状態に
する。そこで、GM２６のバンクはサイクル１１におい
て、次の要求を受諾するよう作動可能であることを示す
GMC−RDY(i)を発生し、サイクル１３において、UBIF３
４に後続する書込要求を発行させる。

【０１３６】しかし、この場合、書込要求１，２，及び
３は、 GMC NENE（１）によって示された大域メモリー
・バンクの同じ行(ROW) アドレスに予定され、大域メモ
リー・バンクから、５サイクルではなく、書込サイクル
の開始から２サイクル以内にGMC RDY(i)を返送させる
ようにするということに注意する。又、UBIF３４は、GM
C RDY(i)が GMC LDMAR(i)の後の単一クロック・サイ
クルにおいて無効にされるものと仮定して、第４クロッ
ク・サイクルごとに、与えられた大域メモリー・バンク
に対するサイクルを計画することができるということに
も注意するべきである。

【０１３７】図２３は異なるＧＭ２６バンクにそれぞれ
予定されたＧＭ ＲＭＷ活動状態によって示された４大
域メモリー・リード・モディファイ・ライト・オペレー
ションを例示する。前例の如く、例示目的のため、要求
はＧＢ２４において空とされ、又ＵＢＩＦ３４の入力及
び出力待ち行列はタイミング順次の開始点では空である
と仮定する。

【０１３８】前述の如く、リード・モディファイ・ライ
ト・オペレーションは、ＧＢデータ内のデータ・バイト
の組合わせが、単一の大域バスＧＢ２４の書込サイクル
・オペレーションを使用して更新しうるとすれば、それ
はＧＭ２６に対する部分書込サイクルの実行に使用する
ことができる。図３２に示すように、ＧＭ２６において
更新されるべきデータ・バイトは設定されているそれら
に対応するデータイネーブルビットＧＢ ＢＥ（３１：
０）で示される。各々が３２ビット・データ路を有する
与えられたＵＢＩＦ３４ｂに対し、４つの共同するデー
タイネーブル信号（ＲＭＷ ＢＥ［３：０］）がＲＭＷ
ＭＥＲＧＥ ＭＵＸ６４に供給される。

【０１３９】ＵＢＩＦ３４は最初大域メモリーＧＭ２６
読出オペレーションを実行し、選択されたデータ・バイ
トを更新し、ＥＣＣを再演算し、そこで組合されたデー
タをＧＭ２６バンクに書戻すことによって部分書込サイ
クルを実行する。故に、この例においては、ＵＢＩＦ３
４がバンク０（Ｒ０）に対し読出要求を発行する場合、
最初のリード・モディファイ・ライト・サイクルはサイ
クル５において開始し、ＧＭ２６バンクに表示の読出オ
ペレーションを実行させ、サイクル１２及び１３を通し
てＵＢＩＦ３４に対してデータを返送する。

【０１４０】ＵＢＩＦ３４は、又サイクル７，９，１１
中、それぞれＧＭ２６バンク１，２，３に対し読出要求
を計画する。ＵＢＩＦ３４は、最初、供給されたＧＭ２
６のデータを取り出し、供給された読出データ及びＥＣ
Ｃによって決定されるすべて必要な誤り修正を実行する
ことにより、ＵＢＩＦ−Ｄ ３４ｂモジュールの変更オ
ペレーションを内部的に実行する。これは対応するＧＭ
Ｃデータ・バスの許諾の直後のサイクル中に発生する。
ＵＢＩＦ３４は、又供給されたデータイネーブル信号
（ＢＥ）と共に、供給された書込待ち行列をＩＦ ＬＤ
ＯＲで示される対応する入力待ち行列から読出し、ＲＭ
Ｗ ＭＥＲＧＥ ＭＵＸ６４を通して組合せオペレーシ
ョンを実行する。

【０１４１】その結果、可能化されたデータ・バイトの
みが供給された書込データと交換される。新たなＢＣＣ
が組合されたデータに対して演算され、大域メモリー書
込オペレーションがＧＭ２６のバンクに対する書戻しオ
ペレーションの実行のために了定される。ＵＢＩＦ−Ａ
３４ａはＲＭＷ ＳＥＬ信号を使用して行う８ＵＢＩ
Ｆ−Ｄ ３４ｂモジュールと、組合せオペレーションを
実行する要求と、ＧＭ２６のメモリー・バンクに対する
組合されたデータの書戻しとを制御する。

【０１４２】次に、ＰＢＩＦ２２ｃに関するリード・モ
ディファイ・ライト・サイクル・オペレーションを説明
する（図４及び図５）。各ＰＢＩＦ２２ｃは下記するよ
うに、制御及び状況レジスタ（ＣＳＲ）８０と、プログ
ラマブル・タイマ／カウンタと、共同するプロセッサ２
２ａ又は２８ａをリセットすべき機能と、他の機能とを
組込み構成される。

【０１４３】PBIF２２ｃは制御／状況レジスタ(CSR) 状
態機械８２と、局所メモリー状態機械８４と、大域メモ
リー状態機械８６とを含む複数の状態機械を含む。これ
ら３つの状態機械は取付けられたプロセッサ２２ａ又は
２８ａの制御及びアドレス信号線に接続された入力を有
する。その上、大域メモリー状態機械８６は DMA制御装
置８８及びプロセッサ間通信(IPC) レジスタ２２ｅから
受信する。

【０１４４】局所メモリー状態機械８４はそこに対する
アクセスを制御する局所メモリー２２ｂに接続されてい
る局所メモリー・アドレス及び制御信号線に信号を発生
する。大域メモリー状態機械８６は局所プロセッサ・バ
ス３２及びUBIF３４を介して大域バス２４に接続されて
いる大域メモリー・アドレス及び制御信号線に信号を発
生する。大域メモリー状態機械８６は局所プロセッサ２
２ａ又は２８ａに応答し、又は DMA制御装置８８又は I
PCレジスタ２２ｅの動作に応答して大域メモリー・アド
レス及び制御信号を発生する。

【０１４５】DMA制御装置８８は更に原始アドレス・レ
ジスタ８８ａと、宛先アドレス・レジスタ８８ｂと、長
さ／ブロックサイズ・レジスタ８８ｃとを含む。これら
レジスタは DMAオペレーションを制御するため、取付け
られたプロセッサ２２ａ又は２８ａによってロードされ
る。原始アドレス・レジスタ８８ａは最初そこからデー
タを読出すメモリー・アドレスがロードされ、宛先アド
レス・レジスタ８８ｂは最初そこにデータを記憶させる
アドレスがロードされ、長さ／ブロックサイズ・レジス
タ８８ｃは最初 DMAオペレーション中に伝送されるべき
データ単位の数を表わす値がロードされる。

【０１４６】PBIF２２ｃは、又タイマ／カウンタ・レジ
スタ９０ａ及びタイム・スタンプ・レジスタ９０ｂを含
む。更に、PBIF２２ｃは１ブロックの割込関係レジスタ
を含む。これらのレジスタは入割込をラッチして、適当
にプロセッサ２２ａに割込む割込レジスタ９２ａを含
む。PBIF２２ｃは更に割込マスク・レジスタ９２ｂと、
消去割込レジスタ９２ｃと、メモリー障害アドレス・レ
ジスタ９２ｄとを含む。

【０１４７】再生レジスタ９２は局所メモリー２２ｂの
DRAMに対する再生タイミング・パラメータを制御する。
再生レジスタ９４はシステム・クロックに供給される除
数が書込まれる。分割により生じたクロックは再生サイ
クルの周期的発生に使用される。再生要求は現在遂行の
メモリー・サイクルすべてが完了するまで待機する。そ
こで、保留されている再生要求はプロセッサ２２ａによ
って要求された如何なる新サイクルより高い優先権を有
する。局所メモリー２２ｂの再生はプロセッサ２２ａが
他の範囲のメモリー（大域メモリー２６のような）をア
クセスしている場合、妨害なしに行われる。

【０１４８】ＩＰＣレジスタ２２ｅは前述の送信割込レ
ジスタ９６と共同する。直列診断制御装置９８は前述の
エイ・ガーシァほかによる本願と同一人に譲渡された米
国特出願“多重プロセッサ・システム用直列診断インタ
ーフェース・バス”（特許出願番号７２１８０７）に記
載されている。

【０１４９】レジスタ８８乃至９６は、局所プロセッサ
がこれらレジスタに情報を記憶し、そこから情報を読出
すよう可能化しうるよう、データ・マルチプレクサ１０
０を通して局所プロセッサに対し、すべて両方向に接続
される。

【０１５０】図４から明らかなように、局所メモリー２
２ｂは８ Mバイトのバンクに区画され、メモリー・バン
クの各々と共同するパリティ・メモリー情報を記憶する
パリティ・メモリー・セクションを含む。１組の８レジ
スタ付トランシーバ２２ｆは局所ノード６４ビット・デ
ータ・バス２３ａに対して行われるメモリー・バンク及
びパリティ・メモリーの両方向インターフェースに使用
される。１組の８トランシーバ２２ｇは局所ノード・デ
ータ・バス２３ａを大域メモリー・インターフェース２
２ｄの読出及び書込バッファに対して両方向の接続を行
う。

【０１５１】前述の如く、PBIF２２ｃはトランシーバ及
びメモリーを除き、高性能マイクロプロセッサを高性能
多重プロセッサ・システムにインターフェースするため
に必要な論理のすべてを供給する。これらの機能は以下
で詳細に説明する。

【０１５２】大域メモリー・インターフェース 本実施例によるプロセッサ２２ａは、内部８KBデータ・
キャッシュと、２５６ビット幅のキャッシュ線を有する
４KB命令キャッシュと、６４ビット幅である外部データ
・バスとを含む。内部キャッシュ線の幅は大域データ・
バス（DBUS２４ｂ）の幅と一致するが、プロセッサ２２
ａのデータ・バスの幅はDBUS２４Ｄのそれより４の因数
だけ少い。２つの外部２５６ビット・レジスタ２２ｄは
合致するデータ・バス幅を与え、又プロセッサ２２ａに
対する外部の単線レベル２のキャッシュ記憶を与える。

【０１５３】本発明の一面に従い、プロセッサ２２ａが
大域メモリー２６の記憶場所に対し読出を発行した場
合、アドレスはPBIF２２ｃ内で復号され、UBIF３４に対
する共同する要求信号（大域バス２４を制御する）を発
生する。UBIF３４によってバス・サイクルが許諾された
とき、PBIF２２ｃはアドレスを必要な制御信号と共に L
PCバス３２に駆動する。そして、PBIF２２ｃは局所バス
３２を監視し、戻されるべき大域メモリー２６からのデ
ータを待つ。

【０１５４】局所バス３２のデータ要求信号と共に読出
要求を作成したプロセッサと共同する固有のプロセッサ
IDフィールドはデータ返送状態を規定する。大域メモリ
ー２６から識別されたプロセッサに対してデータを返送
する場合、PBIF２２c は制御信号を発生して返送データ
を外部読出バッファ１０２にラッチして後、局所ノード
・データ・バス２３ａを介し、識別されたプロセッサ２
２ａに対して適切なワード（６４ビット）を返送可能に
する。

【０１５５】プロセッサ２２ａが２５６ビット読出バッ
ファ１０２にキャッシュ記憶される６４ビット・ワード
に対する他の要求を伴う最初の要求を受けた場合、第２
の６４ビット・ワードは読出バッファ１０２から、共用
バスのいずれのバス帯域幅（LPC３２及びGB２４）をも
利用することなく、最小の待ち時間でプロセッサ２２ａ
に返送される。

【０１５６】連続ワードがプロセッサ２２ａにロードさ
れた場合、大域メモリー状態機械８６はキャッシュ・リ
ロードの支援に対し最適となる。第１の大域メモリー２
６の読出しに対する初期待ち時間の経過後、すべての後
続ワードは２バス・サイクルで戻される。読出及び書込
レジスタ及び共同する比較器と共に、PBIF２２ｃ内で種
々のアドレス比較機能を実行する。読出及び書込アドレ
ス・レジスタは現在外部バッファ２２ｄに記憶されてい
るワードのアドレスの記録を維持する。

【０１５７】読出バッファ１０２の内容は、プロセッサ
２２ａが現在キャッシュされていないワードを要求する
か、又は現在大域バス２４に書込まれているキャッシュ
・ワードが検出された場合に無効となる。PBIF２２ｃは
大域バス２４の全バス・サイクルを監視して、現在共同
する読出バッファ１０２内にキャッシュ記憶されている
大域メモリー２６の記憶場所に対して書込みが行われる
かどうかを決定する。その上、ある状態は読出バッファ
１０２を無効にする。

【０１５８】例えば、ＮＩＯ ＬＯＣＫ活動状態を伴う
プロセッサ２２ａからの読出しは読出バッファ１０２の
現内容を無効にし、データは代りにＧＭ２６から取出さ
れる。しかし、この状態はＣＳＲ８０ビットを介して使
用禁止にされるかもしれない。局所バス３２の他の信号
線（ＬＰＣ−ＮＯＣＡＣＨＥ）は、外部装置を可能化し
て、不キャッシュ可能データを戻すよう信号する。又、
プロセッサ２２ａが現在読出しのためキャッシュ記憶さ
れているものと同じアドレスに書込む場合、読出バッフ
ァ１０２は無効にされる。

【０１５９】更に、読出バッファ１０２は、読出バッフ
ァ１０２に大域メモリー２６からリロードすることな
く、同じキャッシュ記憶した２５６データの読出の後、
自動的にPBIF２２ｃによって無効にされるかもしれな
い。この機能は CSR８０のビットによって制御される。
読出バッファ１０２内に記憶されているデータはこれら
の機能の組合せにより、いずれも大域メモリー２６内に
記憶されている複写と矛盾なく維持されることを保証す
る。

【０１６０】データが読出されたときに大域メモリー２
６が ECC誤りを検出したことを示すECC(誤りチェック及
び修正）誤り状態セットと共にデータが大域メモリー２
６から戻された場合、データはプロセッサ２２ａに返送
されるが、読出バッファ１０２にはキャッシュ記憶され
ず、PBIF２２ｃによりプロセッサ２２ａに対して割込み
を発生する。

【０１６１】２５６ビット書込バッファ１０４も類似す
る方式で動作する。プロセッサ２２ａ又は２８ａが大域
メモリー２６の記憶場所にワードを書込む場合、それは
まず書込バッファ１０４にキャッシュ記憶される。次
に、プロセッサ２２ａ又は２８ａが同一２５６ビット内
に書込む場合、いずれも書込バッファ１０４内に記憶す
る。書込バッファ１０４の回路はプロセッサ２２ａが出
力したデータイネーブル信号を記憶するレジスタ１０４
ａを含み、緩衝記憶された書込可能化信号を適切に更新
する。

【０１６２】現在書込バッファ１０４にキャッシュ記憶
されていない記憶場所にプロセッサ２２ａが書込む場
合、書込バッファ１０４及びデータイネーブルレジスタ
１０４ａの内容は、ＰＢＩＦ２２ｃから出力された適当
な制御信号により大域メモリー２６にフラッシュアウト
（ｆｌｕｓｈ ｏｕｔ）（又はフラッシュ）され、新た
に書込まれるワードが書込バッファ１０４の旧ワードと
書換えられる。それに加え、ソフトウェア制御可能モー
ドは共同するプロセッサ２２ａにより３２バイトすべて
が書込まれた後、書込バッファ１０４を可能化して、大
域メモリー２６に書込ませる。

【０１６３】書込バッファ１０４は、又プロセッサ２２
ａが大域メモリー２６に対してロック付書込みを発生し
た場合にもフラッシュされる。ロック付（又はロック）
書込みはプロセッサ２２ａが遂行できる特殊な形の書込
サイクルである。ロック付メモリー・サイクル中、ロッ
クを開始したプロセッサのみがロックしたデータの変更
を許される。これは、多くのプロセッサが同一データを
共用しようとするかもしれない場合、多重プロセッサ・
システムに整合性を保証する。

【０１６４】プロセッサ２２ａはそのサイクル中、特別
出力ピン（Ｎ１０ ＬＯＣＫ）を可能化することにより
ロック付サイクルを示す。大域メモリー２６にロック付
書込みが要求された場合、この状態を順序維持するた
め、最初書込バッファ１０４の現内容をフラッシュして
後、それを緩衝記憶せずにロック付ワードを書込む。こ
のオペレーションは前述のロック付読出しと類似であ
る。

【０１６５】又、前述の如く、書込バッファ１０４に現
在緩衝記憶されている大域メモリー２６のアドレスの読
出しがあると、それは読出要求が発行される前に、書込
バッファ１０４をフラッシュする。これは、書込バッフ
ァ１０４のデータの複写が大域メモリー２６に含まれて
いるものより流量が多い場合、戻されるほとんどの流量
情報が要求プロセッサに戻されるということを保証す
る。

【０１６６】制御及び状態レジスタ(CSR) ８０は読出バ
ッファ１０２及び書込バッファ１０４オペレーションに
対するモード設定を含み、PBIF２２ｃ内の多くの機能を
制御する。 CSR８０は、読出／書込(R/W) のあるビット
と、読出のみ(R/O) であるビットと、書込のみ(W/O) で
ある他のビットとを含む３２ビット・レジスタである。
本発明の理解に関係がある CSR８０のこれらビットは後
に説明する。

【０１６７】（Ｒ／Ｗ）ビットは書込バッファ１０４の
自動フラッシュ．モードを可能化する。このビットが
“１”に設定されると、３２バイトすべてが局所プロセ
ッサ２２ａによって書込まれたとき、ＰＢＩＦ２２ｃの
書込バッファ１０４及びデータイネーブルレジスタ１０
４ａは大域メモリー２６に対して自動的にフラッシュア
ウトすることが許される。０に消去された場合（省略
時）、ＰＢＩＦ２２ｃの書込バッファ１０４は（イ）共
同するプロセッサの大域書込アドレスが活動状態の３２
バイト書込ブロックの外にあるとき、（ロ）プロセッサ
２２ａが活動状態の３２バイト書込ブロックに含まれて
いるアドレスに対して読出しを発行するとき、（ハ）プ
ロセッサ２２ａが大域メモリー２６に対してロック（Ｌ
ＯＣＫ）付書込サイクルを開始するとき等においてのみ
フラッシュされる。

【０１６８】（Ｒ／Ｗ）ビットは読出バッファ１０２の
自動無効モードを可能化する。このビットが“１”に設
定されると、２５６連続プロセッサ２２ａは３２バイト
を大域メモリー２６の同一アドレスに対して読出した
後、ＰＢＩＦ２２ｃを可能化して無効にする。

【０１６９】（Ｒ／Ｗ）ビットは読出バッファ１０２を
可能化する。本ビットを“１”に設定した場合、本ビッ
トは３２バイトの大域アドレス境界に整列された３２連
続バイトまでを保持するＰＢＩＦ２２ｃ読出データ・バ
ッファからの緩衝記憶付き読出しを可能化する。０に消
去された場合（省略時）ＰＢＩＦ２２ｃはＬＰＣバス及
び大域バス２４の大域アドレス空間に対しすべてのプロ
セッサ２２ａの読出しを反映する。これは、すべてＧＭ
２６からの読出しであり、読出バッファ１０２に予め記
憶されたデータからの読出しではない。

【０１７０】（Ｒ／Ｗ）ビットは書込バッファ１０４を
書込可能にする。本ビットは“１”に設定した場合、プ
ロセッサ書込みを可能化して、３２バイトの大域アドレ
ス境界に整列された３２連続バイトまでをそれを保持す
る書込データ・バッファ１０４内に緩衝記憶する。０に
消去された場合、ＰＢＩＦ２２ｃは書込バッファ１０４
を介してＬＰＣバス３２及び大域バス２４の大域アドレ
ス空間に対してすべてのプロセッサ２２ａの書込を反映
する。

【０１７１】ＰＢＩＦ大域メモリー・インターフェース ＰＢＩＦ大域メモリー・インターフェースの動作は図６
に示すＧＭ２６状態機械８６と、図２２及び図２３に例
示するＧＢ２４タイミング図とを参照して説明する。Ｇ
Ｍ２６に対するデータ路の性能は上記のように、両方共
ＣＳＲ８０のビットを通して選択的に可能化され、使用
禁止されうる２５６ビット読出バッファ１０２と、２５
６ビット書込バッファ１０４とを提供することによって
改良された。

【０１７２】バッファ１０２，１０４はプロセッサ２２
ａとＬＰＣバス３２との間で突合せる帯域幅を有し、又
書込みに対する能力を通知し、パイプライン読出しの処
理能力を増加する。読出しの場合、読出バッファ１０２
の内容は下記状況の下に無効にされる。それら状況は、
（イ）現読出アドレスへのＧＢ２４の書込み（監視突合
せ）、（ロ）現読出アドレスへのＧＭ２６の書込要求、
（ハ）現読出アドレスとは異なるアドレスからの読出
し、（ニ）（ＬＰＣバス３２に＋ＮＯＣＡＣＨＥで示
す）揮発性読出し、（ホ）ＰＴＢビットの設定を伴い
（及びＣＳＲ８０で可能化される）プロセッサ２２ａか
らの読出し、及び（ヘ）３２バイトの同一アドレスから
の２５６ビット読出し後の自動フラッシュ等である。

【０１７３】読出バッファ１０２は完了に失敗した読出
要求の結果（例えば、タイムアウト）か又は不良データ
を戻す読出要求の結果（例えば、GM２６のパリティ又は
ECC誤り）としては設定されない。

【０１７４】書込バッファ１０４の内容は下記４状態の
１つに基づきGM２６にフラッシュされる。すなわち、そ
れら４状態は、（イ） CSR８０モード・ビットにより示
された性能に合致する、（ロ）現に書込バッファ１０４
にある如何なるデータでもフラッシュし、GM２６に対す
るロック付書込みを実行するロック付書込要求の性能、
（ハ）現在書込バッファ１０４において活動状態にある
アドレスに対する読出し等である。この場合、書込バッ
ファ１０４は読出要求が発行される前にフラッシュされ
る。

【０１７５】ソフトウェア制御の下に設定することがで
きる２つの書込フラッシュ・モードがある。上記のＣＳ
Ｒ８０のビットが可能化されている場合、書込バッファ
１０４が有効データを含み、プロセッサ２２ａがＧＭ２
６の異なるアドレスに対して書込みを行うときは、常に
オペレーションに対する省略時モードは書込バッファ１
０４の内容をフラッシュする。第２のモードにおいて、
書込バッファ１０４の内容は、２５６ビット・ワードの
３２ビットすべてが書込まれたときはそれをデータイネ
ーブル信号で示すよう常にフラッシュされる。ＧＭ２６
状態機械８６のレジスタは、ＧＭ２６の書込みが発生す
るときは常にデータイネーブル信号をラッチし、３２ビ
ットすべてが設定された場合、状態機械８６を変換させ
る信号−ＢＹＴＥＳ ＦＵＬＬを発生する。このレジス
タは書込バッファ１０４の内容がフラッシュされたとき
は常にリセットされる。

【０１７６】GM２６状態機械８６は、又他の局所装置に
対する LPCバス３２に対し要求を出すことを許す。この
場合、GM２６のオペレーションは内部PBIF２２ｃアドレ
ス・デコーダによるGM２６アドレスの復号ではなく、IO
アドレスの復号によって開始する。

【０１７７】書込バッファ１０４がフラッシュされるた
びに、ＬＰＣバス３２に対する３２データイネーブル信
号を記憶するレジスタ１０４ａの内容もまた消去され
る。レジスタ１０４ａはＬＰＣバス３２を駆動するため
ＰＢＩＦ２２ｃの外に存在し、又ＰＢＩＦ２２ｃ内の
“蔭”のレジスタとしても存在する。

【０１７８】レジスタ１０４ａの８ビット部はプロセッ
サ２２ａの書込サイクルの結果として個々にロードさ
れ、書込中プロセッサが生成するデータイネーブル信号
の状態を反映する。各書込バッファ１０４の１バイトに
相当する記憶されたデータイネーブル信号は組合されて
信号ＬＰＣ ＲＭＷを発生する。この信号線は、データ
イネーブル信号のすべてが設定された場合、ＬＰＣバス
３２のアドレスを書込みに駆動して“ロー”（ＬＯＷ）
にする。

【０１７９】これは、ワード位置合わせされた３２ビッ
ト・スライスのいずれに対しても、データイネーブル信
号のすべてが設定されていないと、“ハイ”に駆動され
る。例えば、プロセッサ２２ａが６４ビット・ワードを
書込み、８バイトに対するデータイネーブル信号のすべ
てが活動状態である場合、このワードがフラッシュされ
ると、ＬＰＣ ＲＭＷは“ロー”である。２つの６４ビ
ット・ワードが書込バッファ１０４に書込まれ、１６バ
イトに対するデータイネーブル信号のすべてが活動状態
であると、これら２ワードもＬＰＣ ＲＭＷの“ロー”
で書込まれる。

【０１８０】第３のワードが書込バッファ１０４に書込
まれると、それはフラッシュされ、この第３の６４ビッ
ト・ワード内の３２ビット・ワードのいずれか１つが不
活動状態のデータイネーブル信号を有すると、書込バッ
ファ１０４がフラッシュされたときにＬＰＣ ＲＭＷは
“ハイ”に留まる。ＬＰＣ ＲＭＷはデータイネーブル
信号（ＧＢ ＢＥ［３１：０］）と共に、ＧＢ ＲＭＷ
（図２３）として大域バス２４に駆動される。これはＧ
Ｍ２６のデータの不注意な重ね書きを防止する。

【０１８１】更に、図２３に示すように、プロセッサ２
２ａはリード・モディファイ・ライト・オペレーション
を実行するため、唯一の大域バス２４アクセスを要求す
る。前述のように、メモリー・カード２６のＵＢＩＦ３
４はアドレスした記憶場所を読出し、データイネーブル
信号に従ってデータを組合せ、組合せたデータをメモリ
ー・バンクに書戻す動作を実行する。

【０１８２】図６において、状態機械８６は遊休状態
（ S０）から開始する。GM２６の書込みは、この書込み
をGB２４に通知するよう信号する適当なアドレスの復号
と共に、局所メモリーの書込みと同一方法でプロセッサ
２２ａによって要求される。プロセッサ２２ａからのア
ドレスの状況に続くサイクルにおいて、状態 S１に入
り、“ロー”の作動可能(READY) がプロセッサ２２ａに
送信されてデータが書込まれたことを示す。

【０１８３】このサイクルの終端において、データは書
込バッファ１０４にラッチされ、データイネーブル信号
がバッファ１０４にラッチされ、状態機械８６は状態Ｓ
２１に進む。読出バッファ１０２のアドレスも状態Ｓ１
においてラッチされる。書込バッファ１０４のフラグは
活動状態に設定される。状態Ｓ２１から状態Ｓ２２に入
る。Ｓ１において作動可能（ＲＥＡＤＹ）が肯定された
結果、プロセッサ２２ａがＳ２１においてアドレス・バ
ス２３ｂにアドレス状況及び新アドレスを出力した場
合、Ｓ２２の終端においてこの状態が検出され、読出ア
ドレスの合致があった場合（Ｒ ＭＡＴＣＨ）、状態機
械８６はＳ２１にループ・バックする。

【０１８４】この場合、作動可能信号(READY) がプロセ
ッサ２２ａに送信されると、他のデータ・ワードがラッ
チされる。これは S２２の次に S２１がくる条件付けで
ある。状態 S２２の終端においてプロセッサ２２ａのLA
DSがない場合、及び書込フラッシュ状態が合致しなかっ
た場合、遊休状態（ S０）に戻される。次に、書込フラ
ッシュ状態について説明する。

【０１８５】プロセッサ２２ａが他の書込要求を発行
し、この書込みは書込バッファ１０４に記憶されている
アドレスと同一の２５６ビット・ブロックにあるという
ことをＷ ＭＡＴＣＨ信号が示した場合、状態機械８６
はＳ０からＳ２へ入り、データ及びデータイネーブル信
号がラッチされ、プロセッサ２２ａに対し作動可能信号
（ＲＥＡＤＹ）が戻されて、書込アドレスがラッチされ
る。ＧＭ２６の如何なる記憶場所に対する書込要求も、
書込バッファ１０４の可能化ビットが設定されなかった
ときでも、状態Ｓ２において（Ｓ１ではなく）書込みを
発生させる。Ｓ２の終端において、書込バッファ１０４
が使用禁止されるか、又は３２バイト・データすべてが
書込まれてＳ３に分岐し、ＬＰＣバス３２の書込みを開
始するかのいずれかでない場合、状態機械８６は状態Ｓ
２１に分岐する。Ｓ２１に分岐した場合、上述したもの
と同一の処理手順に従う。

【０１８６】Ｗ ＭＡＴＣＨを発生しないアドレスに対
する書込みが検出されたか、又は書込バッファ１０４の
３２バイトすべてが記憶されたデータイネーブル信号で
示すように書込まれたかのいずれかの場合、書込バッフ
ァ１０４の内容はＧＭ２６にフラッシュされる。この場
合、状態機械８６は状態Ｓ３に分岐し、ＬＰＣ書込要求
が発行される。この状態の変換は現在書込バッファ１０
４に記憶されているアドレスに対する読出しの結果とし
ても生成される。

【０１８７】Ｓ０からＳ３への変換か又はＳ７への変換
はこれらを介してＳ８へ行く優先権を有する。状態Ｓ３
において、ＬＰＣバス３２のトランシーバに対する出力
イネーブル信号は作動可能となり、ＬＰＣバス３２の調
停機能からの許諾の発生により条件付けが行われる。Ｌ
ＰＣ調停機能からの許諾（ＧＲＡＮＴ）信号が肯定され
ると、アドレスはＬＰＣバス３２に与えられ、このサイ
クルの終端において、状態機械８６は状態Ｓ４に入る。

【０１８８】ＬＰＣ ＡＤＤＲが活動状態に駆動される
度に、及びその要求がＮ１０ ＬＯＣＫの活動状態によ
るプロセッサ２２ａの要求の結果であると、ＬＰＣ Ｌ
ＯＣＫ線は活動状態に駆動される。この目的は、Ｓ０か
らＳ７変換により、又はＳ６からＳ７変換により（ＰＴ
Ｂ書込みではなく、ロック付き書込みによって生じた場
合においてのみ）、又は書込バッファ１０４が使用禁止
状態においてロック付き書込みにより発生したＳ０から
Ｓ２への変換によるいずれかによって開始されたすべて
の書込みバッファ１０４のフラッシュに対してロック・
ビットを設定することである。それに加えて、ロック・
ビットはロック付き読出要求によって設定される。これ
はＳ０からＳ８への変換を実行させるため、データはＳ
０からＳ１９への変換で発生したように、読出バッファ
１０２からではなく、ＧＭ２６から読出される。その
上、データはロック付き読出しのため、読出バッファ１
０２によってキャッシュ記憶されない。

【０１８９】４本のＬＰＣバス３２の長さ線（ＬＰＣ
ＬＥＮ（３：０））はアドレスと共に、すべて“正規”
のＧＭ２６の要求に対し０に駆動される。Ｓ４におい
て、データ・トランシーバに対する出力イネーブル信号
は活動状態であり、データは本サイクルではＬＰＣバス
３２に対して駆動される。アドレスも又、１追加サイク
ル（２サイクル活動状態期間）においてバスに駆動され
る。

【０１９０】このサイクルに続き、状態機械８６は状態
Ｓ５に変換され、データが第２サイクルでＬＰＣバス３
２に可能化された場合、書込バッファ１０４の有効フラ
グは使用禁止される。状態機械８６はＳ５に続くＳ６に
おいて、ＡＣＫかＮＡＫのどちらかを共同するＵＢＩＦ
３４から受信するまで待つ。

【０１９１】ＮＡＫを受信した場合、状態機械８６は状
態Ｓ３へ分岐して戻り、次の書込要求を出力する。ＡＣ
Ｋを受信した場合、状態機械８６は書込バッファ１０４
のフラッシュを発生した状態により、上記３状態の１つ
に分岐することができる。本発明は以上説明した実施例
に限定されるものではなく、本発明の理念及び範囲に従
い変化変更可能なことは明らかである。

【０１９２】以下、付録Ａ，Ｂ，Ｃにより本明細書で使
用する用語の定義を示す。付 録 Ａ 大域アドレス・バス信号の定義 アドレス・バスはGB ACYCLE, GB ATYPE,GB A(３１：
０），GB LEN(３：０），GB PID(７：０），GB PTAG
E(７：０），GB R/-W, GB LOCK, 及びGB RMW から成
る。このバスはマスタ（主）装置（例えば、プロセッサ
・カード）が使用して大域メモリー R/Wサイクルを開始
する。 SVS大域バスに対するアクセスは大域バス・マス
タ調停機能に対しGB RREQ又はGB WREQを発行し、GB
PGNTを受けることによって得られる。各アドレス・バス
・フィールドは下記で説明する。

【０１９３】GB ACYCLEは有効な大域バス・アドレス・
サイクルを認識する。本信号は大域アドレス・バスを有
効にするべく、現大域アドレス・バス・マスタによって
駆動される。スレーブ（従）装置はGB ACYCLEと共に R
/W要求を有効にする。

【０１９４】GB ATYPE は有効なアドレス・サイクル又
は IPC割込サイクルを指定する。GB ATYPE が１の場合、
アドレス・バスは有効な大域メモリー R/W要求を指定す
る。GB ATYPE が０の場合、アドレス・バスはIPC 割込
サイクルを指定し、大域バス従装置はGB LEN(３：０）
を群選択識別子GSI(３：０）と解釈し、GB A(３１：
０）をプロセッサ選択マスクPSM(３１：０) と解釈す
る。 IPC割込サイクルにおいて、GB R/-W，BG LOCK,
及びGB RMW は定義されず、GB AP（３：０）はGB A
(３１：０）に対するパリティを指定する。GSM(２：
１）は宛先システムの装置を選択する。GSM(０）は計算
プロセッサか又は I/Oプロセッサを選択する。HWID
(４：２）はプロセッサ選択マスクによって指定された
８つの４ビット・フィールドの１つの選択に使用され
る。

【０１９５】GB A(３１：０）は大域バス R/W要求サイ
クルにおいて、３２バイト・ブロック・アドレスを指定
して、１２８GBの物理的アドレス範囲を与える。 IPC割
込サイクル中（GB ATYPE ＝０）、GB A(３１：０）は
プロセッサ選択マスクを指定する。GB AP（３：０）は
アドレス・パリティ・バスである。GB AP（０）はGB
A（７：０）に対するパリティを与え、GB AP（１）はG
B A(１５：８）に対するパリティを与える。奇数パリ
ティが使用される。

【０１９６】GB LEN(３：０）は大域バス読出要求サイ
クルにおいて、ブロックの長さを示す。典型的に、プロ
セッサは単一ワード読出要求サイクル（すなわち、GB
LEN（３：０）＝０）を発行するが、ブロック読出サイ
クルは大域バス読出要求サイクル中零無し（ノンゼロ）
ブロック長を示すことによって支援される。対応するブ
ロック・アドレスは正しいオペレーションに対する有効
な開始ブロック・アドレスを示し、応答データは正規な
順序で返送される。ブロック長は２のべきで指定され、
GB LEN(３：０）＝０，１，２，…，１６はそれぞれ
１，２，４，…，２¹⁶のブロック長を示す。 IPC割込サ
イクル中（GB ATYPE ＝０），GB LEN(３：０）は群選
択識別子を指定する。

【０１９７】GB PID(７：０）は大域バス R/W要求サイ
クルにおいて、要求プロセッサ識別子(PID) を示す。 P
IDは、読出要求サイクルにおいて、アドレス消費機能
（すなわち、大域メモリー・カード）に保管され、後に
宛先プロセッサを個有に識別するため、GB MID(７：
０）のような対応する応答データと共に返送される。PI
Dは、書込要求サイクルにおいて、大域メモリー・カー
ドにより使用されて、与えられたプロセッサにより減結
合読出ロック／書込アンロック・サイクルを完了し、他
のプロセッサによるロックされた大域メモリー記憶場所
に対する如何なるメモリー R/Wオペレーションの実行を
も防止することができる。

【０１９８】GB PTAG（７：０）はプロセッサにより複
数の未済読出要求の個有的なタグ付けに使用される。GB
PID(７：０）同様、GB PTAG（７：０）はアドレス消
費機能により保管され、後に対応する応答データと共に
GB MTAG（７：０）として返送される。異なるメモリー
・バンクに対する読出要求は任意な順序で戻すことがで
きるので、GB PTAG（７：０）は複数の未済読出要求を
発行する際、プロセッサによりデータを再組織するよう
使用される。GB R/-Wは有効な大域バス・アドレス・サ
イクルにおいて、読出サイクル（１）又は書込サイクル
（０）を指定する。

【０１９９】ＧＢ ＬＯＣＫは現在の大域バスＲ／Ｗサ
イクルを条件付けする。不活動状態のとき、それは正規
のＲ／Ｗサイクルを示し、活動状態のとき、減結合アト
ミックＲ／Ｗサイクルを示す。大域バス読出ロック・サ
イクルは、大域メモリー・モード０において、大域メモ
リーからデータを要求し、後に続く書込アンロック・サ
イクルが読出ロック・サイクルを発行したプロセッサと
同一プロセッサによって実行されるまで影響した大域メ
モリー記憶場所をロックする。

【０２００】これは他の如何なるプロセッサもロックさ
れた大域メモリー記憶場所に対してメモリーＲ／Ｗオペ
レーションを実行しないようそれを防止して、アトミッ
ク大域メモリー・オペレーション（例えば、テスト及び
セット，比較及びスワップ，フェッチ及び加算等）を支
援する。大域メモリー・モード１においては、読出ロッ
ク・サイクルは大域メモリーにおいてアトミックテスト
及びセット・オペレーションを発動する。大域メモリー
は指定したアドレスにおいてデータを戻し、全２５６ビ
ット・ワードに対し全１を書込む。

【０２０１】ＧＢ ＲＭＷは大域メモリー・バンクにお
いてリード・モディファイ・ライト・オペレーションを
実行する一部大域メモリー書込サイクルを識別する。Ｒ
ＭＷは８個の３２ビット・データ・スライスのいずれか
が部分的に書込まれるデータを保有する場合は、常に活
動状態である。

【０２０２】大域データ・バス信号の定義 本データ・バスはGB DCYCLE，GB D(２５５：０），GB
DP（３１：０），GB BE（３１：０），GB MID(７：
０），GB MTAG（７：０），GB ECCERR, 及びGB ERRT
YPE から成る。本バスは、マスタ装置により、又は従装
置（例えば、メモリー・カード）により、それぞれ書込
データの伝送、又は読出データの返送に使用される。デ
ータ・バスに対するアクセスは大域バス・マスタ仲介機
能に対してGB WREQを発行してGB PGNT（プロセッサ書
込オペレーション）を受信するか、大域バス従調停機能
に対してGB MREQを発行してGB MGNT（メモリー応答オ
ペレーション）を受信することによって得ることができ
る。マスタ装置は有効なGB PGNTを受信後１クロック・サ
イクルでデータを駆動するが、従装置はGB MGNTを受信
するとデータ・バスを駆動する。

【０２０３】ＧＢ ＤＣＹＣＬＥは有効な大域バス・デ
ータ・サイクルを識別する。本信号は大域バス調停機能
によって駆動され、大域メモリー応答サイクルを有効に
する。ＧＢ Ｄ（２５５：０）はデータ・バスである。
３２データ・バイトの各々はデータイネーブル信号ＧＢ
ＢＥ（３１：０）で示される有効データを含むことが
できる。

【０２０４】GB DP（３１：０）はデータ・パリティ・
バスである。GB DP（０）はGB D（７：０）に対する
パリティを供給し、GB DP（１）はGB D(１５：８）に
対するパリティを供給する、等である。大域バス・デー
タ・バスを駆動するUBIFはパリティを計算し、受取った
UBIFは有効なパリティをチェックする。奇数パリティを
使用する。

【０２０５】ＧＢ ＢＥ（３１：０）は個々のデータイ
ネーブル信号である。ＧＢ ＢＥ（０）活動状態はＧＢ
Ｄ（７：０）の有効なデータを示し、ＧＢ ＢＥ
（１）活動状態はＧＢ Ｄ（１５：８）の有効なデータ
を示す、等々である。大域メモリー書込オペレーション
において、ＧＢ ＢＥ（３１：０）はＧＢ Ｄ（２５
５：０）の３２バイトのデータの各々を有効にし、大域
メモリー・カードにより、メモリー・アレイに対する書
込みの条件付けに使用される。ＧＢ ＢＥ（３１：０）
は、大域メモリー読出オペレーションは常に２５６ビッ
ト幅のデータを返送するので、大域メモリー応答サイク
ル中は常に有効である。

【０２０６】GB MID(７：０）は与えられたデータに対
する宛先プロセッサを示す大域メモリー応答オペレーシ
ョンを通し、返送されるプロセッサIDを搬送する。GB
MID(７：０）は対応する読出サイクルにおいて、GB PI
D （７：０）に供給された値を反映する。GB MID(７：
０）はプロセッサ書込サイクル中は不活動状態である。

【０２０７】GB MTAG（７：０）は大域メモリー応答オ
ペレーションにおいて返送されるプロセッサGB PTAG
（７：０）を搬送する。このフィールドは複数の未済読
出要求を発行しているとき、プロセッサによる大域メモ
リー応答データの再組織のため選択的に使用される。GB
MTAG（７：０）は対応する読出サイクルにおいて、GB
PTAG（７：０）に供給される値を反映する。GM MTAG
（７：０）はプロセッサ書込サイクル中不活動状態であ
る。

【０２０８】GB NOCACHE は返送データの緩衝記憶を禁
止する。これは、データが揮発性であり、緩衝記憶又は
キャッシュ記憶されるべきでないということを示して応
答データと共に従装置によって返送される。

【０２０９】GB ECCERR及びGB ERRTYPE は大域メモリ
ー読出オペレーションの結果を報告する。ERRTYPE が活
動状態の場合、それは修正される単一ビット誤りか、又
は修正不能二重ビット誤りを示す。大域メモリー・カー
ドUBIFは大域メモリー読出応答サイクル中に、GB ECCE
RR及びGB ERRTYPE を発生する。

【０２１０】大域制御バス信号の定義 （GB ACK ，GB NAK)は有効な大域バス R/W要求を受信
後、従UBIFによって戻される。（GB ACK ，GB NAK)は
従UBIFが大域バス R/W要求の受信に成功したことをマス
タUBIFに示し、（GB NAK ，GB ACK)は従装置が現在使
用中であり、与えられた R/W要求を受諾できないことを
示す。（GB ACK ，GB NAK)の活動状態はアドレス・バ
スA(３１：０）に検出された不良パリティを同時に信号
する。マスタUBIFはNAK状態又はアドレス・パリティ誤
り表示を受信した後、要求に応答するべきである。

【０２１１】GB APERR は供給されたアドレス・パリテ
ィGB AP（３：０）と比較されたアドレス・バスGB A
(３１：０）の不良パリティを報告する。データ・バス
を駆動するUBIFはパリティを発生し、受信UBIFは不良パ
リティをチェックし、報告する。GB APERR はコンソー
ル・プロセッサによって監視され、大域バス誤り状態の
報告に使用される。

【０２１２】ＧＢ ＤＰＥＲＲは供給されたデータ・バ
ス・パリティＧＢ ＤＰ（３１：０）に対して比較され
た可能化されたデータ・バイトに対するデータ・バスＧ
Ｂ Ｄ（２５５：０）の不良パリティを報告する。データ
・バスを駆動するＵＢＩＦはパリティを発生し、受信Ｕ
ＢＩＦは不良パリティをチェックし、報告する。ＧＢ
ＤＰＥＲＲはコンソール・プロセッサによって監視さ
れ、大域バス誤り状態の報告に使用される。

【０２１３】GB BUSERRは認識されない大域バス・アド
レス・サイクル（すなわち、GB ACK 又はGB NAK が返
送されない）の通知に使用される。GB BUSERRはコンソ
ール・プロセッサによって監視され、大域バス誤り状態
の報告に使用される。GB RESET は大域バスのマスタ・
リセット信号である。それはバス・クロックの立上り端
に対して同期され、電源オン又はコンソール・プロセッ
サからのソフトウェア制御の下に発生する。

【０２１４】大域バス・スロット特定信号の定義 下記信号は各バックプレンのスロットに対して個有的で
ある。GB RREQはプロセッサ・カード大域バス読出要求
線である。それはアドレス・バス、与えられたGB PGNT
に対してアクセスを与える。単一の大域バス・サイクル
の間、GB RREQは、対応するGB PGNTが戻されるまで、
主張され、保持されるべきである。PG RREQは、複数の
サイクルに対しては、最後のGB PGNTを受取るまで保持
されるべきである。

【０２１５】バスに競合がないものと仮定すると、調停
機能のタイミング要求に合致するため、GB RREQはクロ
ック・サイクルの相当早期に主張しなければならず、擬
似のGB PGNT受信防止のため、GB PGNTの後相当早期に
張解除しなければならない。又、不使用許諾は許可され
ない。

【０２１６】GB WREQはプロセッサ・カード大域バス書
込要求線である。それはアドレスに対するアクセスを提
供し、１サイクル後、データ・バス，与えられたGB PG
NTに対しアクセスを与える。

【０２１７】ＧＢ ＰＧＮＴはプロセッサ・カード大域
バス許諾線である。これはすべての与えられた大域バス
・サイクル中において、中央大域バス調停機能により単
一プロセッサ・カードに返送される。それは現バス・サ
イクル中大域バス・アドレス・バス・ドライバを可能化
し、１サイクル後、ＧＢ ＷＲＥＱに応答してＧＢ ＰＧ
ＮＴが発行されると、大域バス・データ・バス・ドライ
バを条件付きで可能化するよう使用される。

【０２１８】GB MREQはメモリー・カード大域バス要求
線である。それはプロセッサ・カードに対し読出データ
を返送するデータ・バスに対してアクセスを与える。

【０２１９】GB MGNTはメモリー・カード大域バス要求
線である。これは、いずれの与えられた大域バス・サイ
クル中においても、大域バス調停機能により単一メモリ
ー・カードに返送される。それは現在のバス・サイクル
中、大域バス・データ・バス・ドライバの使用可能化に
使用される。

【０２２０】GB CARDID（３：０）は各バックプレン・
スロットを個有的に識別するスロット特定の４ビット識
別子である。この４ビット・フィールドは大域バス R/W
要求サイクル中GB PID(５：２）の発生に使用される。

【０２２１】GB UNITID（１：０）は多重システム構造
の各 SVSシステム装置を個有的に識別するバックプレン
特定の２ビット識別子である。この２ビット・フィール
ドは大域バス R/W要求サイクルにおいてGB PID(７：
６）の発生に使用される。

【０２２２】その他大域バス信号 GB MCARD(３：０）は大域メモリー・カードにより、シ
ステムの大域メモリー・カードの数の確認に使用される
バックプレン信号である。各メモリー・カードは、４メ
モリー・スロットのどれがそのGB CARDID（３：０）か
らのものかを確認し、そのスロットに対応するGB MCAR
D 線を駆動する。各メモリー・カードは、又GB MCARD
(３：０）を読出し、バックプレンのメモリー・カード
の完全構造を決定し、使用するべきインターリーブ因数
を決定する。

【０２２３】

【０２２４】付 録 Ｂ LPCアドレス・バス信号の定義 LPCアドレス・バスは LPC ACYCLE , LPC ATYPE, LPC A
(３１：０), LPC LEN(３：０), LPC PID(１：０), LPC
PTAG（７：０), LPC RW, LPC LOCK,及び LPC RMW
から成る。本バスは４局所プロセッサによって共用さ
れ、大域メモリー R/Wサイクルの開始に使用される。 L
PCアドレス・バスに対するアクセスは LPCバス調停機能
に対する書込要求(LPC WREQ) か又は読出要求(LPC RR
EQ)の発行により、及びプロセッサ許諾(LPC PGNT) を
受けることによって得られる。以下、アドレス・バス・
フィールドについて説明する。

【０２２５】・ LPC ACYCLEは有効な LPCバス局所アド
レス・サイクルを条件とする。この線はUBIF LPCバス調
停機能により局所 LPCバス・アドレスを有効にするよう
駆動される。それは LPCアドレスを有効にするため、 I
/Oプロセッサ・カードの HIPPI I/Oインターフェースの
ような局所 LPCバス装置によって使用される。 LPC AC
YCLEはLPC ABUSサイクルの最初の半サイクル中１サイク
ル間有効であり、次に続くクロックの立上り端で有効な
LPCバス・アドレス・サイクルを抽出することができる
ことを示す。

【０２２６】・ LPC ATYPE は有効な LPCアドレス・バ
ス・サイクル又は IPC割込サイクルを指定する。 LPC
ATYPE ＝１の場合、 LPCアドレス・バスは有効な R/W要
求を指定し、 LPC ATYPE ＝０の場合、 LPCバスは IPC
割込サイクルを認識する。この場合、UBIFは LPC LEN
(３：１）を群選択識別子GSI(３：０）と解釈し、LPC
A(３１：０）をプロセッサ選択マスクPSM(３１：０) と
解釈する。 IPC割込サイクル中、 LPC RW, LPC LOC
K, 及び LPC RMW は規定されない。

【０２２７】・ LPC A(３１：０）は LPC R/W要求サイ
クルにおいて、３２バイト・ブロック・アドレスを指定
して、１２８GBの物理的アドレス範囲を供給する。 IPC
割込サイクル中(LPC ATYPE ＝０), LPC A(３１：０）
はプロセッサ選択マスクを指定する。

【０２２８】・ LPC LEN(３：０）は LPC読出要求サイ
クルにおいて、ブロック長を示す。典型的に、プロセッ
サは単一ワード読出要求サイクル（すなわち、 LPC LE
N(３：０）＝０）を発行する。しかし、ブロック読出サ
イクルは LPC読出要求サイクル中、零無し（又はノンゼ
ロ）ブロック長を示すことによって支援される。対応す
るブロック・アドレスは正しいオペレーションに対する
有効な開始ブロック・アドレスを示さなければならず、
応答データは適正な順序で返送される。ブロック長は２
のべきで指定され、 LPC LEN(３：０）＝０，１，２，
…，１６の場合、それぞれ１，２，４，…，２¹⁶ (２⁺⁺
１６）のブロック長を示す。UBIFによって課される現在
の制限は局所装置当り８つの２５６ビット・ワード（又
は LPC LEN(３：０）＝３）のブロック長である。 LPC
LEN(３：０）は IPC割込サイクル中(LPC ATYPE ＝
０）、プロセッサ群選択を指定する。

【０２２９】・ LPC PID(１：０）は LPC R/W要求サイ
クルにおいて、要求プロセッサの識別子(PID) を示す。
PIDは読出要求サイクルにおいて、アドレス消費機能
（すなわち、大域メモリー・カード）によって保管さ
れ、後に宛先プロセッサを唯一的に識別するため、対応
する応答データと共に LPC MID(１：０）として返送さ
れる。 PIDは書込要求サイクルにおいて、大域メモリー
・カードによって使用され、与えられたプロセッサによ
り減結合ロック付読出／ロック付書込サイクルを完了し
て、他のプロセッサによるロックされた大域メモリー・
バンクに対する如何なるメモリー R/Wオペレーションの
実行をも防止する。大域バス・プロセッサ識別子 LPC
PID(７：０）はプロセッサ及び IOPカードにおいて、GB
UNITID（１：０），GB CARDID（３：０）を連結する
ことによって、与えられた LPCバスLPN(１：０）と共に
構成される。

【０２３０】・ LPC PTAG（７：０）はプロセッサによ
り使用され、複数の未済読出要求に対し個別にタグ付け
する。 PIDのように、PTAGはアドレス消費機能によって
保管され、後に対応する応答データと共に LPC MTAG
（７：０）として戻される。異なるメモリー・バンクに
対する読出要求は任意な順序で返送することができるか
ら、PTAGは複数の未済読出要求を発行するときにプロセ
ッサにより選択的に使用されて、データを再組織する。

【０２３１】・ＬＰＣ ＲＷは有効なＬＰＣ要求サイク
ルにおいて、読出（１）又は書込（０）サイクルを指定
する。 ・ＬＰＣ ＬＯＣＫは現ＬＰＣ Ｒ／Ｗサイクルを条件
付けする。それは、不活動状態の場合、正規なＲ／Ｗサ
イクルを示し、活動状態の場合、減結合アトミックＲ／
Ｗサイクルを示す。大域メモリー・モード０において、
読出ロック・サイクルは大域メモリーからデータを要求
し、読出ロック・サイクルを発行した同一プロセッサが
後に書込アンロック・サイクルを実行するまで、選択さ
れた大域メモリー・アドレスをロックする。これは他の
プロセッサがロックされた大域メモリー・アドレスに対
する如何なるＲ／Ｗオペレーションの実行をも防止し
て、アトミック大域メモリー・オペレーション（例え
ば、テスト及びセット，比較及びスワップ，フェッチ及
び加算等）を支援する。大域メモリー・モード１におい
て、読出ロック・サイクルは大域メモリーでアトミック
・テスト及びセット・オペレーションを発生する。大域
メモリーは指定したアドレスにおいてデータを戻し、全
２５６ビット・ワードに全１を書込む。

【０２３２】・ＬＰＣ ＲＭＷは大域メモリー・バンク
において、リード・モディファイ・ライト・オペレーシ
ョンを要求する部分的大域メモリー書込サイクルを識別
する。ＬＰＣ ＲＭＷは８つの３２ビット・データ・ス
ライスが部分的に書込データを含む場合常に活動状態で
ある。

【０２３３】LPCデータ・バス信号の定義 本データ・バスは LPC DCYCLE , LPC D(２５５：
０）， LPC BE（３１：０), LPC MID(７：０), LPC
MTAG（７：０), LPC GBPERR , LPC ECCERR，及びLPC
ERRTYPE から成る。本バスはプロセッサにより使用さ
れ、書込データをUBIFに転送し、又はUBIFにより使用さ
れて、大域メモリー・データをプロセッサに返送する。
プロセッサは LPCバス・マスタ調停機能に対し LPC WR
EQを発行し、LPC PGNTを受信することによって LPCデ
ータ・バスに対するアクセスを得る。以下、各データ・
バス・フィールドについて説明する。

【０２３４】・ LPC DCYCLEは有効な LPCバス・データ
・サイクルの条件付けを行う。この線はUBIF LPCバス・
データ調停機能によって駆動され、 LPCバス応答サイク
ルを有効にする。データ消費機能は LPC DCYCLEにより
読出応答サイクルを有効にするべきであり、 LPC DCYC
LEはLPC DBUSサイクルの最初の半サイクルの１サイクル
期間有効である。

【０２３５】・ＬＰＣ Ｄ（２５５：０）はデータ・バ
スである。３２バイトのデータの各々がデータイネーブ
ル信号ＬＰＣ ＢＥ（３１：０）によって示される有効
なデータを含むかもしれない。

【０２３６】・ＬＰＣ ＢＥ（３１：０）は個々のデー
タイネーブル信号である。ＬＰＣ ＢＥ（０）の活動状
態はＬＰＣ Ｄ（７：０）上の有効データを示し、ＬＰ
Ｃ ＢＥ（１）活動状態はＬＰＣ Ｄ（１５：８）の有
効データを示す等である。書込オペレーション中、ＬＰ
Ｃ ＢＥ（３１：０）はＬＰＣ Ｄ（２５５：０）の３
２バイトのデータの各々を有効にする。ＬＰＣ ＢＥ
（３１：０）は、大域メモリー読出オペレーションは常
に２５６ビット・データを戻すので、読出応答サイクル
中に定義されない。

【０２３７】・ LPC MID(７：０）は与えられたデータ
に対する宛先プロセッサを示す大域メモリー応答オペレ
ーションにおいて、戻されたプロセッサIDを搬送する。
LPC MID(１：０）は対応する読出サイクルにおいて、 L
PC PID(１：０）に供給された値を反映する。 LPC MI
D(１：０）はプロセッサ書込サイクル中不活動状態であ
る。

【０２３８】・ LPC MTAG（７：０）は大域メモリー応
答オペレーションにおいて、戻されたプロセッサTAG を
搬送する。このフィールドは複数の未済読出要求を発行
するときに、大域メモリー応答データを再組織するべく
プロセッサによって選択的に使用される。LPC MTAG
（７：０）は対応する読出サイクルにおいて、 LPC PT
AG（７：０）に供給された値を反映する。LPC MTAG
₊（７：０）はプロセッサ書込サイクル中不活動状態で
ある。

【０２３９】・ LPC NOCACHE は戻されたデータの緩衝
記憶を禁止する。これは、データは揮発性であり、緩衝
記憶又はキャッシュ記憶されるべきでないということを
示して、応答データと共にメモリー装置から返送され
る。UBIFは宛先プロセッサに対し、応答データと共に L
PC NOCACHE を戻す。これらの信号はプロセッサ書込サ
イクル中不活動状態である。

【０２４０】・ LPC ECCERR , LPC ERRTYPE は大域メ
モリー読出オペレーションの結果を報告する。 LPC ER
RTYPE が活動状態の場合、 LPC ERRTYPE は修正される
単一ビット誤り（０の場合）又は修正不能２重ビット誤
り（１の場合）を示す。これら信号はプロセッサ書込サ
イクルにおいては不活動状態である。

【０２４１】・ LPC GBPERRはメモリー読出応答サイク
ルにおいて、大域バス・データ線 LPC D(２５５：０）に
不良パリティが検出されたか否かを報告する。それは、
PBIFデータ応答サイクルに対するUBIF中でのみ有効であ
り、すべて他の場合には無効とすべきである。

【０２４２】LPC制御バス信号の定義 LPC制御バスは LPC ACK と LPC NAK とから成る。こ
れら共用信号は有効なLPCアドレスの肯定応答と、 LPC
バス要求が受諾されたか、拒絶されたかの表示に使用さ
れる。 LPC ACK 及び LPC NAK は、有効な LPCアドレ
ス・バス・サイクルが識別された LPCアドレスに対して
発行された後、２サイクルで戻される。UBIFは、常に、
プロセッサが大域メモリー R/W要求を発行したときに、
LPC RREQ又は LPC WREQを活動状態（すなわち、０）
のLPC LG表示で条件付けすることによって示される LP
C ACK を返送する。有効でない LPCアドレスは、プロ
セッサはその要求を放棄すべきであるということを暗示
する LPC ACK 及び LPC NAK の不存在によって示され
る。以下、各制御バス信号を説明する。

【０２４３】・ LPC ACK は、有効な IPCアドレスが肯
定応答されて、与えられた R/W要求が受諾されたという
ことを示してアドレス消費機能から返送される。UBIF
は、常に、大域アドレスが与えられたとき、共同する出
力待ち行列に大域バス要求を緩衝記憶するべき場所があ
る場合にのみ、UBIF局所バス調停機能が LPCバスを許諾
するよう LPC ACK を返送する。しかし、 I/Oプロセッ
サ・カードの局所装置は、アドレス認識不能のため、又
は与えられた要求を受諾できないどちらかの故に、 LPC
ACK を返送しないかもしれない。

【０２４４】・ LPC NAK はアドレス消費機能により返
送されて、有効な LPCアドレスを肯定応答するが、 R/W
要求を受諾しないということを通知する。要求機能は肯
定応答されなかった (NAK)サイクルを再試行するべきで
ある。

【０２４５】LPCバス調停機能信号の定義 LPCバス調停機能制御信号は LPC RREQ（３：０), LPC
WREQ（３：０), LPC LG（３：０），及び LPC RDY
(３：０）から成る。４局所プロセッサの各々は個有的
なこれら制御信号セットを持ち、プロセッサ(i) は LPC
RREQ(i), LPC WREQ(i), LPC LG(i) , 及び LPC RDY
(i)が与えられる。 LPC RREQ(i), LPC WREQ(i) 及び LP
C LG(i) は局所又は大域 R/W要求を発行するべく LPC
のアクセスを得るために使用され、 LPC RDY(i)はUBIF
-Dチップによって使用され、各局所プロセッサに対する
大域メモリー・ブロック読出データの返送を同調する。
以下、これら信号の詳細な説明、及び各調停機能の説明
を行う。

【０２４６】・ LPC RREQ（３：０）は個有的なプロセ
ッサ読出要求信号である。これらは LPCアドレス・バス
にアクセスして、局所又は大域読出要求の発行に使用さ
れる。 LPC LG（３：０）は、要求が局所装置（１）に
対して予定されているか、又は大域装置（０）に対して
要求されているか否かを表示する。 LPC RREQ(i) は L
PC CLOCK の立上り端で許諾されるべきであり、 LPC
PGNT(i) を受信するまで主張した状態に維持される。

【０２４７】・ LPC WREQ（３：０）は個有的なプロセ
ッサ書込要求信号である。これらは LPCアドレス・バス
及び LPCデータ・バス両方に対するアクセスを得て、局
所又は大域書込要求の発行に使用される。 LPC LG
（３：０）は、要求が局所装置（１）に対して予定され
ているか、又は大域装置（０）に対するものかを示す。
LPC WREQ(i) は LPC CLOCK の立上り端において発生
すべきであり、 LPC PGNT(i) が受信されるまで主張状態
を維持する。

【０２４８】・ LPC LG（３：０）は個有的なプロセッ
サ＋局所／−大域選択信号である。これらは、現 LPC
RREQ(i) 又は LPC WREQ(i) が局所装置（１）又は大域
装置（０）に対して予定されているか否かの条件付けに
使用される。 LPC LG(i)のタイミングは LPC RREQ(i)
及び LPC WREQ(i) 共に同一である。

【０２４９】・ＬＰＣ ＰＧＮＴ（３：０）は個有的な
プロセッサ・バス許諾信号である。いずれか与えられた
ＬＰＣバス・サイクル中、１つのＬＰＣ ＰＧＮＴ
（ｉ）のみがＬＰＣバス調停機能によって発行される。
ＬＰＣ ＰＧＮＴ（ｉ）はＬＰＣ ＲＲＥＱ（ｉ）か又は
ＬＰＣ ＷＲＥＱ（ｉ）を検出した１サイクル以上後に
戻され、２クロック・サイクル間活動状態に維持され
る。ＬＰＣ ＰＧＮＴ（ｉ）は与えられたプロセッサの
ＬＰＣアドレス・バス・ドライバを可能化するよう直接
使用される。ＬＰＣ ＷＲＥＱ（ｉ）が発行された場
合、プロセッサはＬＰＣ ＰＧＮＴ（ｉ）を検出してから
１サイクル後にＬＰＣデータ・バスを駆動し始める。Ｌ
ＰＣバス調停機能は、常に、２サイクル後ＬＰＣ ＰＧ
ＮＴ（ｉ）を主張解除するが、対応するプロセッサがＬ
ＰＣ ＲＲＥＱ（ｉ）又はＬＰＣ ＷＲＥＱ（ｉ）に対
する主張を維持する場合、１サイクル後に、同じＬＰＣ
ＰＧＮＴ（ｉ）を主張することができる。かくして、
いずれの与えられたプロセッサも、ほとんど１つおきの
ＬＰＣバス・サイクルにおいて、ＬＰＣバスが許諾され
る。

【０２５０】・ LPC RDY(３：０）は個々的なプロセッ
サ作動可能信号である。 LPC RDY(i)はUBIFに対し、プ
ロセッサが読出データの受入れのため作動可能であるこ
とを示す。これらは主にブロック読出サイクル中に使用
され、局所プロセッサか又は I/O装置（例えば、 I/Oプ
ロセッサ・カードの HIPPIトランスミッタ）が大域メモ
リー読出データを受信するときの速度の歩調を合わせ
る。

【０２５１】UBIFはバスの競合がなく、４０MHz と仮定
すると、３２０MB／秒のピーク・データ速度で装置に対
しデータを返送する。局所プロセッサ又は I/O装置イン
ターフェースはデータ・ワードを受信したときに LPC
RDY(i)を除去することによってこれを減速することがで
きる。

【０２５２】割込メッセージ支援信号の定義 ・ LPC IPCINTR(３：０）は個有的な IPC割込信号であ
る。これらは、それが４局所プロセッサのいずれかを選
択する大域バスのIMSGサイクルを検出する度毎にUBIFか
ら発生する。UBIFは、プロセッサ割込レジスタに IPC割
込ビットを設定するべくPBIFチップによって使用される
１クロック・サイクル長の LPC IPCINTR(i)信号を発生す
る。UBIFはプロセッサ(i) を選択するバック対バックIM
SGサイクルとなるバック対バック LPC IPCINTR(i)信号
を発行することができる。

【０２５３】

【０２５４】付 録 Ｃ GMCアドレス・バス信号の定義 GMCアドレス・バスは GMC A(２３：０), GMC LEN
(３：０), GMC PID(７：０), GMC PTAG（７：０), GM
C RW，及び GMC RMW から成る。本バスは４メモリー
・バンクにより共用され、UBIFによりメモリー R/Wサイ
クルの開始に使用される。以下、各アドレス・バス・フ
ィールドについて説明する。

【０２５５】・ GMC A(２３：０）は３２バイト・ブロ
ック・アドレスを指定する。最下位１０ビット GMC A
(９：０）は列アドレス(CAS) を指定する。４ MビットD
RAMと仮定すると、 GMC A(１９：１０）は行アドレス
(RAS)を指定し、 GMC A(２０）は側回線（１M 又は２M
SIMM）を選択する。１６ MビットDRAMと仮定すると、
GMC A(２１：１０）は行アドレス(RAS) を指定し、 GM
C A(２２）は側回線（１M 又は２M SIMM）を選択す
る。 GMC A(２３）は１６ MビットDRAMにおける将来の
ランク拡張のために留保される。

【０２５６】・ GMC LEN(３：０）は GMC読出要求サイ
クルにおけるブロック長を示す。典型的に、プロセッサ
は単一ワード読出要求サイクル（すなわち、 LEN＝０）
を発行する。しかし、ブロック読出サイクルは GMC読出
要求サイクル中零無しブロック長を表示することによっ
て支援される。対応するブロック・アドレスは有効な開
始ブロック・アドレスを示す。ブロック長は、 LEN＝
０，１，２，…，１６がそれぞれ１，２，４，…，２¹⁶
（１２⁺⁺１６）のブロック長を示すように、２のべきで
指定する。

【０２５７】・ GMC PID(７：０）は読出サイクルにお
ける要求プロセッサの識別子(ID)を示す。 GMC PID
(７：０）は読出サイクルの開始において、メモリー・
バンクに保管され、応答データで戻される。 ・ GMC PTAG（７：０）はプロセッサにより複数未済読
出要求に対してタグを付すことに使用される。 GMC PI
D(７：０）のように、 GMC PTAG（７：０）は読出サイ
クルの開始においてメモリー・バンクに保管され、応答
データで戻される。

【０２５８】・ ＧＭＣ ＲＷは読出サイクル（１）か
書込サイクル（０）を指定する。 ・ ＧＭＣ ＲＭＷは、大域メモリー・バンクにおいて
リード・モディファイ・ライト・オペレーションを要求
する部分大域メモリー書込サイクルを指定する。ＵＢＩ
Ｆは最初ＲＭＷの作動可能で読出サイクルを発行し、チ
ップで変更を実行し、変更したデータをメモリーに書戻
す。

【０２５９】GMCデータ・バス信号の定義 データ・バスは GMC D(２５５：０), GMC ECC(６３；
０), GMC WENB（７：０), GMC MID(７：０），及び G
MC MTAG（１：０）から成る。本バスは４メモリー・バ
ンクによって共用され、UBIFにより書込データを伝送
し、読出データをメモリー・バンクから取得するよう使
用される。以下、各データ・バス・フィールドについて
説明する。

【０２６０】・ＧＭＣ Ｄ（２５５：０）はデータ・バ
スである。３２バイトのデータの各々が、データイネー
ブル信号ＧＭＣ ＢＥ（０：３１）で示す有効なデータ
を含む。 ・ＧＭＣ ＥＣＣ（６３：０）はＥＣＣバスである。Ｅ
ＣＣはＵＢＩＦ−Ｄモジュールによって計算され、書込
サイクルで供給され、読出サイクルでデータ誤りの検出
／修正に使用される。

【０２６１】・ GMC WENB（７：０）は２５６ビット・
ワードの８個の３２ビット・セクションの各々に対する
書込みを可能にする。 GMC WENB（０）はD(３１：０）
に対する書込みを可能にし、 GMC WENB（１）はD(６
３：３２）に対する書込みを可能にする等々である。 ・ GMC MID(７：０）は大域メモリー応答オペレーショ
ンにおいて、与えられたデータに対する宛先プロセッサ
を示し返送されるプロセッサIDを搬送する。 GMC MID
(７：０）は応答する読出サイクルにおいて、 GMC PID
(７：０）に与えられた値を反映する。 MIDはプロセッ
サ書込サイクル中は不活動状態である。

【０２６２】・ GMC MTAG（７：０）は大域メモリー応
答オペレーションにおいて返送されるプロセッサTAG を
搬送する。このフィールドはプロセッサにより、複数の
未済読出要求を発行するとき、大域メモリー応答データ
を再組織するよう選択的に使用される。 GMC MTAG
（７：０）は対応する読出サイクルにおいて、 GMC PTAG
（７：０）に与えられた値を反映する。 GMC MTAG
（７：０）はプロセッサ書込サイクル中は不活動状態で
ある。

【０２６３】GMC制御バス信号の定義 ・ GMC LEQ(３：０）は局所メモリー・カード・バス要
求線である。メモリー・バンク(i) はその読出データ・
レジスタにデータをラッチする２サイクル以上前に GMC
REQ(i)を発行する。 GMC REQ(i)は GMC GNT(i)を受
信するまで主張した状態に留まる。

【０２６４】・ GMC GNT(３：０）は局所メモリー・カ
ード・バス許諾線である。 GMC GNT(i)は GMC REQ(i)
が発行されてから２サイクル以上後に返送され、２クロ
ック・サイクル間持続する。UBIFは常に特定のメモリー
・バンクに対して局所メモリー・カード・バスを許可し
た後少くとも１サイクル間 GMC GNT(i)を主張解除す
る。

【０２６５】・ GMC RDY(３：０）は個々のメモリー・
バンク作動可能線である。各メモリー・バンクはUBIFか
ら新たなメモリー要求サイクルを受諾することができる
ときに自己の RDY信号を発生する。 GMC RDY(i)が作動
可能なときに、UBIFはそれぞれのバンクのメモリー・ア
ドレス・レジスタ（及び選択的にデータ・レジスタ）に
ロードする GMC LDMAR(i)を発行することが許される。
そこで、 GMC RDY(i)は主張解除され、バンクR/Wサイク
ルを実行して使用状態となる。

【０２６６】・ＧＭＣ ＬＤＭＡＲ（３：０）は個々の
メモリー・バンク・アドレス・レジスタ・ロード・イネ
ーブル信号である。ＧＭＣ ＲＤＹ（ｉ）が活動状態に
あるとき、ＵＢＩＦはそれぞれのバンクのメモリー・ア
ドレス・レジスタ（及び選択的にデータ・レジスタ）に
ロードするＧＭＣ ＬＤＭＡＲ（ｉ）を発行することが
許される。ＧＭＣ ＬＤＭＡＲ（ｉ）は１クロック・サ
イクル間活動状態である。 ・ＧＭＣ ＮＥＮＥ（３：０）は個々のメモリー・バン
ク次−近信号である。活動状態のとき、ＧＭＣ ＮＥＮ
Ｅ（ｉ）は、バンクに発行されるべき次の行（ＲＯＷ）
アドレスは前に発行された行（ＲＯＷ）アドレスと同一
であるということを示す。

【０２６７】

【０２６８】

【発明の効果】以上説明したように、本発明は上記のよ
うに構成したことにより、複雑な高分解能像を実時間で
操作し、処理し、表示することができる高速データ結合
を実行しうる多重プロセッサ・システムを提供して共用
システムの資源を効率よく利用することを可能にした。

【図面の簡単な説明】

【図１】本発明の一実施例による科学計算光学システム
の構成要素を示す斜視図

【図２】図１のシステム・サーバ構成要素のブロック図

【図３】SVSプロセッサ・カード・アーキテクチャを描
いたブロック図

【図４】プロセッサ・ノードの構造と、ノード・プロセ
ッサ，局所メモリー，及び大域メモリー・インターフェ
ースに対するプロセッサ緩衝記憶インターフェース(PBI
F)の結合とを詳細に示すブロック図

【図５】PBIFの構成要素を詳細に示すブロック図

【図６】PBIFの大域メモリー状態機械の動作を示す状態
図

【図７】プロセッサ・ノード又は I/Oインターフェース
・ノードに結合された汎用緩衝記憶インターフェース(U
BIF-A)のアドレス部を示すブロック図

【図８】メモリー・バンク・ノードに結合された場合の
汎用緩衝記憶インターフェース(UBIF-A)のアドレス部を
示すブロック図

【図９】汎用緩衝記憶インターフェース(UBIF-D)のデー
タ部を示すブロック図

【図１０】局所対大域バス読出要求タイミングを描いた
タイミング図

【図１１】局所対大域バス書込要求タイミングを描いた
タイミング図

【図１２】４プロセッサ局所対大域バス読出タイミング
を描いたタイミング図

【図１３】４プロセッサ局所対大域バス書込タイミング
を描いたタイミング図

【図１４】大域バスの読出−入力タイミング・シーケン
スを描いたタイミング図

【図１５】大域バスにおける混合モード・アクセスを描
いたタイミング図

【図１６】プロセッサ間連絡(IPC) 割込メッセージ・ホ
ーマット及び回路を示すブロック図

【図１７】IPC論理を例示するブロック図

【図１８】I/Oプロセッサ・カードを示すブロック図

【図１９】４バンク大域メモリー・カードを描いた図

【図２０】大域バスに関する大域メモリー読出動作のタ
イミング・シーケンスを描いたタイミング図

【図２１】単一大域メモリー・カードにおいて受信した
各々が異なるメモリー・バンクに向けられた４つの大域
メモリー読出要求を描いたタイミング図

【図２２】単一大域メモリー・バンクに向けられた４大
域メモリー書込周期を例示するタイミング図

【図２３】各々が異なる大域メモリー・バンクに向けら
れた４大域メモリー読出−変更−書込動作を例示するタ
イミング図

【図２４】プロセッサ・モードで使用されたときのUBIF
制御に対する入力及び出力信号を示す図

【図２５】メモリー・モードで使用されたときのUBIF制
御に対する入力及び出力信号を示す図

【図２６】プロセッサ動作モードで使用するためのUBIF
-Aアドレス選択回路を詳細に示すブロック図

【図２７】メモリー動作モードで使用するためのUBIF-A
アドレス選択回路を詳細に示すブロック図

【図２８】プロセッサ動作モードで使用するための追加
のUBIF-Aアドレス選択回路を詳細に示すブロック図

【図２９】メモリー動作モードで使用するための追加の
UBIF-Aアドレス選択回路を詳細に示すブロック図

【図３０】プロセッサ動作モードで使用するためのUBIF
-A MID回路を詳細に示すブロック図

【図３１】UBIF-D出力回路を詳細に示すブロック図

【図３２】UBIF-D入力回路を詳細に示すブロック図

【符号の説明】

１２ サーバ １４ コンソール １６ フレーム・バッファ ２０ ディスク・アレイ ２２ プロセッサ・カード ２２ａ，２８ａ マイクロプロセッサ・ノード ２３ ノード・バス ２４ 大域バス ２６ 大域メモリー・カード ２８ I/Oプロセッサ・カード ３０ インターフェース ３２ 局所プロセッサ・カード・バス ３４ 汎用バス・インターフェース B０− B３ メモリー・バンク

フロントページの続き (72)発明者 アーマンド・ガルシア アメリカ合衆国10598、ニューヨーク州、 ヨークタウン・ハイツ、ラークスパー・ ストリート、2821番地 (72)発明者 ロバート・バーナード・ピアソン アメリカ合衆国10516、ニューヨーク州、 コールド・スプリング、ビール・ロー ド、ボックス・209エヌ、アール・ディ ー・１番地 (56)参考文献 特開 平２−206857（ＪＰ，Ａ)

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 各データ・プロセッサを含む複数のプロ
   セッサ・ノードと、 前記プロセッサ・ノードの各々に結合され、共同するデ
   ータ・プロセッサにより書込まれるデータを局所プロセ
   ッサ・バスに送信する前にノード・バスにバッファ記憶
   する手段と、 前記プロセッサ・ノードの各々に結合され、前記データ
   ・プロセッサにより書込まれるデータと共に前記共同す
   るデータ・プロセッサにより生成されたデータイネーブ
   ル信号をバッファ記憶する手段と、 前記バッファ記憶したデータイネーブル信号に応答し
   て、メモリー手段書込動作がリード・モディファイ・ラ
   イト形式のメモリー動作として遂行されるべきか否かを
   示す制御信号と前記バッファ記憶されたデータイネーブ
   ル信号とを前記局所プロセッサ・バスに送信する手段を
   含み、前記バッファ記憶されたデータを前記局所プロセ
   ッサ・バスに送信する手段と、 前記データ・プロセッサのすべてに共用されるメモリー
   手段に受信させるため、データと、制御信号と、データ
   イネーブル信号とを前記局所プロセッサ・バスから大域
   バスに結合する手段と、 前記メモリー手段に結合され、及びリード・モディファ
   イ・ライト・メモリー動作を示す制御信号に応答して、
   前記メモリー手段の指定した記憶場所からデータを読出
   し、前記送信されたデータイネーブル信号と共に送信さ
   れた前記バッファ記憶データを前記記憶場所から読出さ
   れたデータと選択的に組合わせ、前記組合わされたデー
   タを前記指定した記憶場所に記憶する手段とを含むこと
   を特徴とする多重プロセッサ・データ処理システム。
2. 【請求項２】 前記ノード・バスはＮバイト幅を有し、
   前記データ・バッファ記憶手段はＭ×Ｎバイト幅を有す
   ることを特徴とする請求項１記載の多重プロセッサ・デ
   ータ処理システム。
3. 【請求項３】 前記結合手段は、前記局所プロセッサ・
   バスのアドレス信号線及び制御信号線を結合し、複数の
   連続するバッファ記憶機能に対しアドレス信号線及び制
   御信号線を入力する手段を含むインターフェース手段
   （ＵＢＩＦ−Ａ 部）と、 各々がＮバイトから成る複数（任意のＭ個）のデータ単
   位に組織された前記局所プロセッサ・バスのデータ信号
   線に結合され、各々が複数の連続するバッファ記憶機能
   に対する前記Ｍ個のデータ単位の１つのＮバイトを受信
   しバッファ記憶する手段を含む前記Ｍ個の機能単位に区
   画されたインターフェース手段（ＵＢＩＦ−Ｄ部）とを
   含み、 前記インターフェース手段（ＵＢＩＦ−Ａ部）は、前記
   アドレス信号線及び制御信号線に応答して、前記インタ
   ーフェース手段（ＵＢＩＦ−Ｄ部）の前記Ｍ個の機能単
   位に共通に結合され、前記Ｍ個のデータ単位の各々の受
   信したＮバイトのために前記インターフェース手段（Ｕ
   ＢＩＦ−Ｄ部）の動作を制御する複数のデータ路制御信
   号を生成する制御手段を含むことを特徴とする請求項１
   記載の多重プロセッサ・データ処理システム。
4. 【請求項４】 各々がデータ・プロセッサを含み、局所
   プロセッサ・カード・バス手段によって共に結合された
   一群内にあるｎ個の計算データ・プロセッサ・ノードか
   ら成る少くとも１つの群と、 データ・プロセッサを含み、局所Ｉ／Ｏプロセッサ・カ
   ード・バス手段によってデータ通信手段に結合された少
   くとも１つの通信データ・プロセッサ・ノードと、大域メモリー・カード・バス手段 により共に結合された
   ｘ個のメモリー・バンクから成る少くとも１つの共用大
   域メモリーと、 それぞれが前記局所プロセッサ及び局所Ｉ／Ｏプロセッ
   サ・カード・バス手段の１つと大域バスとの間に結合さ
   れた複数のプロセッサ・バス・インターフェース手段
   （ＵＢＩＦ）と、 それぞれが前記データ・プロセッサの各々に結合され、
   前記複数のデータ・プロセッサから出力したデータイネ
   ーブル信号を含み、アドレス及び制御信号を前記データ
   ・プロセッサから受信する複数の大域メモリー・バス・
   インターフェース手段と、 前記計算データ・プロセッサ・ノードの各々と共同し、
   データ・プロセッサ書込サイクルにおいて共同するデー
   タイネーブル信号を記憶する手段と、 前記計算データ・プロセッサ・ノードの各々と共同し、
   前記データ・プロセッサ書込サイクルによって書込まれ
   るデータを記憶する手段と、 前記インターフェース手段（ＵＢＩＦ−Ｄ部）と共同
   し、記憶されるデータが前記大域メモリー・カード・バ
   ス手段に送信されるときに記憶用のデータイネーブル信
   号に応答する手段であって、複数のバイトから成るデー
   タ単位に対し少くとも１つの共同する記憶用のデータイ
   ネーブル信号が発生していないという状態に応答して、
   前記大域メモリー・カード・バス手段に対しリード・モ
   ディファイ・ライト信号を出力する手段とから成ること
   を特徴とする多重プロセッサ・データ処理システム。
5. 【請求項５】 前記バス・インターフェース手段の各々
   は、アドレス情報と制御情報とデータ情報とを入力して
   記憶するために、大域メモリー・カード・バス手段に接
   続された入力を有し、各々が前記局所プロセッサ・カー
   ド・バス手段及び局所Ｉ／Ｏプロセッサ・カード・バス
   手段の該当する１つに接続された出力を有する複数（ｙ
   個）の入力待ち行列手段と、 各々がアドレス情報と制御情報とデータ情報とを入力し
   て記憶するために、前記局所プロセッサ・カード・バス
   手段及び局所Ｉ／Ｏプロセッサ・カード・バス手段の該
   当する１つに接続され、大域メモリー・カード・バス手
   段に接続された入力を有する複数（ｚ個）の出力待ち行
   列手段とを含み、前記ｎ＝ｘ＝ｙ＝ｚであることを特徴
   とする請求項４記載の多重プロセッサ・データ処理シス
   テム。
6. 【請求項６】 各前記通信データ・プロセッサ・ノード
   は更に、 データ・プロセッサ・マスクを設定して少くとも１つの
   通信されるべき他のデータ・プロセッサを識別する手段
   と、 データ・プロセッサ通信バス・トランザクションを示す
   バス・トランザクション識別子を設定する手段と、 前記局所バス手段のアドレス信号線に対しデータ・プロ
   セッサ・マスクを送信し、前記局所バス手段の制御信号
   線に対しバス・トランザクション識別子を送信する手段
   とを含むことを特徴とする請求項４記載の多重プロセッ
   サ・データ処理システム。
7. 【請求項７】 イメージ・データを受信するため結合さ
   れ、該イメージ・データを表示する表示監視する手段を
   有するフレーム・バッファ手段を含むことを特徴とする
   請求項４記載の多重プロセッサ・データ処理システム。
8. 【請求項８】 各々がデータ・プロセッサを含む複数の
   プロセッサ・ノードを有する多重プロセッサ・データ処
   理システムの動作方法であって、 各データ・プロセッサにより書込まれるデータを局所プ
   ロセッサ・バスに送信する前にノード・バスにバッファ
   記憶し、 各データ・プロセッサにより生成されたデータイネーブ
   ル信号を前記データ・プロセッサにより書込まれるデー
   タと共にバッファ記憶し、 前記バッファ記憶されたデータを前記局所プロセッサ・
   バスに送信することにより主メモリー書込動作を実行
   し、 前記記憶されたデータイネーブル信号に応答して、前記
   主メモリー書込動作がリード・モディファイ・ライト形
   式のメモリー動作として遂行されるべきか否かを示す制
   御信号を前記局所プロセッサ・バスに送信し、 前記記憶されたデータイネーブル信号を前記局所プロセ
   ッサ・バスに送信し、データ，制御信号，及びデータイ
   ネーブル信号を前記主メモリーによる受信のため前記局
   所プロセッサ・バスから前記大域バスに接続し、リード・モディファイ・ライト・メモリー動作 を示す制
   御信号に応答して、前記主メモリーの指定した記憶場所
   からデータを読出し、該データを送信されたデータイネ
   ーブル信号に従い送信されバッファ記憶したデータと選
   択的に組合わせ、予め読出され組合わされたデータを指
   定した記憶場所に書戻す各工程を含むことを特徴とする
   多重プロセッサ・データ処理システムの動作方法。
9. 【請求項９】 前記メモリー書込動作を実行する工程は
   所定数のデータイネーブル信号がバッファ記憶されたこ
   とを確認する工程の結果として開始されることを特徴と
   する請求項８記載の多重プロセッサ・データ処理システ
   ムの動作方法。
10. 【請求項１０】 各ノードがデータ・プロセッサを含
    み、局所プロセッサ・カード・バスに接続された少くと
    も１つのプロセッサ・ノードを有する多重プロセッサ・
    データ処理システムにおいてメモリー書込オペレーショ
    ンを実行する方法であって、 前記プロセッサ・ノードにおいて、共同するデータ・プ
    ロセッサにより書込まれるデータ及び共同するデータイ
    ネーブル信号をバッファ記憶し、 前記バッファ記憶されたデータイネーブル信号の機能に
    従い、前記メモリー書込オペレーションがリード・モデ
    ィファイ・ライト（ＲＭＷ）オペレーションとして遂行
    されるべきか否かを確認することにより前記メモリー書
    込オペレーションを実行し、 前記リード・モディファイ・ライト・オペレーションと
    してメモリー書込オペレーションを遂行するべく確認さ
    れた場合、バッファ記憶されたデータイネーブル信号及
    びリード・モディファイ・ライト制御信号と共に前記バ
    ッファ記憶したデータを前記局所バスに送信し、 メモリー手段による受信のため、データ，リード・モデ
    ィファイ・ライト制御信号，及びデータイネーブル信号
    を前記局所バスから大域バスに結合し、 前記リード・モディファイ・ライト制御信号に応答し
    て、前記メモリー手段内の指定した記憶場所からデータ
    を読出し、該データを前記受信したデータイネーブル信
    号に従い前記受信したデータと選択的に組合わせ、予め
    読出し組合わせたデータを指定した記憶場所に記憶する
    各工程を含むことを特徴とするメモリー書込オペレーシ
    ョンの実行方法。