JPH0544238B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置に係り、より詳細には
電気通信交換機を制御する際に使用するデータ処
理装置に関するものである。

いわゆる「実時間」で動作する必要がある状況
でデータを処理する計算機は大型で非常に複雑な
電子装置である。また、該計算機は種々の記憶装
置中に保持された大量のデータに対するアクセス
を必要とし、多数の入力を有する。

或る状況において実時間で処理され得る入力の
個数に関する収容能力を増大するために計算機を
拡張するにつれて、或る入力を処理してから該入
力を次に処理するまでの間の周期は長くなる。

このように大きなデータ処理容量が必要である
状況では互いに同一なプログラムを実行する多数
の小型計算機が設けられる。

この方法でプログラムを実行する多数の小型計
算機は「多重処理システム」と称される。

多重処理システム内の任意の１つの計算機は該
システム内の他の計算機の影響を受けないある固
定データを有するが、任意の計算機の動作によつ
て処理され任意の計算機による後続の処理に影響
を与えるデータに対してはシステム内の計算機間
で交換を行なう必要がある。

従つて、多重処理システムの任意の計算機によ
つてアクセス可能なデータ記憶装置が設けられる
ことになる。データ記憶装置に対するアクセスは
通常任意の瞬間ではただ１つの計算機からしか行
なうことができなく、各計算機は記憶装置毎に該
記憶装置にアクセスする入出力インターフエース
を必要とすると理理解されよう。さらに別の計算
機を付加することによつて多重処理システムがさ
らに拡張された場合、共通の記憶装置に対するア
クセスインターフエースも同様に拡張されなけれ
ばならず、アクセス時間、即ち、データ記憶装置
の個々のアドレスにおいてデータを読出しまたは
記憶するのにかかる時間はそれに対応して長くな
る。

このように多重処理システム内の計算機の数を
増加させても該システムの実時間処理能力を比例
して増加させることにはならない。多重処理シス
テムが多数の計算機を備えている場合、さらに計
算機を付加しても実時間処理能力の点で有利にな
ることはない。なぜなら、多重処理システム内の
任意の計算機が共通の記憶装置中に保持されたデ
ータにアクセスするのにかかる時間の増加分は付
加された計算機のデータ処理能力の増加分が無効
となる程度に長くなるためである。

本発明の目的は多重処理システム内で動作する
多数の計算機が前述したような多重処理装置より
も大きな実時間データ処理能力を有するようなデ
ータ処理装置を提供することである。

本発明によれば、電気通信交換装置の制御に使
用するデータ処理装置であつて、該データ処理装
置は複数のデータ処理群から成り、各データ処理
群は複数のデータ処理ユニツトと高速アクセスデ
ータ記憶装置と第１の入出力手段と第２の入出力
手段を備え、上記複数のデータ処理ユニツトと上
記高速アクセスデータ記憶装置と上記第１の入出
力手段とを同期信号モードデータバスによつて接
続し、上記データ処理ユニツトは上記同期信号モ
ードデータバスによつて上記高速アクセスデータ
記憶装置に直接アクセスし、かつ上記高速アクセ
スデータ記憶装置に記憶されたデータに対し並列
的に動作し、上記第１の入出力手段と上記第２の
入出力手段と上記電気通信交換装置の交換装置群
とを非同期信号モードデータバスを介して接続
し、上記第１の入出力手段は上記同期信号モード
データバスに発信されたデータと上記非同期信号
モードデータバスに発信されたデータとの間にイ
ンターフエースを与えるように構成され、上記デ
ータ処理ユニツトと上記電気通信交換装置の交換
装置群との間で上記第１の入出力手段及び上記非
同期信号モードデータバスを介してデータ信号を
転送し、上記各データ処理群は上記電気通信交換
装置内の所定の被制御交換装置群で発生したデー
タの処理及びその交換装置群へのデータ信号の供
給の実行に専用され、上記第２の入出力手段は、
上記非同期信号モードデータバス上の並列データ
を他のデータ処理群の第２の入出力手段に伝送す
るために、直列形式に交換するように構成された
並／直列交換装置であるデータ処理装置が提供さ
れる。

本発明の利点はデータ処理群内の高速アクセス
記憶装置とデータ処理ユニツトとの間の直接アク
セスが同期信号モードで作動するデータバスによ
つて行なわれることである。

データ処理ユニツト（CPU）と交換装置の間
のデータ転送は非同期信号モードで作動するデー
タバスによつて行なわれ、第１入出力手段には同
期データバス上で伝送されるデータと非同期デー
タバス上で伝送されるデータの間にインターフエ
ースを与えるように構成される。

第２の入出力手段は非同期データバスによつて
アクセス可能であつて、非同期データバス上で並
列に発生したデータを直列に他のデータ処理群の
第２の各入出力手段に伝送するように構成された
並／直列交換装置である。

非同期データバスによつてアクセス可能な第２
のデータ記憶装置を設け、またバブルメモリ記憶
装置が好適であるバツクアツプ記憶装置を設ける
ことができる。

かかる構成により、多数のデータ処理ユニツト
は過度の遅れを生じることなく、高速アクセスデ
ータ記憶装置へのアクセスが可能となる。

本発明の実施例を添付図面を参照して以下に説
明する。

図面において、データ処理群は４つのデータ処
理ユニツト（中央処理ユニツトCPU）１〜４を
有しており、該CPUは各々外部で発生する電話
交換信号、ルート指定および料金情報に関して実
時間でデータを処理する各プログラムを実行して
いる。

各プログラムが動作するデータの一部は各々
128Kデータワード（1K＝1024）の８つの記憶ブ
ロツク１０〜１７で構成された高速アクセス記憶
装置中に保持され、各データワードは16データビ
ツト及び記憶データワード内の単一または二重ビ
ツト誤りを訂正するのに使用される６つの関連し
たパリテイビツトを有している。CPU１〜４に
よる記憶ブロツク１０〜１７に対するアクセスは
２つのクロツク装置７および８のうちの一方の制
御により２つの同期信号モードデータバス５およ
び６のうちの一方を介して行なわれる。記憶デー
タワードがデータブロツク１０〜１７の１つから
読出される際、16データビツトに関して単一パリ
テイビツトが発生される。

クロツク装置７および８は各々常時一致する信
号を発生し、クロツク装置のうちの一方、例え
ば、７はバス５および６上のデータ転送を制御
し、他方のクロツク装置８はモニタとして動作す
る。クロツク装置７が故障した場合は、他方のク
ロツク装置８はバス上のデータ転送時間のロスを
最小限にして、バス５および６を自動的に制御す
る。

記憶ブロツク１０〜１７は各々64Kのワードラ
ンダムアクセスメモリ（RAM）から成り、これ
らのRAMは内部に保持されたデータの周期的な
リフレツシユメントを必要とする。クロツク装置
７および８は15マイクロ秒毎にデータ記憶ブロツ
ク１０〜１７にリフレツシユメント命令を与えて
RAMに保持されたデータが部分的にまたは完全
に変更されないことを保証するように構成されて
いる。

同期信号モードデータバス５および６はCPU
１〜４による記憶ブロツク１０〜１７に保持され
たデータに対する高速なアクセスを与える。
CPU１〜４の１つがバスを介してアクセスを必
要とする際、CPUはアクセスが要求される同期
バス５または６のうちの作動中のラインに要求信
号を伝える。各記憶ブロツク１０〜１７はバス５
および６の一方または他方に割当てられ、その割
当てられたバスを介してのみアクセス可能であ
る。バスの故障の場合に記憶ブロツクは他方のバ
スに再割当てされ、従つて、群の４つのCPU１
〜４の処理力は一つのバスが故障した場合でも完
全に失われることはない。

同期バス５および６上の各データ転送周期はこ
こでは位相「Ａ」および位相「Ｂ」と称する２つ
の別個のタイミング区分を有していると考えるの
と都合が良い。記憶ブロツク１０〜１７のうちの
１つからCPU１〜４のうちの１つへのデータの
転送は同期バスの３つのデータ転送周期を要し、
その動作は以下のようになされる。

同期バスの第１データ転送周期の位相Ａにおい
て、記憶装置例えば記憶ブロツク１０に対するア
クセスを必要とするCPU例えば１は適切な同期
バス、例えば５のアドレス線上のアドレスを記憶
ブロツク１０のアドレスと比較することによつて
記憶ブロツク１０の利用可能性をチエツクする。
アドレスが一致した場合、CPU１は記憶ブロツ
ク１０が別のCPUによつて既にアクセスされて
いることを認識し、アドレス比較が繰り返される
次のデータ転送周期の位相Ａまで先に進行しな
い。

記憶ブロツク１０が空いてアクセス可能になる
と、CPU１は同期バス５のその各要求線上に信
号を発生することによつてバスにアクセスするよ
うに他のユニツトとの仲裁を行なう。CPU１は
バス５にアクセスする他の全部の装置の同期バス
５の各要求線を調べる。CPU１が後述のように
決定された最上位の優先度を有している場合、ア
クセスは次のデータ転送サイクルの位相Ａに継続
する。

第２データ転送サイクルの位相Ａにおいて、
CPU１は同期バス５の指令線上に指令を送り、
該指令は記憶ブロツク１０によつて行なわれるべ
き動作（読出しまたは書込み）を指示し、同期バ
ス５のアドレス線上に動作が行なわれるべきアド
レス、および（指令が書込みの場合は）同期バス
５のデータ線上に記憶されるべきデータを送る。
またCPU１はCPU１がバスの使用を試みている
ことを表示するスリー・アウト・オブ・シツクス
（three out of six）コードを同期バス５のうち
の許可承認ラインに発生する。

スリー・アウト・オブ・シツクスコードは個々
の群のCPU１に固有のもので、同期バス５にア
クセスする各ユニツトはそれ自身の固有のスリ
ー・アウト・オブ・シツクスコードを有してい
る。従つて、２つ以上のユニツトが同時に同期バ
ス５にアクセスしようとした場合、同期バスの許
可承認線上に４つ以上の信号が現われ、記憶ブロ
ツク１０は受信された他の情報には作用しない。
これが生じた場合、CPU１は次の転送周期の位
相「Ａ」の間で再びアクセス手順を開始する。

第２データ転送周期の位相Ｂおよび第３データ
転送周期の位相Ａにおいて記憶ブロツク１０はデ
ータバス５の指令線上の命令に従い（指令が読出
し命令の場合は）第３データ転送周期の位相Ｂで
要求されたデータを返送する。第３データ転送周
期の位相ＡおよびＢで記憶ブロツク１０は同期バ
ス５の応答線上に２ビツトコードを返送してデー
タ転送が成功したか、失敗したかを表示する。

データ処理群の外部の機器や記憶装置への、あ
るいは外部機器、装置からのデータ転送は２つの
入出力処理装置１８および１９のいずれかを介し
て行なわれる。入出力処理装置は同期バス５およ
び６にアクセスしかつ該バスからアクセス可能で
ある。CPU１〜４の１つがデータ処理群の外部
の装置へ、あるいは外部の装置からデータを転送
することを必要とする場合、それは記憶ブロツク
１０〜１７に対するアクセスに関して前述したの
と同じ態様で入出力処理装置１８および１９の一
方にアクセスする。そのようにアクセスされた入
出力処理装置１８または１９は、読出し指令でア
ドレスされた入出力処理装置１８または１９が何
もデータを返送することなく第３データ転送周期
の位相ＡおよびＢでデータバス５の応答線上に２
ビツト符号を返送すること以外は同様の態様で応
答する。次いでCPU１，２，３または４は待ち
状態に入る。この状態ではCPUが行なうバスア
クセスはデータが利用できるまで制限される。デ
ータが利用できるとき入出力処理装置、例えば１
８はCPU１〜４の１つによるアクセスに関して
上述したのと同じシーケンスで同期バスの１つ、
例えば５にアクセスする。同期バス５に対するア
クセスを得てから入出力処理装置１８はバス５の
指令線上に書込み命令が送るが（記憶装置に対す
る書込みの場合のように）第２データ転送周期の
位相「Ａ」でデータを送らず（記憶装置からの
CPUの読出しの場合のように）第３データ転送
周期の位相Ｂでデータを送る。

入出力処理装置１８および１９はCPU１〜４
によるアクセスに関して上述したのと同じ態様で
記憶ブロツク１０〜１７にアクセスする。

同期データバス５および６を構成している種々
の線に言及してきたが、各バスを構成している64
線を要約するのが便利であり、これらは以下の様
である。すなわち、 22線のアドレス用および１線のアドレスパリテ
イ用 16線のデータ用および１線のデータパリテイ用 ５線の指令信号用 11線の要求信号用 ６線の許可承認用 各１線の応答および転送バリデーシヨン（確
認）用 データ転送周期の位相指示、クロツク信号およ
びクロツク・オン・ライン指示もクロツク装置７
および８から与えられる。

クロツク・オン・ライン指示を除いた線の使用
は上述した。クロツク・オン・ライン信号はバス
にアクセスする全装置が同じ信号源に同期するよ
うにクロツク装置７または８のいずれが同期バス
５および６上の転送を制御しているかを指示する
のに使用される。

前述のように、同期バス５または６の一方に対
するアクセスを必要とするCPU１〜４または入
出力処理装置１８または１９は第１データ転送周
期の位相Ｂでその要求線上に信号を印加する。要
求信号に割当てられたデータバス５および６の11
線は以下のように配分されている。すなわち、ク
ロツク装置７または８からのリフレツシユ要求信
号用に１線、各入出力処理装置１８および１９用
に１線、およびCPU１〜４用に各１線である。
残りの４線は群の処理力を増加する必要がある場
合、付加的なCPU（図示せず）を付加することを
可能にするために設けられている。

第１データ転送周期の位相Ｂでバス５および６
の一方にアクセスするための仲裁において、要求
信号はアクセスしようとしている全装置によつて
分析されて、どの装置がデータ転送のためバスを
使用すべきかを決定する。リフレツシユ要求は最
上位の優先度の信号であり、バスに対する仲裁に
おいて常に成功し、入出力処理装置１８および１
９からの要求は第２位の優先度を有し、CPU１
〜４からの要求は最下位の優先度を有する。

従つて、クロツク装置７または８からのリフレ
ツシユ要求が存在しない場合で、入出力処理装置
１８および１９の一方のみがアクセスを要求する
場合はその１つの入出力処理装置１８または１９
はバスにアクセスできる。入出力処理装置１８お
よび１９の双方が同じデータバスにアクセスしよ
うとしている場合は常に上位の優先度を有する入
出力処理装置、例えば１８の方が成功する。

リフレツシユ要求も入出力処理装置１８および
１９のいずれかからの要求も存在しない場合はバ
スにアクセスしようとしているCPU１〜４のた
だ１つが成功する。CPU１〜４のうちの２つ以
上のCPUがバスにアクセスしようとしている場
合、最後にバスにアクセスしたCPUはアクセス
に成功しない。

データ処理群の内部について考察したが、次に
データ処理群の外部におけるデータの転送および
その使用法について考察する。入出力処理装置１
８および１９は、各インターフエース装置９を介
したマニユアル制御および検査のためCPU１〜
４に直接アクセスする制御コンソール２０および
２１を除いた他の全部の外部装置とCPU１〜４
との間の主要なインターフエースである。制御コ
ンソール２０および２１は例えばラスタ表示装置
およびマニユアル操作可能なキーボードを組み込
んでいる可視表示装置である。

外部装置にアクセスするため入出力処理装置１
８および１９は各非同期データバス２２および２
３を使用する。同期バス５または６と異なつて非
同期バス２２または２３はアドレスされる装置が
アドレスする装置に完全な承認を与えなければな
らないような態様で作動しなければならない。従
つて、非同期バス２２または２３の一方上のデー
タ転送は同期バス５または６の一方上のデータ転
送より緩慢である。しかしながらその構成は
CPU１〜４の処理能力を最大限に利用できるこ
とを保証している。

８つの拡張記憶ブロツク３０〜３７はデータバ
ス２２および２３のいずれかを介してアクセス可
能である。データ記憶ブロツク３０〜３７はデー
タ記憶ブロツク１０〜１７と同様の容量（128K
ワード）および構成（64KRAM）のものである。

アクセスは非同期データバス２２および２３を
介して各バツクアツプ記憶装置の制御インターフ
エース２４および２４′を介して各バツクアツプ
記憶装置に対して得ることができる。バツクアツ
プ記憶装置は各々例えば多数のバブルメモル記憶
装置４０〜４Ｎおよび４０′〜４N′、磁気テープ
記憶装置およびデイスクまたはドラム記憶装置２
５，２５′から構成される。

ハードウエアモジユールからの、あるいは該モ
ジユールへの入出力信号は各非同期バス２２，２
３を経て各並列インターフエース装置２６，２
６′によつて与えられ、該装置は５ボルト平衡線
２７，２７′を介して電話交換機（図示せず）の
ハードウエア（例えばスイツチング装置）にアド
レスおよびデータ信号を与え、そして受け取る。
平衡線２７，２７′上の信号の増幅が伸張装置２
８によつてなされ、それによつて、TTL論理素
子への直結によるなど他の方法によつて行う場合
よりも多数のハードウエアユニツトが並例インタ
ーフエース装置２６，２６′を介してアドレスす
ることが可能になる。

ここで、直列入出力インターフエース２９，２
９′と称する各並／直列および直／並列インター
フエース装置も非同期バス２２，２３からアクセ
ス可能なように設ける。

直列入出力インターフエース２９，２９′は電
話交換機における他のデータ処理群への接続のた
めのデータ転送リンクを与える。データ処理力を
徐々に拡大できるように他のデータ処理群は４台
のCPU１〜４より多い又は少ないものでもよい
が、各データ処理群は前述の処理群と同様であ
る。他の種類のデータ処理群を配設して同様の態
様で上述のデータ処理群と相互に動作するように
してもよいことを理解されたい。

前述のように、非同期バス２２，２３は完全な
承認モードで作動しなければならない。従つて、
各非同期バス２２，２３は以下のように定められ
た56線を備えている。即ち、 22線のアドレス用および１線のアドレスパリテ
イ用 16線のデータ用および１線のデータパリテイ用 ３線の指令信号用 ９線の要求信号用 ２線の進行信号用 各１線のバス要求およびバス許可用 非同期バス、例えば２２はその関連する各入出
力処理装置１８によつて通常制御され、入出力処
理装置１８は同期バス５および６と非同期バス２
２との間でデータを転送する。22本のアドレス線
はデータが記憶されるべき、あるいはそこからデ
ータが受け取られるべき場所を指示するデータを
搬送する。各ハードウエア装置（図示せず）はデ
ータ処理装置によつて記憶場所または記憶場所の
群として扱われる。各ハードウエア装置は固有の
22ビツトアドレスを有し、そのアドレスに対して
応答する。種々の記憶装置はそれらが各々接続さ
れているバス２２，２３のアドレス線上のアドレ
スの最上位ビツトから決定される割当範囲内のア
ドレスに応答する。

アクセスの完了はアドレスされた装置によつて
各データバスの進行線の１つに信号を返送するこ
とにより指示される。進行線の一つは（読出し
時）要求されたデータに関する正しいアクセスを
表示し、他の進行線はアクセス上の誤り、例えば
アドレスに関するアドレスバリテイまたはデータ
に関するデータバリテイとの非適合性を表示す
る。

２つの非同期バスのバス要求及びバス許可線は
各非同期バス、例えば２３の制御を入出力処理装
置１９からバツクアツプ記憶装置の制御装置２
４′に転送するのに使用される。例えば大量のデ
ータがバブルメモリ記憶ブロツク４０′〜４N′の
１つから記憶ブロツク１０〜１７の１つに（ある
いはその逆に）転送されようとしている場合、バ
ツクアツプ記憶装置の制御装置２４′はデータバ
ス２３のバス要求線に信号を印加させる。データ
バス２３に対して（例えば入出力処理装置１９を
介してアドレスするCPU１〜４の１つからの）
上位の優先度の要求が存在しない場合、入出力処
理装置１９はバス許可線上に信号を印加すること
によつて応答する。バツクアツプ記憶装置の制御
装置２４′は（他の処理群にデータを転送するた
め）直列入出力インターフエース２９′への直接
アクセスおよび記憶ブロツク１０〜１７にデータ
を送り、また該ブロツクからデータを取り出すた
めの直接アクセスを行ない得る。入出力処理装置
１９はデータバス２３を監視し、同期データバス
５および６の一方に装置に関するアドレスを受け
た場合、入出力処理装置１９は適切なアクセスを
行なう。

以上のように、本発明によれば、直列入出力イ
ンターフエース２９，２９′は交換機全体に共通
するデータに対する任意のCPUによるアクセス
を可能にする。各データ処理群は他のデータ処理
群のデータ記憶領域内に過度のアクセスを生じる
ことなく、その個々の制御責任に関連したデータ
を独立して処理することができる。従つて、現行
のデータ処理力の効率に大きな影響を及ぼすこと
なく交換機内にデータ処理力をさらに付加するこ
とが可能である。かかる利点は従来技術によつて
は得ることができなかつた。

【図面の簡単な説明】

図面は本発明一実施例のデータ処理装置群の１
つのブロツク図である。 １〜４…データ処理装置、５，６…同期信号モ
ードデータバス、７，８…クロツク装置、９…イ
ンターフエース装置、１０〜１７…高速アクセス
データ記憶ブロツク、１８，１９…入出力処理装
置、２０，２１…制御コンソール、２２，２３…
非同期信号モードデータバス、２４…バツクアツ
プ記憶装置制御インターフエース、２５…磁気テ
ープ記憶装置、２６…並列インターフエース装
置、２７…５ボルト平衡線、２８…伸張装置、２
９…直列入出力インターフエース、３０〜３７…
拡張記憶ブロツク、４０〜４Ｎ…バブルメモリ記
憶装置。

Claims (1)

1. 【特許請求の範囲】 １ 電気通信交換装置の制御に使用するデータ処
   理装置であつて、該データ処理装置は複数のデー
   タ処理群から成り、各データ処理群は複数のデー
   タ処理ユニツトと高速アクセスデータ記憶装置と
   第１の入出力手段と第２の入出力手段を備え、上
   記複数のデータ処理ユニツトと上記高速アクセス
   データ記憶装置と上記第１の入出力手段とを同期
   信号モードデータバスによつて接続し、上記デー
   タ処理ユニツトは上記同期信号モードデータバス
   によつて上記高速アクセスデータ記憶装置に直接
   アクセスし、かつ上記高速アクセスデータ記憶装
   置に記憶されたデータに対し並列的に動作し、上
   記第１の入出力手段と上記第２の入出力手段と上
   記電気通信交換装置の交換装置群とを非同期信号
   モードデータバスを介して接続し、上記第１の入
   出力手段は上記同期信号モードデータバスに発信
   されたデータと上記非同期信号モードデータバス
   に発信されたデータとの間にインターフエースを
   与えるように構成され、上記データ処理ユニツト
   と上記電気通信交換装置の交換装置群との間で上
   記第１の入出力手段及び上記非同期信号モードデ
   ータバスを介してデータ信号を転送し、上記各デ
   ータ処理群は上記電気通信交換装置内の所定の被
   制御交換装置群で発生したデータの処理及びその
   交換装置群へのデータ信号の供給の実行に専用さ
   れ、上記第２の入出力手段は、上記非同期信号モ
   ードデータバス上の並列データを他のデータ処理
   群の第２の入出力手段に伝送するために、直列形
   式に交換するように構成された並／直列交換装置
   であることを特徴とするデータ処理装置。 ２ 前記非同期信号モードデータバスによつてア
   クセスされるデータ記憶装置かがさらに設けられ
   た特許請求の範囲第１項記載のデータ処理装置。 ３ 前記非同期信号モードデータバスによつてア
   クセスされるバツクアツプデータ記憶装置が設け
   られた特許請求の範囲第２項記載のデータ処理装
   置。 ４ 前記バツクアツプデータ記憶装置と前記非同
   期信号モードデータバスとの間にインターフエー
   ス回路が設けられ、該インターフエース回路は前
   記バツクアツプデータ記憶装置からのデータを、
   前記非同期信号モードデータバスによりアクセス
   される他のデータ処理群に転送する特許請求の範
   囲第３項記載のデータ処理装置。