JPH06149730A - バスシステム，バス制御方式及びそのバス変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のモジュールがバスを介して階層的に接
続されたバスシステムにおいて、トランザクションの競
合による応答性、バス使用効率及びスル−プットの低下
を最小限に押さえることができるようにする。 【構成】 システムバス４０７，Ｉ／Ｏバス４１１〜４
１３はスプリットバスであり、リードアクセスの起動サ
イクルと応答データサイクルが分割可能なスプリット転
送をサポートする。いま、プロセッサ４０１がバス変換
装置４１０を介してＩ／Ｏ４１８にリード起動をかけた
が、これに対するＩ／Ｏ４１８の応答データサイクルに
入っていないとすると、システムバス４０７とＩ／Ｏバ
ス４１３は使用可能状態にあり、このため、プロセッサ
４０２が同じＩ／Ｏバス４１３のＩ／Ｏ４１９にリード
要求をしても、待たされることなく、プロセッサ４０１
からＩ／Ｏ４１９にトランザクションを発行することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タやワークステーション，オフィスコンピュータ等の情
報処理装置に用いられるバスシステム，バス制御方式及
びそのバス変換装置に関する。

【０００２】

【従来の技術】パ−ソナルコンピュ−タ，ワ−クステ−
ション等の情報処理システムに関する従来技術、特に、
システム内にリ−ドアクセスの起動サイクルと応答デ−
タサイクルが分割可能なスプリット転送をサポ−トして
いるバスを有する装置の制御方式及びそれを用いたシス
テムに関する技術は、例えば、特開平３−２５２８４８
号公報などに開示されている。また、スプリット転送を
サポ−トしているバスプロトコルとしては、例えば、
「Ｆｕｔｕｒｅｂｕｓ＋ Ｐ８９６．１ Ｌｏｇｉｃａ
ｌ Ｌａｙｅｒ Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ」（１
９９０、ＩＥＥＥ）などに記載されている。

【０００３】システムバスとしてスプリットバスを採用
する理由は、ＰＩＯアクセスやＤＭＡ転送などが競合し
たときの問題を解消することである。ＰＩＯアクセスや
ＤＭＡ転送などが競合した場合、アクセスタイムの遅い
メモリやＩＯといったモジュールがシステムバス上に存
在する場合、このモジュ−ルに対するリ−ドアクセスが
遅いために、その他のバストランザクションが発行でき
ずに待たされることになり、システムバスの応答性やス
ル−プットが低下する。

【０００４】そこで、システムバスのプロトコルとし
て、リ−ドアクセスの起動サイクルと応答デ−タサイク
ルを分割可能とし、これらサイクルの間に他のバスマス
タがトランザクションを発行することができるようにす
れば、１つのモジュ−ルに対する遅いリ−ドアクセスの
ためにその他のバストランザクションが発行できずに待
たされることを防ぐことができる。なお、リ−ドデ−タ
は、起動をかけられたスレ−ブ側のモジュ−ルがバス権
を取って、リ−ド応答を返してくる。

【０００５】システムバスとしてスプリットバスを採用
していれば、リ−ドトランザクションと新しい別のトラ
ンザクション要求とが競合しても、それらが別々モジュ
−ルに対するアクセスである限り、リ−ド起動をかけら
れているモジュ−ルのアクセスタイムが新しいトランザ
クション要求の待ち時間に影響をおよぼすことがなくな
る。このように、トランザクション競合時のシステムバ
スの応答性、使用効率及びスル−プットの向上を図るこ
とができるため、システムバスとしてスプリット転送を
サポ−トしたバスを採用するのが一般的となってきてい
る。

【０００６】また、従来の情報処理装置用バスの代表的
なものとしては、例えば、ＩＥＥＥＤｒａｆｔ Ｓｔａ
ｄｎａｒｄ Ｐ８９６．１Ｒ／Ｄ８．５ “Ｆｕｔｕｒ
ｅｂｕｓ＋ Ｌｏｇｉｃａｌ Ｌａｙｅｒ Ｓｐｅｃｉ
ｆｉｃａｔｉｏｎｓ、ＩＥＥＥ Ｃｏｍｐｕｔｅｒ Ｓ
ｏｃｉｅｔｙ Ｐｒｅｓｓ”（１９９１）に記載されて
いるフューチャーバスプラス（Ｆｕｔｕｒｅｂｕｓ＋）
が知られている。フューチャーバスプラスのように比較
的新しいバスにおいては、バス権を所有するマスタモジ
ュールがトランザクションを発行した時点で、転送相手
となるスレーブ側のモジュールの転送受付可否の状態を
知る手段が用意されており、その場合には、マスタモジ
ュールは一旦バス権を放棄し、一定時間経過後、再び同
一トランザクションをやりなおすこと（リトライ）が可
能なプロトコルとなっている。

【０００７】また、近年、バス上のモジュール間でライ
ト転送を行なう場合、受側のモジュールにライトアドレ
ス及びデータを溜め込むバッファを設け、このバッファ
内にアドレス及びデータを受け取った時点でこのモジュ
ールがアクノリッジ等を送出し、転送を終了させてしま
う手法が多く用いられる。これは、プロセッサが外部記
憶装置にライトアクセスする場合などにおいて、低速の
記憶装置に実際書き込みが完了するのを待たずにプロセ
ッサが次の処理に取りかかれるため、プロセッサの待ち
時間が小さくなり、ＣＰＵの性能を最大限に活かすこと
ができるようになるためである。低速の記憶装置のイン
タフェース部がゆっくりＩ／Ｏまでアクセスしている間
に、プロセッサが並行して次の処理に移ることができる
ため、システムの性能向上に効果があり、バス間の転送
でも、このような手法を取るのが一般的となっている。

【０００８】

【発明が解決しようとする課題】しかしながら、スプリ
ットバスを採用した上記従来技術では、リ−ドトランザ
クションと新しい別のトランザクション要求が競合した
場合、それらが別々のモジュ−ルに対するアクセスであ
る限り、格別問題はないが、これらトランザクション要
求が同一モジュ−ルに対するものである場合には、やは
りこのモジュ−ルがリ−ドデ−タを出力するまで次のト
ランザクション要求は待たされることになる。

【０００９】ところで、近年、他のシステムのＩＯ財産
を有効に利用するため、高速なシステムバスの下に、バ
スアダプタ（バス変換装置）を介して標準ＩＯバスなど
複数のＩＯバスを階層的に接続するシステムを構築する
ことが要求されている。この場合、システムバスから見
ると、バス変換装置はシステムバス上の１つのモジュ−
ルに対応することになり、バス変換装置を介した同一の
ＩＯバス上のＩＯを使用するトランザクションが競合す
ると、１つのトランザクションがＩＯバスを占有してい
るため、ＩＯバスがネックになってシステムバスのスプ
リット転送の効果を活かしきれないという問題があっ
た。

【００１０】また、スプリットバスを採用すると、リ−
ドアドレス以外にリ−ド応答を返す起動元の情報を保持
しておかなくてはならないなど、制御ハ−ドウェアが複
雑となり、制御論理量が増大化するといった問題が生じ
てくる。

【００１１】受側のモジュールにライトアドレス及びデ
ータを溜め込むバッファを設けるようにした上記従来技
術では、ＤＭＡ時のＩ／Ｏアダプタ起動のための初期化
手続きやセマフォオペレーション等、ＰＩ／Ｏライトア
クセスの順序の保証が必要なシーケンスのプログラミン
グを行なう場合、ＰＩ／Ｏライトアクセスの後に必ず同
一アドレスをリードし、トランザクションがＩ／Ｏまで
届いて書込みが完了しているか否かの確認作業（ベリフ
ァイ）をしなければならず、ソフトウェアを組む上でハ
ードウェアの都合によって制限を設けることになり、プ
ログラミング時の負担になるという問題がある。

【００１２】年々、ソフトウェアの開発量は増加の一途
をたどり、その開発負担を軽減することが重要となって
きている。しかも、上記のベリファイ作業は、ハードウ
ェア上の処理順序保証の都合でプログラムに制限を与え
るものであり、できれば、ソフトウェア開発者がハード
ウェアの制限を意識せずにプログラムを組める方が望ま
しい。

【００１３】本発明の第１の目的は、かかる問題を解消
し、複数のモジュールがバスを介して階層的に接続され
たバスシステムにおいて、トランザクションの競合によ
る応答性、バス使用効率及びスル−プットの低下を最小
限に押さえることができるようにしたバスシステム及び
そのバス変換装置を提供することにある。

【００１４】本発明の第２の目的は、最小の論理量でバ
スを階層渡りのトランザクションの競合による応答性、
バス使用効率及びスル−プットの低下を最小限に押える
ことができるようにしたバスシステム及びそのバス変換
装置を提供することにある。本発明の第３の目的は、処
理順序保証が必要なＰＩ／Ｏライトアクセスにおいて、
ソフトウェアによるベリファイ作業を省き、プログラム
を組む人が、ハードウェアを意識しないでプログラムを
組むことができるようにしたバスシステムを提供するこ
とにある。

【００１５】本発明の第４の目的は、従来のバス制御方
式を変更することなく、バス上のモジュールへの機能追
加でもって容易に上記第３の目的を達成できるようにし
たバスシステムを提供することにある。

【００１６】

【課題を解決するための手段】上記第１，第２の目的を
達成するため、本発明では、少なくともプロセッサと記
憶装置とが第１のバスに接続され、かつ入出力装置が接
続された第２のバスが所定数夫々バス変換装置を介して
該第１のバスに接続され、階層構造をなしたバスシステ
ムにおいて、該第１，第２のバスをスプリットバスとす
る。また、リ−ドトランザクションの応答サイクル時の
応答先をアドレス以外の専用信号線を用いた識別子で指
定し、該第１，第２のバスを経由してリ−ドトランザク
ションを行なう場合、前記識別子を前記第１，第２のバ
スで共通に使用するようにする。

【００１７】上記第３，第４の目的を達成するために、
本発明は、バスを介して少なくとも２以上のモジュール
間でデータ転送を可能とし、バス権を所有するマスタモ
ジュールのトランザクション起動先のスレーブ側モジュ
ールがトランザクション受付け不可能状態であることを
マスタモジュールに伝えると同時に、該マスタモジュー
ルがバス権を放棄した後、一定の期間を置いて、再びト
ランザクション起動をかけるリトライを要求するように
したバスシステムにおいて、トランザクション受付け可
能状態で起動をかけられたライトアクセスに対しても、
該スレーブ側モジュールが該マスタ側モジュールに対し
てリトライ要求するようにする。

【００１８】

【作用】プロセッサや記憶装置，バス変換装置が接続さ
れている第１のバスと入出力装置を該バス変換装置に接
続する第２のバスがともにスプリットバスとなっている
ため、バス変換装置を介した同一の第２のバス上の入出
力装置を使用するトランザクションが競合しても、１つ
のトランザクションがこの第２のバスを占有することを
防ぐことができ、このため、第２のバスがネックになっ
て第１のバスのスプリット転送の効果を活かしきれない
という問題を回避できる。即ち、システム中に１つのア
クセスタイムの遅い入出力装置が接続されていても、他
のアクセスのスル−プットや応答性が低下するのを防ぐ
ことができ、この結果、システム性能が向上することに
なる。また、スプリットバスを採用したことにより、リ
−ドアドレス以外に保持しておかなければならないリ−
ド応答を返すリード起動元の情報を、モジュ−ルＩＤで
指定するようにし、しかも、全階層のバスにわたって一
貫して使用する手段を設けたことにより、リ−ド応答先
情報の変換などによる制御ハ−ドウェアの複雑化を低減
できる。

【００１９】ＤＭＡ時のＩ／Ｏアダプタの初期設定手続
きやセマフォオペレーション等、ＰＩ／Ｏライトアクセ
スの順序の保証が必要なシーケンスプログラミングを行
なう場合、バス上のモジュール内部のコントロールレジ
スタにリトライモードを設定する。リトライモードを設
定後に起動がかけられたＰＩ／Ｏライトアクセスは、ス
レーブ側モジュールから必ずリトライ要求を受ける。実
際は、そのとき、スレーブ側のモジュールは対応するＩ
／Ｏに対しＰＩ／Ｏライトアクセスを開始している。Ｐ
Ｉ／Ｏアクセスを起動したマスタ側のモジュールは、一
定の時間を置いて、再び同一のライトアクセス起動を行
なうことになるが、スレーブ側モジュールは、ＰＩ／Ｏ
ライトが実際にＩ／Ｏまで届して完了するまでは、継続
的にリトライ要求を送出し続ける。その後、リトライ要
求を出したモジュールは、ＰＩ／Ｏライトが実際にＩ／
Ｏまで届いて完了したことを確認した時点で、マスタ側
モジュールからのリトライライトアクセス起動を受け付
けるようになるため、マスタモジュール（プロセッサ側
モジュール）が次の処理に移行したときには、直前のＰ
Ｉ／ＯライトはＩ／Ｏまで完全に書き込みが完了してい
ることになる。そのため、ＰＩ／Ｏライトの手続き順序
の保証が必要なシーケンスのプログラミングにおいて、
ＰＩ／Ｏリードによるベリファイ作業が不要となる。ま
た、マルチプロセッサシステムにおいては、リトライモ
ードをトランザクションのアドレスで見分けると、順序
保証が必要な一連のＰＩ／Ｏライト手続きを実行しよう
としているプロセッサからのアクセスのみの順序保証が
行い得、かつそれ以外のプロセッサからのＰＩ／Ｏライ
トアクセスがリトライ要求を受けずに済む。

【００２０】

【実施例】まず、本発明の実施例で用いるシステムバス
とＩ／Ｏバスのプロトコルについて、図２及び図３によ
り説明する。

【００２１】この実施例におけるシステムバスやＩ／Ｏ
バスは、バス幅と動作周波数以外、全く同一のプロトコ
ルになっており、いずれもアドレス／デ−タ多重型の同
期式バスであって、転送方式の特徴としては、リ−ドト
ランザクションが全てスプリットを前提にしている。こ
れらシステムバス，Ｉ／Ｏバスを構成する信号線として
は、多重化されたアドレス／デ−タ（Ａ／Ｄ）の信号
線、モ−ド指定制御線、転送要求元ＩＤの信号線及びア
−ビトレ−ション信号の信号線などである。

【００２２】モ−ド指定制御線の中には、アドレスサイ
クルであることを指定するアドレスバリッド（ＡＤＲ
Ｖ）信号、デ−タサイクルであることを指定するデ−タ
バリッド（ＤＡＴＡＶ）信号を含んでいる。転送要求元
ＩＤは、トランザクションの起動をかけたモジュ−ルを
示す識別子である。即ち、ライトアクセス，スプリット
リ−ドのアドレスサイクルではバスマスタ自身のＩＤが
出力され、スプリットリ−ドの応答デ−タサイクルでは
応答先モジュ−ルＩＤ（デ−タを受け取る側のモジュ−
ルＩＤ）が出力される。この転送要求元ＩＤの信号線
は、物理的にバスに接続できる数以上のモジュ−ルを指
定できるようになっている。これは、バスに直接接続さ
れるモジュ−ルのみならず、そのモジュ−ルがバスアダ
プタ（バス変換装置）である場合には、変換された後の
その先につながっている別のバス上のモジュ−ルにも割
り当てることを考えている。換言すると、複数の階層の
異なるバス間にわたって一貫したモジュ−ルＩＤを指定
し、効率的にデ−タ転送に応用できる。

【００２３】かかるバスを用いてリ−ドアクセスを行な
う場合には、図２に示すように、まず、リ−ドを行なう
モジュ−ルがバス使用権を獲得し、アドレスバリッド信
号ＡＤＲＶを負極性にして有効にすると同時に、リ−ド
アドレス（２０１）、転送要求元ＩＤ（２０３）及びモ
−ド指定制御信号（２０５）を出力する。その後、リ−
ドを行なうモジュ−ルはバス権を放棄する。アドレスサ
イクルで出力される転送要求元ＩＤは、リ−ド起動を行
なうモジュ−ル固有のＩＤである。

【００２４】一方、リ−ドされたモジュ−ルは、デ−タ
が準備でき次第、バス使用権を要求し、バス使用権を獲
得すると、デ−タバリッド信号ＤＡＴＡＶを負極性にし
て有効にすると同時に、リ−ドデ−タ（２０２）、転送
要求元ＩＤ（２０４）及びモ−ド指定制御信号（２０
６）を出力し、そして、バス権を放棄する。

【００２５】これで、一連のリ−ドアクセスが完了す
る。デ−タサイクルで出力される転送要求元ＩＤは、ア
ドレスサイクルで出力されたリ−ド起動を行なったモジ
ュ−ルのＩＤであり、リ−ド起動を受けたモジュ−ル
は、デ−タを返すまで転送要求元ＩＤを保持していなけ
ればならない。リ−ドを行なうモジュ−ルは、リ−ド起
動後、常に、リ−ド応答デ−タサイクルで出力される転
送要求元ＩＤを観測し、自分のＩＤと一致すると、それ
によって自分の発行したリ−ドに対する応答サイクルで
あることを認識してそのときのデ−タを取り込む。

【００２６】かかるバスを用いてライトアクセスを行な
う場合には、図３に示すように、まず、ライトを行なう
モジュ−ルがバス使用権を獲得し、アドレスバリッド信
号ＡＤＲＶを負極性にして有効にすると同時に、ライト
アドレス（３０１），転送要求元ＩＤ（３０３）及びモ
−ド指定制御信号（３０４）を出力する。そして、次の
サイクルにおいて、デ−タバリッド信号ＤＡＴＡＶを負
極性にして有効にすると同時に、ライトデ−タ（３０
２）を出力する。この間、出力される転送要求元ＩＤ
は、リ−ド起動を行なうモジュ−ル固有のＩＤである。
この後、ライトを行なうモジュ−ルはバス権を放棄す
る。

【００２７】一方、ライトされるモジュ−ルは、ライト
アドレスをデコ−ドすることによって自モジュ−ルに対
するアクセスであることを認識し、アドレス及びライト
デ−タを取り込む。

【００２８】次に、図４により、本発明によるスプリッ
トバス変換制御方式及びそのシステムの一実施例につい
て説明する。但し、４０１〜４０３はプロセッサ、４０
４はマルチプロセッサ対応のプロセッサバス、４０５は
プロセッサバス４０４とメインメモリ４０６とシステム
バス４０７との間のインタフェ−スを行なうコントロ−
ラ、４０６はメインメモリ、４０７はスプリット転送を
サポ−トしているシステムバス、４０８〜４１０はシス
テムバス４０７と各Ｉ／Ｏバスとのインタフェ−スを行
なうバスアダプタ（バス変換装置）、４１１〜４１３は
スプリット転送をサポ−トしているＩ／Ｏバス、４１４
〜４１９はＩ／Ｏである。

【００２９】同図において、システムバス４０７及びＩ
／Ｏバス４１３をスプリット転送をサポ−トし、それら
の間のバス変換をバス変換装置４１０が行なう。転送要
求元ＩＤは、プロセッサ４０１に“０”が、プロセッサ
４０２に“１”が、プロセッサ４０３に“２”が、バス
変換装置４０８に“３”が、バス変換装置４０９に
“４”が、Ｉ／Ｏ４１８に“５”が、Ｉ／Ｏ４１９に
“６”が夫々割り当てられている。なお、各モジュ−ル
固有のかかる転送要求元ＩＤは、固定の信号ピンなどで
設定する。

【００３０】次に、図４におけるバス変換装置の一構成
例とこの実施例におけるデ−タの転送方式について、図
４のシステムバス４０７、バス変換装置４１０及びＩ／
Ｏバス４０３の部分を拡大した図１を用いて説明する。
但し、図１において、１はバス変換装置であって、図４
のバス変換装置４１０に相当し、Ａバス（スプリットバ
ス）は図４のシステムバス４０７に、Ｂバス（スプリッ
トバス）は図４のＩ／Ｏバス４１３に夫々相当する。ま
た、２，３はＰＩＯアクセス時のアドレスやデ−タ，制
御情報等を保存するＰＩＯバッファ、４，５はＤＭＡア
クセス時のアドレスやデ−タ，制御情報等を保存するた
めのＤＭＡバッファ、６はＰＩＯバッファ２のアドレス
バッファ、７はＰＩＯバッファ２のデ−タバッファ、８
はＰＩＯバッファ２用のデ−タサイジング部、９はＰＩ
Ｏバッファ２のアクセス制御情報バッファ、１０はＰＩ
Ｏバッファ２の転送要求元ＩＤバッファ、１１はＰＩＯ
バッファ３のアドレスバッファ、１２はＰＩＯバッファ
３のデ−タバッファ、１３はＰＩＯバッファ３用のデ−
タサイジング部、１４はＰＩＯバッファ３のアクセス制
御情報バッファ、１５はＰＩＯバッファ３の転送要求元
ＩＤバッファ、１６はＤＭＡバッファ４のアドレスバッ
ファ、１７はＤＭＡバッファ４のデ−タバッファ、１８
はＤＭＡバッファ４用のデ−タサイジング部、１９はＤ
ＭＡバッファ４のアクセス制御情報バッファ、２０はＤ
ＭＡバッファ４の転送要求元ＩＤバッファ、２１はＤＭ
Ａバッファ５のアドレスバッファ、２２はＤＭＡバッフ
ァ５のデ−タバッファ、２３はＤＭＡバッファ５用のデ
−タサイジング部、２４はＤＭＡバッファ５のアクセス
制御情報バッファ、２５はＤＭＡバッファ５の転送要求
元ＩＤバッファ、２６はＰＩＯ制御部、２７はＡバス制
御部、２８はＡバスのバス権調停部、２９はＤＭＡ制御
部、３０はＢバス制御部、３１はＢバスのバス権調停
部、３２〜３７は双方向バスドライバ、３８〜５１はセ
レクタ、５２はＰＩＯ制御部２６及びＤＭＡ制御部２９
がＡバスもしくはＢバスを使用する場合の調停を行なう
アクセス調停部、５３はＰＩＯ時のデ−タ出力パス、５
４はＤＭＡ時のデ−タ出力パス、５５はＤＭＡ時のアド
レス出力パス、５６はＰＩＯ時のアドレス出力パス、６
０はＡバスの多重化されたアドレス／デ−タ（Ａ／Ｄ）
線、６１はＡバスの制御信号線、６２はＡバスのア−ビ
トレ−ション信号線、６３はＡバスの転送要求元ＩＤ用
信号線、６４はＢバスの多重化されたアドレス／デ−タ
（Ａ／Ｄ）線、６５はＢバスの制御信号線、６６はＢバ
スのア−ビトレ−ション信号線、６７はＢバスの転送要
求元ＩＤ用信号線、７０はＡバスからのＰＩＯアクセス
がバス変換装置１に対するものであることを判定するた
めのアドレスデコ−ダ、７１はＢバスからのＤＭＡアク
セスがバス変換装置１に対するものであることを判定す
るためのアドレスデコ−ダ、７２はＢバスからのＰＩＯ
リ−ドの応答トランザクションがバス変換装置１に対す
るものであることを判定するための転送要求元ＩＤ比較
器、７３はＡバスからのＤＭＡリ−ドの応答トランザク
ションがバス変換装置１に対するものであることを判定
するための転送要求元ＩＤ比較器である。

【００３１】この実施例では、ＰＩ／Ｏバッファ及びＤ
ＭＡバッファは夫々ＰＩ／Ｏバッファ２，３、ＤＭＡバ
ッファ４，５と２面ずつあり、同時に２つまでの起動を
受け付けることができる。バッファが両面とも使用中の
場合には、それ以降にかけられた起動を受け付けず、リ
トライ要求を起動モジュ−ルに要求する。リトライ要求
を受けたモジュ−ルは、一定のインタ−バルの後、再び
トランザクションを実行しなければならない。

【００３２】次に、データ転送方式について説明する。 （１）ＰＩ／Ｏリ−ドアクセス ここでは、図４において、プロセッサ４０１がスプリッ
トＩ／Ｏバス４１３上のＩ／Ｏ４１８からデ−タをリ−
ドするものとする。この場合には、コントロ−ラ４０５
はシステムバス４０７（図１でのＡバス）上のモジュ−
ルであるから、そのプロトコルに従って、バス変換装置
４１０に対しリ−ド起動をかけてくる。

【００３３】そこで、図１において、ＰＩ／Ｏバッファ
２が空いているものとすると、アドレスバリッド信号Ａ
ＤＲＶが有効になった時点で、Ａバスの多重化されたア
ドレス／デ−タ線６０から、双方向バスドライバ３２を
介してリ−ドアドレスをアドレスバッファ６に取り込
む。これと同時に、双方向バスドライバ３３を介してリ
−ドアクセスであることなどの制御情報がアクセス制御
情報バッファ９に、双方向バスドライバ３４を介してリ
−ドトランザクションを発行したモジュ−ル（図４での
プロセッサ４０１）を示すＩＤ（“０”）が転送要求元
ＩＤバッファ１０に夫々格納される。

【００３４】ＰＩ／Ｏ制御部２６はアクセス制御情報バ
ッファ９内の情報を受け、Ｂバスにリ−ド起動を行なう
ために、Ｂバス制御部３０を使用する要求をアクセス調
停部５２に対して出力する。これによる調停後、ＰＩ／
Ｏ制御部２６は、Ｂバス制御部３０とバス権調停部３１
とを介し、バス使用権要求を出力する。Ｂバスからバス
使用が許可されると、ＰＩ／Ｏ制御部２６はＢバス制御
部３０を制御し、Ｂバスプロトコルに従って、セレクタ
４０，ＰＩ／Ｏ時のアドレス出力パス５６，セレクタ３
９及び双方向バスドライバ３５を経由してＢバスのアド
レス／データ線６４にリ−ドアドレスを出力する。これ
と同時に、転送要求元ＩＤバッファ１０に格納された図
４のプロセッサ４０１を示すＩＤ（“０”）をセレクタ
４８，５１及び双方向バスドライバ３７を介してＢバス
の転送要求元ＩＤ用信号線６７に出力する。これが終る
と、バス変換装置１はＢバスのバス権を放棄する。

【００３５】一方、リ−ド起動を受けたＩ／Ｏ４１８は
デ−タが準備できた時点でＢバスのバス権を獲得し、デ
−タバリッド信号ＤＡＴＡＶを有効にすると同時に、ア
ドレス／デ−タ線６４にリ−ドデ−タをドライブし、ま
た、同時に、転送要求元ＩＤ用信号線６７にリ−ド起動
をかけられたときにバス変換装置１から出力された転送
要求元ＩＤ（“０”）をそのまま出力する。このため、
Ｉ／Ｏ４１８では、リ−ド起動をかけられたときに出力
されるこの転送要求元ＩＤ（“０”）を保持しておく。

【００３６】バス変換装置１は、上記のようにＰＩ／Ｏ
リ−ドをＢバスに起動した後では、Ｂバスを介してリ−
ド応答トランザクションがくる度に、ＩＤ比較器７２に
よってＢバス上のＩＤと転送要求元ＩＤバッファ１０に
格納されたＩＤ（“０”）とが一致するかどうかを常に
観測している。そして、これらＩＤが一致すると、それ
によって待っていたリ−ド応答が返ってきたと認識し、
Ｂバス上のデ−タを双方向バスドライバ３５を介してデ
−タバッファ７に格納する。

【００３７】そこで、ＰＩ／Ｏ制御部２６は、リ−ド応
答が返ってきたことを認識すると、今度はアクセス調停
部５２，Ａバス制御部２７及びバス権調停部２８を介し
てＡバスのバス権を獲得しにいく。そして、Ａバスから
バス使用を許可されると、ＰＩ／Ｏ制御部２６はＡバス
制御部２７を制御し、Ａバスプロトコルに従い、セレク
タ４１，ＰＩ／Ｏ時のデ−タ出力パス５３，セレクタ３
８及び双方向バスドライバ３２を介してＡバスのアドレ
ス／データ線６０にリ−ドデ−タを出力する。これと同
時に、転送要求元ＩＤバッファ１０に格納されたＩＤ
（“０”）をセレクタ４８，５０及び双方向バスドライ
バ３４を介してＡバスの転送要求元ＩＤ用信号線６３に
出力する。このとき、必要であれば、デ−タサイジング
部８によってデ−タのサイジングを行なう。そして、バ
ス変換装置１はＡバスのバス権を放棄する。

【００３８】これにより、図４では、コントロ−ラ４０
５が、バス変換装置１と同様に、転送要求元ＩＤ
（“０”）によって自分に対するリ−ド応答であること
を認識し、そのデ−タを取り込んでプロセッサ４０１に
返すという一連の制御を行なう。バス変換装置１のＰＩ
／Ｏバッファ３が空いている場合も、以上と同様の動作
を行なう。

【００３９】以上の動作でのデータの流れを図５に示
す。

【００４０】（２）ＰＩ／Ｏライトアクセス ここでは、図４において、プロセッサ４０１がスプリッ
トＩ／Ｏバス４１３上のＩ／Ｏ４１８にライトアクセス
をするものとする。

【００４１】図４でのコントロ−ラ４０５はシステムバ
ス４０７（図１でのＡバス）上のモジュ−ルであるか
ら、そのプロトコルに従い、バス変換装置４１０に対し
てライト起動をかけてくる。

【００４２】そこで、図１において、ＰＩ／Ｏバッファ
２が空いているものとすると、アドレスバリッド信号Ａ
ＤＲＶが有効になった時点で、Ａバスの多重化されたア
ドレス／デ−タ線６０から双方向バスドライバ３２を介
してライトアドレスがアドレスバッファ６に取り込まれ
る。また、次のサイクルのデ−タバリッドＤＡＴＡＶが
有効になった時点で、アドレス／デ−タ線６０から双方
向バスドライバ３２を介してライトデ−タがライトデ−
タ７に取り込まれる。これと同時に、双方向バスドライ
バ３３を介してライトアクセスであることなどを示す制
御情報がアクセス制御情報バッファ９に、双方向バスド
ライバ３４を介してライトトランザクションを発行した
モジュ−ル（図４でのプロセッサ４０１）を示すＩＤ
（“０”）が転送要求元ＩＤバッファ１０に夫々格納さ
れる。

【００４３】ＰＩ／Ｏ制御部２６は、アクセス制御情報
バッファ９内の情報を受けて、Ｂバスにライト起動を行
なうために、Ｂバス制御部３０を使用する要求をアクセ
ス調停部５２に対して出力する。この調停が終ると、Ｐ
Ｉ／Ｏ制御部２６は、Ｂバス制御部３０及びバス権調停
部３１を介してＢバスの使用権要求を出力する。

【００４４】Ｂバスからバス使用を許可されると、ＰＩ
／Ｏ制御部２６はＢバス制御部３０を制御して、Ｂバス
プロトコルに従い、セレクタ４０，ＰＩ／Ｏ時のアドレ
ス出力パス５６及び双方向バスドライバ３５を経由して
ライトアドレスをＢバスのアドレス／データ線６４に出
力する。また、次のサイクルでは、セレクタ４１，ＰＩ
／Ｏ時のデ−タ出力パス５３，セレクタ３９及び双方向
バスドライバ３５を経由してライトデ−タをＢバスのア
ドレス／データ線６４に出力する。これと同時に、転送
要求元ＩＤバッファ１０に格納されているＩＤ
（“０”）をセレクタ４８，５１及び双方向バスドライ
バ３７を介してＢバスの転送要求元ＩＤ用信号線６７に
出力する。そして、バス変換装置１はＢバスのバス権を
放棄する。

【００４５】ライト起動を受けたＩ／Ｏは、アドレスに
よって自分に対するライト起動であることを認識し、取
り込んだデ−タの書き込みを行なう。

【００４６】以上の動作でのデータの流れを図６に示
す。

【００４７】（３）ＤＭＡリ−ドアクセス ここでは、図４において、Ｉ／Ｏバス４１３上のＩ／Ｏ
４１８がメインメモリ４０６からＤＭＡリ−ドを行なう
ものとする。この場合には、Ｉ／Ｏ４１８はＩ／Ｏバス
４１３（図１でのＢバス）上の１つのモジュ−ルである
から、そのプロトコルに従い、バス変換装置４１０に対
してＤＭＡリ−ドの起動をかける。

【００４８】そこで、図１において、ＤＭＡバッファ４
が空いているものとすると、アドレスバリッドＡＤＲＶ
が有効になった時点で、Ｂバスの多重化されたアドレス
／デ−タ線６４から双方向バスドライバ３５を介してリ
−ドアドレスがアドレスバッファ１６に取り込まれる。
これと同時に、双方向バスドライバ３６を介してリ−ド
アクセスであることなどを示す制御情報がアクセス制御
情報バッファ１９に、双方向バスドライバ３７を介して
リ−ドトランザクションを発行したモジュ−ル（図４で
のＩ／Ｏ４１８）を示すＩＤ（“５”）が転送要求元Ｉ
Ｄバッファ２０に夫々格納される。

【００４９】ＤＭＡ制御部２９はアクセス制御情報バッ
ファ１９内の情報を受けて、Ａバスにリ−ド起動を行な
うために、Ａバス制御部２７を使用する要求をアクセス
調停部５２に対して出力する。この調停が終了すると、
ＤＭＡ制御部２９はＡバス制御部２７及びバス権調停部
２８を介してＡバスの使用権要求を出力する。

【００５０】Ａバスからバス使用を許可されると、ＤＭ
Ａ制御部２９はＡバス制御部２７を制御して、Ａバスの
プロトコルに従い、セレクタ４２，ＤＭＡ時のアドレス
出力パス５５，セレクタ３８及び双方向バスドライバ３
２を経由してリ−ドアドレスを出力する。これと同時
に、転送要求元ＩＤバッファ２０に格納されているＩＤ
（“５”）をセレクタ４９，５０及び双方向バスドライ
バ３４を介してＡバスの転送要求元ＩＤ用信号線６３に
出力する。そして、バス変換装置１はＡバスのバス権を
放棄する。

【００５１】一方、図４において、リ−ド起動を受けた
コントロ−ラ４０５はメインメモリ４０６から対応する
アドレス部を読み出し、デ−タが準備できた時点でＡバ
スのバス権を獲得してデ−タバリッド信号ＤＡＴＡＶを
有効にし、これと同時に、図１のＡバスのアドレス／デ
−タ線６０にリ−ドデ−タをドライブするし、かつＡバ
スの転送要求元ＩＤ用信号線６３に、リ−ド起動がかけ
られたときにバス変換装置１から送られてきた転送要求
元ＩＤ（“５”）をそのまま出力する。このためには、
図４のコントロ−ラ４０５はリ−ド起動を受けたときに
送られてきたこの転送要求元ＩＤ（“５”）を保持して
おく。

【００５２】図１において、バス変換装置１は、ＤＭＡ
リ−ドをＡバスに起動すると、Ａバスを介してリ−ド応
答トランザクションが来る度に、ＩＤ比較器７３によっ
てＡバス上のＩＤと転送要求元ＩＤバッファ２０に格納
されているＩＤ（“５”）とが一致するかどうかを常に
観測している。そして、これらＩＤが一致したときに
は、それにより待っているリ−ド応答が返ってきたと認
識し、Ａバス上のデ−タを双方向バスドライバ３２を介
してデ−タバッファ１７に格納する。

【００５３】そこで、ＤＭＡ制御部２９は、リ−ド応答
が返ってきたことを認識すると、アクセス調停部５２，
Ｂバス制御部３０及びバス権調停部３１を介してＢバス
のバス権を獲得にいく。そして、Ｂバスからバス使用を
許可されると、ＤＭＡ制御部２９はＢバス制御部３０を
制御し、Ｂバスプロトコルに従い、セレクタ４３，ＤＭ
Ａ時のデ−タ出力パス５６，セレクタ３９及び双方向バ
スドライバ３５を介してリ−ドデ−タをＢバスのアドレ
ス／データ線６４に出力する。これと同時に、転送要求
元ＩＤバッファ２０に格納されているＩＤ（“５”）を
セレクタ４９，５１及び双方向バスドライバ３７を介し
てＢバスの転送要求元ＩＤ用信号線６７に出力する。こ
のとき、必要であれば、デ−タサイジング部１８により
デ−タのサイジンを行なう。そして、バス変換装置１は
Ｂバスのバス権を放棄する。

【００５４】図４のＩ／Ｏ４１８は、バス変換装置１と
同様に、転送要求元ＩＤ（“５”）によって自分に対す
るリ−ド応答であることを認識し、そのデ−タを取り込
むという一連の制御を行なう。バス変換装置１のＤＭＡ
バッファ５が空いている場合も、上記と同様の動作を行
なう。

【００５５】以上の動作でのデータの流れを図７に示
す。

【００５６】（４）ＤＭＡライトアクセス ここでは、図４において、Ｉ／Ｏバス４１３上のＩ／Ｏ
４１８がメインメモリ４０６に対してＤＭＡライトを行
なうものとする。この場合には、Ｉ／Ｏ４１８はＩ／Ｏ
バス４１３（図１でのＢバス）上の１つのモジュ−ルで
あるから、そのプロトコルに従い、バス変換装置４１０
に対してＤＭＡライトの起動をかける。

【００５７】そこで、図１において、ＤＭＡバッファ４
が空いているものとすると、アドレスバリッド信号ＡＤ
ＲＶが有効になった時点で、Ｂバスの多重化されたアド
レス／デ−タ線６４から双方向バスドライバ３５を介し
てライトアドレスがアドレスバッファ１６に取り込まれ
る。また、次のサイクルのデ−タバリッド信号ＤＡＴＡ
Ｖが有効になった時点で、Ｂバスのアドレス／デ−タ線
６４から双方向バスドライバ３５を介してライトデ−タ
がライトデ−タ１７に取り込まれ、これと同時に、双方
向バスドライバ３６を介してライトアクセスであること
などを示す制御情報がアクセス制御情報バッファ１９
に、双方向バスドライバ３７を介してライトトランザク
ションを発行したモジュ−ル（図４でのＩ／Ｏ４１８）
を示すＩＤ（“５”）が転送要求元ＩＤバッファ２０に
夫々格納される。

【００５８】そこで、ＤＭＡ制御部２９はアクセス制御
情報バッファ１９内の情報を受け、Ａバスにライト起動
を行なうために、Ａバス制御部２７を使用する要求をア
クセス調停部５２に対して出力する。この調停が終る
と、ＤＭＡ制御部２９は、Ａバス制御部２７及びバス権
調停部２８を介してＡバスの使用権要求を出力する。

【００５９】Ａバスからバス使用を許可されると、ＤＭ
Ａ制御部２９はＡバス制御部２７を制御し、Ａバスプロ
トコルに従い、セレクタ４２，ＤＭＡ時のアドレス出力
パス５５，セレクタ３８及び双方向バスドライバ３２を
経由してライトアドレスをＡバスのアドレス／データ線
６０に出力する。また、次のサイクルでは、セレクタ４
３，ＤＭＡ時のデ−タ出力パス５４，セレクタ３８及び
双方向バスドライバ３２を経由してライトデ−タをＡバ
スのアドレス／データ線６０に出力する。これと同時
に、転送要求元ＩＤバッファ２０に格納されているＩＤ
（“５”）をセレクタ４９，５０及び双方向バスドライ
バ３４を介してＡバスの転送要求元ＩＤ用信号線６３に
出力する。そして、バス変換装置１はＡバスのバス権を
放棄する。

【００６０】そこで、図４において、ライト起動を受け
たコントロ−ラ４０５はアドレスによって自分に対する
ライト起動であることを認識し、取り込んだデ−タをメ
インメモリ４０６に書き込む。

【００６１】以上の動作でのデータの流れを図８に示
す。

【００６２】以上はこの実施例の通常のアクセス動作で
あったが、次に、アクセス競合が生じた場合のこの実施
例の動作について説明する。

【００６３】（４）ＰＩ／Ｏリ−ド中のＤＭＡライト
（またはリ−ド） 図４において、プロセッサ４０１がＩ／Ｏバス４１３上
のＩ／Ｏ４１８に対してＰＩ／Ｏリ−ド起動中に、Ｉ／
Ｏバス４１３上のＩ／Ｏ４１９がメインメモリ４０６に
対してＤＭＡライト（またはリ−ド）転送を行なう要求
をするものとする。

【００６４】この場合には、まず、コントロ−ラ４０５
によってシステムバス４０７上にリ−ド起動がかけら
れ、プロセッサ４０１からのＰＩ／Ｏリ−ドアクセス
が、図１のバス変換装置４１０におけるＰＩ／Ｏバッフ
ァ２，３（図１）のいずれか一方に格納される。そこ
で、バス変換装置４１０からＩ／Ｏバス４１３上にリ−
ド起動がかけられ、Ｉ／Ｏ４１８がリ−ド要求を受け付
ける。かかる状態では、リ−ド要求を受け付けたＩ／Ｏ
４１８が応答リ−ドデ−タが準備できるまで、システム
バス４０７とＩ／Ｏバス４１３はともに使用可能状態と
なっている。このために、Ｉ／Ｏ４１９がメインメモリ
４０６に対してＤＭＡライト（またはリ−ド）転送要求
を出しても、待たされずにトランザクションを発行する
ことができる。

【００６５】かかる動作を図９（ａ）に示し、これと比
較のために、Ｉ／Ｏバス４１３がスプリット対応になっ
ていない場合の動作を図９（ｂ）に示す。但し、図９に
おいて、丸で囲んだＡはＰＩ／Ｏリードアクセスであ
り、丸で囲んだＤはリードデータである。また、Ｉ／Ｏ
のリ−ドアクセスタイムは１０サイクルとした。

【００６６】（５）ＤＭＡリ−ド中のＰＩ／Ｏライト
（またはリ−ド） 図４において、Ｉ／Ｏバス４１３上のＩ／Ｏ４１９がメ
インメモリ４０６に対してＤＭＡリ−ド起動中に、プロ
セッサ４０１がＩ／Ｏバス４１３上のＩ／Ｏ４１８に対
してＰＩ／Ｏライト（またはリ−ド）を行なうものとす
る。

【００６７】この場合には、まず、Ｉ／Ｏ４１９からの
ＤＭＡリ−ドアクセスは、Ｉ／Ｏ４１９からＩ／Ｏバス
４１３上にリ−ド起動がかけられ、バス変換装置４１０
のＤＭＡバッファ４，５（図１）いずれか一方に格納さ
れる。そこで、バス変換装置４１０からシステムバス４
０７上にリ−ド起動がかけられ、コントロ−ラ４０５が
リ−ド要求を受け付けてメインメモリ４０６のリ−ドを
開始する。かかる状態では、リ−ド要求を受け付けたコ
ントロ−ラ４０５が、メインメモリの読出しを終了して
応答リ−ドデ−タが準備できるまで、システムバス４０
７とＩ／Ｏバス４１３はともに使用可能状態となってい
る。このため、プロセッサ４０１からＩ／Ｏ４１８に対
するＰＩ／Ｏライト（またはリ−ド）転送要求が発生し
ても、待たされずにコントロ−ラ４０５を介してトラン
ザクションを発行することができる。

【００６８】かかる動作を図１０（ｂ）に示し、これと
比較するために、Ｉ／Ｏバス４１３がスプリット対応に
なっていない場合の動作を図１０（ａ）に示す。ここで
の符号は図９と同様であり、また、メインメモリのリ−
ドアクセスタイムは５サイクルとした。

【００６９】（６）ＰＩ／Ｏリ−ド同志の競合 図４において、プロセッサ４０１がＩ／Ｏバス４１３上
のＩ／Ｏ４１８に対してＰＩ／Ｏリ−ド起動中に、プロ
セッサ４０２がＩ／Ｏバス４１３上のＩ／Ｏ４１９に対
してＰＩ／Ｏリ−ドを起動するものとする。

【００７０】この場合には、プロセッサ４０１からのＰ
Ｉ／Ｏリ−ドアクセスは、コントロ−ラ４０５によって
システムバス４０７上にリ−ド起動がかけられ、バス変
換装置４１０のＰＩ／Ｏバッファ２，３のいずれか一方
に格納される。次に、バス変換装置４１０からＩ／Ｏバ
ス４１３上にリ−ド起動がかけられ、Ｉ／Ｏ４１８がリ
−ド要求を受け付ける。かかる状態では、リ−ド要求を
受け付けたＩ／Ｏ４１８が応答リ−ドデ−タを準備でき
るまで、システムバス４０７とＩ／Ｏバス４１３はとも
に使用可能状態となっている。このために、プロセッサ
４０２からＩ／Ｏ４１９に対するＰＩ／Ｏリ−ド要求が
発生しても、待たされずにトランザクションを発行する
ことができる。

【００７１】かかる動作を図１１（ｂ）に示し、これと
比較するために、Ｉ／Ｏバス４１３がスプリット対応に
なっていない場合の動作を図１１（ａ）に示す。ここで
の符号は図９と同様であり、また、メインメモリのリ−
ドアクセスタイムは１０サイクルとした。

【００７２】ところで、この場合、バス変換装置４１０
に対する応答は、Ｉ／Ｏ４１８、４１９のどちらのリ−
ド応答デ−タが先に返ってくるかわからないが、応答サ
イクル時にＩ／Ｏが転送要求元ＩＤを出力してくるの
で、そのまま転送要求元ＩＤを付加し、システムバス４
０７に転送してやればよい。このときのデ−タの流れを
図１２に示す。

【００７３】この実施例においては、上記のように、Ｐ
Ｉ／ＯバッファとＤＭＡバッファとを２面ずつ備えてい
るので、ＰＩ／Ｏアクセス２件、ＤＭＡ転送２件の合計
４件を並列に処理することができる。

【００７４】図１３は本発明によるバスシステムの他の
実施例を示す構成図であって、１３０１はプロセッサ・
メモリバス、１３０２はシステムバス、１３０３〜１３
０５はＩ／Ｏバス、１３０６〜１３０８はプロセッサ、
１３０９は主記憶装置（メインメモリ）、１３１０〜１
３１３はバス変換装置、１３１４〜１３１９はＩ／Ｏア
ダプタ、１３２０〜１３２５はＩ／Ｏである。

【００７５】この実施例は、図１３に示すように、プロ
セッサ・メモリバス１３０１、システムバス１３０２及
びＩ／Ｏバス１３０３〜１３０５までの３層の階層バス
構造をなしている。プロセッサ・メモリバス１３０１に
は、ｎ個のプロセッサ１３０６，１３０７，……，１３
０８と、メインメモリ１３０９が接続されており、この
プロセッサ・メモリバス１３０１はバス変換装置１３１
０を介してシステムバス１３０２に接続されている。ま
た、このシステムバス１３０２には、Ｉ／Ｏバス１３０
３，１３０４，１３０５が夫々バス変換装置１３１１，
１３１２，１３１３を介して接続されている。そして、
Ｉ／Ｏバス１３０３にはＩ／Ｏアダプタ１３１４，１３
１５を介してＩ／Ｏ１３２０，１３２１が、Ｉ／Ｏバス
１３０４にはＩ／Ｏアダプタ１３１６，１３１７を介し
てＩ／Ｏ１３２２，１３２３が、Ｉ／Ｏバス１３０５に
はＩ／Ｏアダプタ１３１８，１３１９を介してＩ／Ｏ１
３２４，１３２５が夫々接続されている。

【００７６】システムバス１３０２には、図１４に示す
ように、リトライ要求信号線１４０７が存在しており、
これにより、リトライ要求を受けたマスタモジュール
は、一旦バス権を放棄し、一定の時間後に再び同じトラ
ンザクションを発行することになっている。

【００７７】なお、図１４において、１４０１〜１４０
３はシステムバス上のモジュール、１４０４はバス権を
調停するバスアービタ、１４０５は多重化されたアドレ
ス／データ線、１４０６は制御信号線、１４０７はリト
ライ要求信号線、１４０８〜１４１０は夫々モジュール
１４０１，１４０２，１４０３からバスアービタ１４０
４に対するバス権要求信号線、１４１１〜１４１３はバ
スアービタ１４０４からモジュール１４０１，１４０
２，１４０３に対するバス権許可信号線、１４１４〜１
４１６はモジュール１４０１，１４０２，１４０３から
バスアービタ１４０４に対するバス権放棄信号線であ
り、図１３に対応する部分には同一符号をつけている。

【００７８】図１３において、いま、プロセッサ１３０
６が、システムバス１３０２を介してＩ／Ｏ１３２０，
１３２２，１３２４に連続にＰＩ／Ｏライトアクセスを
行なうものとする。ここで、これらＩ／Ｏ１３２０，１
３２２，１３２４は互いに何らかの手段を用いて通信可
能であり、これらの３連続ＰＩ／Ｏライトアクセスはア
クセス順序を保証しなければならないものとする。以
下、システムバス１３０２と各Ｉ／Ｏバスとの変換を行
なうバス変換装置１３１１，１３１２，１３１３の構成
をバス変換装置１３１１を代表して示す図１５をも用い
てこの３連続ＰＩ／Ｏライトアクセスの場合の動作を説
明する。

【００７９】但し、図１５において、１５０１はシステ
ムバスインタフェース部、１５０２はバス変換部、１５
０３はＩ／Ｏバスインタフェース部、１５０４はシステ
ムバスアービトレーション制御部、１５０５はシステム
バスリトライ制御部、１５０６はシステムバス制御部、
１５０７はシステムバスアドレスバッファ、１５０８は
システムバスデータバッファ、１５０９はシステムバス
１３０２から設定可能なコントロールレジスタ（Ｍビッ
トは擬似リトライモードを指定するビットである）、１
５１０は擬似リトライモードであるか否かを各部に伝え
る制御信号、１５１１はシステムバス１３０２のアドレ
ス／データ線の出力バッファ、１５１２はシステムバス
１３０２のアドレス／データ線の入力バッファ、１５１
３はセレクタ、１５１４はＩ／Ｏバス１３０３からシス
テムバス１３０２へのアクセスのアドレス変換部、１５
１５はＩ／Ｏバス１３０３からシステムバス１３０２へ
のアクセスのデータサイジング部、１５１６はシステム
バス１３０２からＩ／Ｏバス１３０３へのアクセスのア
ドレス変換部、１５１７はシステムバス１３０２からＩ
／Ｏバス１３０３へのアクセスのデータサイジング部、
１５１８はシステムバス１３０２とＩ／Ｏバス１３０３
と間のプロトコル変換部、１５１９はＩ／Ｏバスアドレ
スバッファ、１５２０はＩ／Ｏバスデータバッファ、１
５２１はＩ／Ｏバスアービトレーション制御部、１５２
２はＩ／Ｏバス制御部、１５２３はセレクタ、１５２４
はＩ／Ｏバス１３０３のアドレス／データ線の入力バッ
ファ、１５２５はＩ／Ｏバス１３０３のアドレス／デー
タ線の出力バッファ、１５２６はシステムバス１３０２
のアービトレーション制御信号線、１５２７はＩ／Ｏバ
ス１３０３の多重化されたアドレス／データ線、１５２
８はＩ／Ｏバス１３０３のアービトレーション制御信号
線、１５２９はＩ／Ｏバス１３０３の制御信号線であ
り、前出図面に対応する部分には同一符号をつけてい
る。

【００８０】図１３及び図１５において、まず、プロセ
ッサ１３０６は、擬似リトライを用いてＰＩ／Ｏライト
の順序保証を行なうために、ＰＩ／Ｏライトでバス変換
装置１３１１，１３１２，１３１３夫々に対し、コント
ロールレジスタ１５０９のＭビットにアクセスして擬似
リトライモードを設定する。この後、プロセッサ１３０
６がＩ／Ｏ１３２０にＰＩ／Ｏライトアクセスを行なう
と、まず、バス変換装置１３１０がバス変換装置１３１
１にＰＩ／Ｏライトトランザクションを発行する。する
と、入力バッファ１５１２を介して、ライトアドレスと
データとが夫々アドレスバッファ１５０７、データバッ
ファ１５０８に格納される。そして、バス変換部１５０
２を介してＩ／Ｏバス１３０３に起動がかかる。

【００８１】このとき、システムバス１３０２側には、
リトライ制御部１５０５より、擬似的にリトライ要求が
送出される。これを受けたバス変換装置１３１０は、ト
ランザクションが受け付けられなかったと判断し、一定
の時間を置いて再び同一のトランザクションを発行して
くる。バス変換装置１３１１は最初の起動時に開始した
Ｉ／Ｏ１３２０に対するＰＩ／Ｏアクセスが実際Ｉ／Ｏ
１３２０まで届いて完了するまでは、継続的に擬似リト
ライ要求を出し続ける。そして、Ｉ／Ｏ１３２０に対す
るＰＩ／Ｏアクセスが実際Ｉ／Ｏ１３２０まで届いて完
了したことを確認（Ｉ／Ｏバス１３０３上で完全に転送
が終了したことを確認）すると、バス変換装置１３１０
からのリトライトランザクション起動を受入れるという
制御を行なう。これにより、バス変換装置１３１０は、
ＰＩ／Ｏアクセスが実際Ｉ／Ｏ１３２０まで届いて完了
するまでは、トランザクションがバス変換装置１３１１
のところで拒絶されているため、次の処理に移ることが
できない。

【００８２】図１６は以上のバス変換装置１３１０から
Ｉ／Ｏ１３２０へのライトアクセス動作を示している。
但し、同図において、１６０１はシステムバス１３０２
のアドレスサイクル指定信号、１６０２はシステムバス
１３０２のデータサイクル指定信号、１６０３はＩ／Ｏ
バス１３０３のアドレスサイクル指定信号、１６０４は
Ｉ／Ｏバス１３０３のデータサイクル指定信号、１６０
５はＩ／Ｏバス１３０３の転送完了信号、１６０６はシ
ステムバス１３０２上の最初のＰＩ／Ｏライトアクセ
ス、１６０７はシステムバス１３０２上の１回目のリト
ライＰＩ／Ｏライトアクセス、１６０８はシステムバス
１３０２上の２回目のリトライＰＩ／Ｏライトアクセ
ス、１６０９はシステムバス１３０２上の１回目のリト
ライ要求、１６１０はシステムバス１３０２上の２回目
のリトライ要求、１６１１はシステムバス１３０２上の
ＰＩ／Ｏライトアクセス受付け、１６１２はＩ／Ｏバス
１３０３上のＰＩ／Ｏライトアクセス、１６１３はＩ／
Ｏバス１３０３上のＰＩ／Ｏライトアクセス完了サイク
ルであり、前出図面に対応する部分には同一符号をつけ
ている。

【００８３】バス変換装置１３１０からＩ／Ｏ１３２２
へのアクセスや、バス変換装置１３１０からＩ／Ｏ１３
２４へのアクセスも同様の制御を行なう。これにより、
バス変換装置１３１０からＩ／Ｏ１３２２のライトアク
セスが開始されるときには、バス変換装置１３１０から
Ｉ／Ｏ１３２０のライトアクセスは完全に終了している
ことになり、ＰＩ／Ｏライトアクセスの順序は完全に保
証されているということになる。

【００８４】また、この実施例では、リトライモードの
設定をコントロールレジスタ１５０９への設定で行なっ
ているが、バス上のトランザクションアドレスのデコー
ド結果で行なってもよい。この手法を採用すると、特
に、マルチプロセッサシステムにおいて、ＰＩ／Ｏライ
トアクセスの順序保証を必要としないプロセッサからの
アクセスを不要にリトライする場合がなくなり、性能低
下を防止する上で有効である。

【００８５】以上のように、この実施例では、ＤＭＡ時
のＩ／Ｏアダプタ起動のための初期化手続きやセマフォ
オペレーション等、ＰＩ／Ｏライトアクセスの順序保証
が必要なシーケンスプログラミングを行なう場合、その
都度ＰＩ／ＯライトアクセスがＩ／Ｏまで到達している
か否かをリードによってベリファイする手間を省くこと
ができ、ソフトウェア開発者がハードウェアの振る舞い
を意識せずに済むという効果がある。

【００８６】また、この実施例では、ＰＩ／Ｏライトア
クセスの処理順序保証のためにバスプロトコルを変更す
る必要がなく、従来のハードウェアをベースに実現でき
るという効果もある。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
装置中のシステムバス、Ｉ／Ｏバスがともにスプリット
バスとなっているため、バス変換装置を介した同一のＩ
／Ｏバス上のＩ／Ｏを使用するトランザクションが競合
した場合でも、１つのトランザクションがＩ／Ｏバスを
占有することを防げるため、Ｉ／Ｏバスがネックになっ
てシステムバスのスプリット転送の効果を活かしきれな
いという問題を回避できる。即ち、システム中にアクセ
スタイムの遅いＩ／Ｏが接続されていても、これによっ
て他のアクセスのスル−プットや応答性が低下するのを
防ぐことができ、その結果、装置のシステム性能を向上
させることができる。また、スプリットバスを採用した
ことにより、リ−ドアドレス以外に保持しておかなけれ
ばならないリ−ド応答を返す起動元の情報をモジュ−ル
ＩＤで指定するようにし、しかも、全階層のバスにわた
って一貫して使用する手段を設けたことにより、リ−ド
応答先情報の変換等の制御ハ−ドウェアの複雑さを回避
することができる。

【００８８】また、本発明によると、ＤＭＡ時のＩ／Ｏ
アダプタ起動のための初期化手続きやセマフォオペレー
ション等、ＰＩ／Ｏライトアクセスの順序保証が必要な
シーケンスプログラミングを行なう場合、その都度ＰＩ
／ＯライトがＩ／Ｏまで到達しているか否かをリードに
よってベリファイする手間を省くことができ、ソフトウ
ェア開発者がハードウェアの振る舞いを意識せずに済む
という効果がある。

【図面の簡単な説明】

【図１】本発明の実施例に用いるバス変換装置の内部構
成を示すブロック図である。

【図２】本発明の実施例におけるシステムバスとＩ／Ｏ
バスのスプリットリ−ドタイミングを示すタイムチャ−
トである。

【図３】本発明の実施例におけるシステムバスとＩ／Ｏ
バスのライトタイミングを示すタイムチャ−トである。

【図４】本発明によるスプリットバス変換制御方式およ
びそのシステムの一実施例を示すブロック図である。

【図５】図４に示した実施例でのＰＩ／Ｏリ−ドアクセ
スのデ−タフロ−図である。

【図６】図４に示した実施例でのＰＩ／Ｏライトアクセ
スのデ−タフロ−図である。

【図７】図４に示した実施例でのＤＭＡリ−ドアクセス
のデ−タフロ−図である。

【図８】図４に示した実施例でのＤＭＡライトアクセス
のデ−タフロ−図である。

【図９】図４に示した実施例のＰＩ／Ｏリ−ドとＤＭＡ
ライトとの競合時での動作を示すタイミングチャ−トで
ある。

【図１０】図４に示した実施例のＤＭＡリ−ドとＰＩ／
Ｏライトとの競合時での動作を示すタイミングチャ−ト
である。

【図１１】図４に示した実施例のＰＩ／Ｏリ−ド同志の
競合時での動作を示すタイミングチャ−トである。

【図１２】図４に示した実施例のＰＩ／Ｏリ−ド同志の
競合時でのデ−タの流れを示すフロ−図である。

【図１３】本発明によるバス制御方式の一実施例を示す
ブロック図である。

【図１４】図１３に示した実施例でののシステムバス接
続図である。

【図１５】図１３におけるバス変換装置の一具体例を示
すブロック図である。

【図１６】図１３に示した実施例のＰＩＯライトアクセ
ス動作を示すタイムチャートである。

【符号の説明】

１ バス変換装置 ２，３ ＰＩ／Ｏバッファ ４，５ ＤＭＡバッファ ６ アドレスバッファ ７ デ−タバッファ ８ デ−タサイジング部 ９ アクセス制御情報バッファ １０ 転送要求元ＩＤバッファ １１ アドレスバッファ １２ デ−タバッファ １３ デ−タサイジング部 １４ アクセス制御情報バッファ １５ 転送要求元ＩＤバッファ １６ アドレスバッファ １７ デ−タバッファ １８ デ−タサイジング部 １９ アクセス制御情報バッファ ２０ 転送要求元ＩＤバッファ ２１ アドレスバッファ ２２ デ−タバッファ ２３ デ−タサイジング部 ２４ アクセス制御情報バッファ ２５ 転送要求元ＩＤバッファ ２６ ＰＩ／Ｏ制御部 ２７ Ａバス制御部 ２８ Ａバスのバス権調停部 ２９ ＤＭＡ制御部 ３０ Ｂバス制御部 ３１ Ｂバスのバス権調停部 ３２〜３７ 双方向バスドライバ ３８〜５１ セレクタ ５２ アクセス調停部 ５３ ＰＩ／Ｏ時デ−タ出力パス ５４ ＤＭＡ時デ−タ出力パス ５５ ＰＩ／Ｏ時アドレス出力パス ５６ ＤＭＡ時のアドレス出力パス ６０ Ａバスのアドレス／デ−タ線 ６１ Ａバスの制御信号線 ６２ Ａバスのア−ビトレ−ション信号線 ６３ Ａバスの転送要求元ＩＤ用信号線 ６４ Ｂバスのアドレス／デ−タ線 ６５ Ｂバスの制御信号線 ６６ Ｂバスのア−ビトレ−ション信号線 ６７ Ｂバスの転送要求元ＩＤ用信号線 ７０，７１ アドレスデコ−ダ ７２，７３ 転送要求元ＩＤ比較器 ４０１〜４０３、 プロセッサ ４０４ プロセッサバス ４０５ コントロ−ラ ４０６ メインメモリ ４０７ システムバス ４０８，４０９ バスアダプタ ４１１，４１２ Ｉ／Ｏバス ４１３ スプリットＩ／Ｏバス ４１４〜４１９ Ｉ／Ｏ（入出力装置） １３０１ プロセッサ・バス １３０２ システムバス １３０３〜１３０５ Ｉ／Ｏバス １３０６〜１３０８ プロセッサ １３０９ メインメモリ １３１０〜１３１３ バス変換装置 １３１４〜１３１９ Ｉ／Ｏアダプタ １３２０〜１３２４ Ｉ／Ｏ １４０１〜１４０３ モジュール １４０４ バスアービタ １４１５ アドレス／データ線 １４０６ 制御信号線 １４０７ リトライ要求線 １４０８〜１４１０ バス権要求信号線 １４１１〜１４１３ バス権許可信号線 １４１４〜１４１６ バス権放棄信号線 １５０１ システムバスインタフェース部 １５０２ バス変換部 １５０３ Ｉ／Ｏバスインタフェース部 １５０４ システムバスアービトレーション制御部 １５０５ システムバスリトライ制御部 １５０６ システムバス制御部 １５０７ システムバスアドレスバッファ １５０８ システムバスデータバッファ １５０９ コントロールレジスタ １５１３ セレクタ １５１４ アドレス変換部 １５１５ データサイジング部 １５１６ アドレス変換部 １５１７ データサイジング部 １５１８ プロトコル変換部 １５１９ Ｉ／Ｏバスアドレスバッファ １５２０ Ｉ／Ｏバスデータバッファ １５２１ Ｉ／Ｏバスアービトレーション制御部 １５２２ Ｉ／Ｏバス制御部 １５２３ セレクタ １５２６ アービトレーション制御信号線 １５２７ アドレス／データ線 １５２８ アービトレーション制御信号線 １５２９ 制御信号線 １５２７ Ｉ／Ｏバス１３０３の多重化されたアドレス
／データ線 １６０６ システムバス上の最初のＰＩ／Ｏライトアク
セス １６０７ システムバス上の１回目のリトライＰＩ／Ｏ
ライトアクセス １６０８ システムバス上の２回目のリトライＰＩ／Ｏ
ライトアクセス １６０９ システムバス上の１回目のリトライ要求 １６１０ システムバス上の２回目のリトライ要求 １６１１ システムバス上のＰＩ／Ｏライトアクセス受
付け １６１２ Ｉ／Ｏバス上のＰＩ／Ｏライトアクセス １６１３ Ｉ／Ｏバス上のＰＩ／Ｏライトアクセス完了
サイクル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠崎 雅継 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 大坂 浩 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 平松 昌高 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 岩月 和子 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内

Claims (21)

【特許請求の範囲】
1. 【請求項１】 少なくともプロセッサと記憶装置が第１
   のバスに接続され、かつ入出力装置が接続された第２の
   バスが所定数夫々バス変換装置を介して該第１のバスに
   接続され、階層構造をなしたバスシステムにおいて、 該第１，第２のバスがスプリットバスであることを特徴
   としたバスシステム。
2. 【請求項２】 請求項１において、 リ−ドトランザクションの応答サイクル時の応答先を、
   アドレス以外の専用信号線を用いた識別子で指定するこ
   とを特徴としたバスシステム。
3. 【請求項３】 請求項２において、 前記第１，第２のバスを介してリ−ドトランザクション
   を行なう場合、前記識別子を前記第１，第２のバスで共
   通に使用することを特徴とするバスシステム。
4. 【請求項４】 請求項３において、 リ−ド起動サイクル時にリ−ド起動元モジュ−ルが出力
   する応答先指定識別子をリ−ド起動モジュ−ル側のバス
   から取り込んで保持する手段と、 リ−ド起動サイクルを起こすときに、該手段で保持され
   た該応答先指定識別子をリ−ド応答モジュ−ル側のバス
   に応答先指定識別子としてそのまま出力する手段と、 リ−ド応答モジュ−ル側のバスでリ−ド応答サイクルが
   発生したとき、そのときに該リード応答モジュ−ルが出
   力する応答先指定識別子とリ−ド起動サイクル時に保持
   したリ−ド起動モジュ−ルを示す応答先指定識別子を比
   較し、これらが一致したときに応答サイクルが返ってき
   たことを判定する手段と、 応答デ−タを、リ−ド起動時に保持したリ−ド起動モジ
   ュ−ルを示す応答先指定識別子とともに、リ−ド起動モ
   ジュ−ル側のバスに出力する手段とを有することを特徴
   とするバス変換装置。
5. 【請求項５】 請求項１において、 前記第１のバスから起動をかけられたトランザクション
   のアドレス、デ−タ及び制御情報を保持するための第１
   のバッファと、 前記第２のバスから起動をかけられたトランザクション
   のアドレス、デ−タ及び制御情報を保持するための第２
   のバッファとを個別に有することを特徴とするバス変換
   装置。
6. 【請求項６】 請求項５において、 第１，第２のバッファを複数面ずつ備えたことを特徴と
   するバス変換装置。
7. 【請求項７】 請求項５において、 前記第１のバスから起動をかけられたトランザクション
   を制御する第１のアクセス制御部と、 前記第２のバスから起動をかけられたトランザクション
   を制御する第２のアクセス制御部と、 前記第１のバスのインタフェ−ス制御を行なう第１のバ
   ス制御部と、 前記第２のバスのインタフェ−ス制御を行なう第２のバ
   ス制御部と、 該第１，第２のアクセス制御部から該第１，第２のバス
   制御部に対する使用要求を調停するアクセス調停部とを
   有することを特徴とするバス変換装置。
8. 【請求項８】 請求項７において、 前記第１または前記第２のバスからトランザクション起
   動がかけられたとき、これに対応する前記第１または第
   ２のアクセス制御部が、トランザクションの種類に応じ
   て、かつ互いに独立に、前記第１または第２のバス制御
   部を使用して転送制御を行ない、前記第１または第２の
   バス制御部に対する使用要求が競合したときにのみ、前
   記アクセス調停部によって制御を受けることを特徴とす
   るバス変換装置。
9. 【請求項９】 請求項５において、 前記第１のバスから起動をかけられたトランザクション
   の応答先指定識別子を保持するためのバッファと、 前記第２のバスから起動をかけられたトランザクション
   の応答先指定識別子を保持するためのバッファとを個別
   に有することを特徴とするバス変換装置。
10. 【請求項１０】 請求項９において、 前記第１のバスから起動をかけられたリ−ドトランザク
    ションに対応する応答先指定識別子とこれに対する前記
    第２のバスから起動をかけられたリ−ド応答トランザク
    ションの応答先指定識別子を比較するコンパレ−タと、 前記第２バスから起動をかけられたリ−ドトランザクシ
    ョンに対応する応答先指定識別子とこれに対する前記第
    １のバスから起動をかけられたリ−ド応答トランザクシ
    ョンの応答先指定識別子を比較するコンパレ−タとを有
    し、これらコンパレ−タの比較結果により、前記第２ま
    たは前記第１のバスからリ−ド応答であることを判定す
    ることを特徴とするバス変換装置。
11. 【請求項１１】 バスを介して少なくとも２以上のモジ
    ュール間でデータ転送を可能とし、 バス権を所有するマスタモジュールのトランザクション
    起動先のスレーブ側モジュールがトランザクション受付
    け不可能状態であることをマスタモジュールに伝えると
    同時に、該マスタモジュールがバス権を放棄した後、一
    定の期間を置いて、再びトランザクション起動をかける
    リトライを要求するようにしたバスシステムにおいて、 トランザクション受付け可能状態で起動をかけられたラ
    イトアクセスに対しても、該スレーブ側モジュールが該
    マスタモジュールに対してリトライ要求することを特徴
    とするバス制御方式。
12. 【請求項１２】 請求項１１において、 前記スレーブ側モジュールは、トランザクション受付け
    可能状態で起動をかけられたライトトランザクションに
    対し、前記マスタ側モジュールにリトライ要求を送出し
    た後、実際は、該ライトトランザクション要求に対応し
    たライトアクセスを開始することを特徴とするバス制御
    方式。
13. 【請求項１３】 請求項１２において、 前記スレーブ側モジュールは、前記マスタ側モジュール
    にリトライ要求を送出した後、最初の起動で実際に開始
    した該ライトアクセスが完了する前に再び前記マスタモ
    ジュールからリトライトランザクション起動がかかった
    場合、再度リトライ要求を前記マスタ側モジュールに送
    出してリトライ動作を繰り返させ、該ライトアクセスが
    完了したことを検知した時点以降にかけせれたトランザ
    クション起動で初めて、前記マスタモジュールのトラン
    ザクションを受け付けることを特徴とするバス制御方
    式。
14. 【請求項１４】 請求項１１，１２または１３に記載の
    バス制御方式によるバスシステムを有する情報処理シス
    テムにおいて、 前記モジュールにプロセッサからのＰＩＯアクセスで設
    定できるコントロールレジスタを設け、 請求項１１，１２または１３に記載のバス制御方式を行
    なうか否かを該コントロールレジスタの設定値により選
    択的に指定可能としたことを特徴とするバス制御方式。
15. 【請求項１５】 請求項１１，１２または１３に記載の
    バス制御方式によるバスシステムを有する情報処理シス
    テムにおいて、 前記モジュールにバス上に発行されたトランザクション
    のアドレスデコードを設け、 請求項１１，１２または１３に記載のバス制御方式を行
    なうか否かを、該アドレスデコードの結果により選択的
    に指定できることを特徴とするバス制御方式
16. 【請求項１６】 請求項１１，１２，１３，１４または
    １５に記載の制御方式によるバス及び該バス上にモジュ
    ールを単数または複数有することを特徴とするバスシス
    テム。
17. 【請求項１７】 ＤＭＡ時のＩＯアダプタ起動のための
    初期化シーケンスやロッキングオペレーション等、ＰＩ
    Ｏライトの手続き順序の保証が必要なプログラミングを
    行なう場合、請求項１１，１２，１３または１４に記載
    の制御方式によりＰＩＯライトの実行順序保証を行な
    い、 同一アドレスのリードベリファイの手間を省くことがで
    きるようにしたことを特徴とするバス制御方式。
18. 【請求項１８】 複数のプロセッサと、該プロセッサが
    接続されるプロセッサバスと、バス変換装置を介して該
    プロセッサバスや入出力装置が接続されたシステムバス
    とを有し、少なくとも１つ以上の記憶装置もしくは入出
    力装置を該プロセッサ間で共有するマルチプロセッサシ
    ステムにおいて、 該プロセッサバスと該システムバスとを接続する該バス
    変換装置で、該プロセッサバス側から起動をかけられた
    ＰＩＯライトアクセスを該プロセッサ毎にシリアライズ
    することを特徴とするバス制御方式。
19. 【請求項１９】 請求項１８において、 前記システムバス上に接続されるモジュールに請求項１
    １，１２，１３または１４に記載のバス制御方式を行な
    う手段を設け、 ＰＩＯライトアクセスの順序保証を行なうことを特徴と
    するバス制御方式。
20. 【請求項２０】 請求項１８において、 前記システムバス上に接続されるモジュールに請求項１
    １，１２，１３または１５に記載のバス制御方式を行な
    う手段を設け、 アクセスの順序保証の要否をトランザクションのアドレ
    スで見分けることにより、順序保証が必要な一連のＰＩ
    Ｏライト手続きを実行しようとしている前記プロセッサ
    からのアクセスのみの順序保証を行ない、かつ、該プロ
    セッサ以外プロセッサからのＰＩＯライトアクセスがリ
    トライ要求を受けないことを特徴とするバス制御方式。
21. 【請求項２１】 請求項１９または２０において、 前記システムバス上に、請求項１１，１２，１３，１４
    または１５に記載のバス制御方式を行なう手段を有する
    モジュールを複数接続することにより、アクセス先が、
    前記システムバスを介してアクセス可能な複数のＩＯバ
    ス上にわたっているＰＩＯライトに関して、実行順序保
    証を行なうことを特徴とするバス制御方式。