JP3189139B2 - 情報転送システムおよび方法 - Google Patents

情報転送システムおよび方法

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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には処理システ
ムに関し、詳細には複数のバス間で情報を転送するため
の方法およびシステムに関する。
【０００２】
【従来の技術】データ処理システムの効率を高めるため
のある技術では、バスを介して共用メモリ装置に接続さ
れた複数の処理装置によって命令が同時に実行される。
１つまたは複数の処理装置が、頻繁にアクセスされる情
報を必要とするたびに共用メモリ装置に再アクセスする
必要がないように、そのような情報を記憶しておくため
の常駐キャッシュ・メモリを持つことができる。複数の
処理装置間に分配された情報の完全性、特に１つの処理
装置によって修正された情報の完全性を維持するため
に、コヒーレンシ技術が使用される。また１つまたは複
数の処理装置が、バスを介するパイプライン式動作およ
び分割トランザクション動作をサポートすることができ
る。
【０００３】従来のいくつかの技術では、複数のバス間
で情報を転送することが試みられた。それにもかかわら
ず、典型的な従来の技術では、特にバスが互いに非同期
的に動作する場合、あるいは１つまたは複数のバスがコ
ヒーレンシ技術、パイプライン式動作、または分割トラ
ンザクション動作をサポートする場合に、解決不可能な
デッドロック状態に陥ることなくそのような情報転送を
確実に実現することができなかった。
【０００４】
【発明が解決しようとする課題】したがって、互いに非
同期的に動作する複数のバス間で情報が確実に転送され
る、複数のバス間で情報を転送するための方法およびシ
ステムが必要となった。また、情報転送が、解決不可能
なデッドロック状態に陥らない、複数のバス間で情報を
転送するための方法およびシステムが必要となった。更
に、１つまたは複数のバスがコヒーレンシ技術、パイプ
ライン式動作、または分割トランザクション動作をサポ
ートする、複数のバス間で情報を転送するための方法お
よびシステムが必要となった。
【０００５】
【課題を解決するための手段】本発明の方法およびシス
テムは、第１の態様では、複数のバス間で情報を転送す
る。複数の第１バス装置間では、第１のバスを介して情
報を転送する。複数の第２バス装置間では、第２のバス
を介して情報を転送する。第１のバスと第２のバスの間
では、論理手段を介して情報を転送する。論理手段を使
用することにより、第２バス装置が第１バス装置のアク
ション（以下「第１のアクション」ともいう）を待つ間
に第１バス装置が第２のバス上で別のアクション（以下
「第２のアクション」ともいう）を待つという潜在的デ
ッドロック状態に応じて、第１のアクションが可能にさ
れる。
【０００６】本発明の方法およびシステムは、第２の態
様では、複数のバス間で情報を転送する。複数の第１バ
ス装置間では、第１のバスを介して情報を転送する。第
１バス装置のうちの少なくとも１つが、アドレス段階を
データ段階とは別々に完了することによって情報を転送
する。複数の第２バス装置の間では、第２のバスを介し
て情報を転送する。論理手段を使用してアドレス段階と
データ段階を監視し、それに応じて第１のバスと第２の
バスの間で第１のバスと第２のバスを介した情報の転送
を規制する。
【０００７】本発明のこれらの態様の技術的利点は、互
いに非同期的に動作する複数のバス間で情報が確実に転
送されることである。
【０００８】本発明のこれらの態様のもう１つの技術的
利点は、情報転送が解決不可能なデッドロック状態に陥
らないことである。
【０００９】本発明のこれらの態様のもう１つの技術的
利点は、１つまたは複数のバスがコヒーレンシ技術、パ
イプライン式動作、または分割トランザクション動作を
サポートするように、複数のバス間で情報が転送される
ことである。
【００１０】第３の態様では、処理装置がその装置をバ
スおよび制御線に接続するための手段を含む。装置は更
に、複数のデータ段階をそれぞれ関連するアドレス段階
に応じて完了させることにより、バスを介して情報を転
送する装置用の手段を含む。データ段階は、それぞれ関
連するアドレス段階の順序で完了するように順序づけら
れる。更に装置は、制御線の状態に応じて、データ段階
のうちの特定の１つを先行するデータ段階の１つより前
に選択的に完了させる手段を含む。
【００１１】本発明のこの態様の技術的利点は、解決不
可能なデッドロック状態に陥ることなく、複数のバス間
で情報を転送するシステム用の処理装置が提供されるこ
とである。
【００１２】
【実施例】本発明の好ましい実施例およびその利点は、
図１ないし図７を参照することによって十分に理解され
る。それぞれの図面で同じ部分および対応する部分には
同じ数字を使用する。
【００１３】図１は、第１の例示的実施例に従ってバス
１２とバス１４の間で情報を転送するためのシステム１
０のブロック図である。バス１２は、アドレス・バスＡ
ＤＤＲＥＳＳ（Ａ）およびデータ・バスＤＡＴＡ（Ａ）
を含む。更にバス１２は、後述の制御線、すなわちデー
タ・バス書込み専用制御線ＤＢＷＯ（Ａ）、高優先度ス
ヌープ要求制御線ＨＰ＿ＳＮＰ＿ＲＥＱ（Ａ）、および
アドレス再試行制御線ＡＲＴＲＹ（Ａ）を含む。分かり
やすくするために、バス１２の他の制御線は示していな
い。好ましい実施例では、アドレス・バスＡＤＤＲＥＳ
Ｓ（Ａ）は３２ビット幅、データ・バスＤＡＴＡ（Ａ）
は６４ビット幅であり、それぞれ処理装置１６および１
８の全クロック速度で動作することができる。
【００１４】処理装置１６および１８はそれぞれ、バス
１２のバスＡＤＤＲＥＳＳ（Ａ）およびＤＡＴＡ
（Ａ）、ならびに制御線ＤＢＷＯ（Ａ）、ＨＰ＿ＳＮＰ
＿ＲＥＱ（Ａ）、およびＡＲＴＲＹ（Ａ）に接続されて
いる。入出力装置２０は、バス１２のバスＡＤＤＲＥＳ
Ｓ（Ａ）およびＤＡＴＡ（Ａ）、ならびに制御線ＡＲＴ
ＲＹ（Ａ）に接続されている。好ましい実施例では、入
出力装置２０はメモリ装置である。代替実施例では、入
出力装置２０はディスク記憶装置やバス・インターフェ
ース装置など他のタイプの入出力装置である。
【００１５】アービトレーション論理機構２２は、制御
線ＤＢＷＯ（Ａ）に接続されている。更にアービトレー
ション論理機構２２は、後述のように、バス要求制御線
ＢＲ１（Ａ）、アドレス・バス許可制御線ＢＧ１
（Ａ）、およびデータ・バス許可制御線ＤＢＧ１（Ａ）
を介して処理装置１６に結合されている。同様に、アー
ビトレーション論理機構は、後述のようにバス要求制御
線ＢＲ２（Ａ）、アドレス・バス許可制御線ＢＧ２
（Ａ）、およびデータ・バス許可制御線ＤＢＧ２（Ａ）
を介して処理装置１８に結合されている。
【００１６】バス１４は、アドレス・バスＡＤＤＲＥＳ
Ｓ（Ｂ）とデータ・バスＤＡＴＡ（Ｂ）を含む。例示的
実施例では、バス１４はＮＵ−ＢＵＳとしての構造を有
する。処理装置２４と入出力装置２６は、バス１４のバ
スＡＤＤＲＥＳＳ（Ｂ）およびＤＡＴＡ（Ｂ）に接続さ
れている。アービトレーション論理機構２８は、後述の
ようにバス要求制御線ＢＲ１（Ｂ）とバス許可制御線Ｂ
Ｇ１（Ｂ）を介して処理装置２４に結合されている。
【００１７】例示的実施例では、処理装置２４はＮＵ−
ＢＵＳ構造と互換性のあるマイクロプロセッサである。
好ましい実施例では、入出力装置２６はメモリ装置であ
る。代替実施例では、入出力装置２６は、ディスク記憶
装置やバス・インターフェース装置など他のタイプの入
出力装置である。
【００１８】バス間通信論理機構（"ＩＣＬ"）３４は、
アウトバウンド待ち行列３６、インバウンド待ち行列３
８、および制御論理機構４０を含む。アウトバウンド待
ち行列３６とインバウンド待ち行列３８はそれぞれ、バ
スＡＤＤＲＥＳＳ（Ａ）、ＤＡＴＡ（Ａ）、ＡＤＤＲＥ
ＳＳ（Ｂ）、およびＤＡＴＡ（Ｂ）に接続されている。
制御論理機構４０は、後述のようにバス要求制御線ＢＲ
（Ｉ）、アドレス・バス許可制御線ＢＧ（Ｉ）、データ
・バス許可制御線ＤＢＧ（Ｉ）、およびＤＥＡＤＬＯＣ
Ｋ（Ｉ）を介して、アービトレーション論理機構２２に
結合されている。更に制御論理機構４０は、後述のよう
にバス要求制御線ＢＲ（Ｏ）およびバス許可制御線ＢＧ
（Ｏ）を介してアービトレーション論理機構２８に結合
されている。また制御論理機構４０は、バス１２の制御
線ＨＰ＿ＳＮＰ＿ＲＥＱ（Ａ）とＡＲＴＲＹ（Ａ）にも
接続されている。
【００１９】処理装置１６と処理装置１８と入出力装置
２０はあいまって、バス１２に接続された１組の装置を
形成する。代替実施例では、入出力装置２０は、一点鎖
線の囲み４２に示されるように、処理装置１８と一体に
なっている。他の代替実施例では、この１組の装置は、
バス１２に接続される追加の処理装置および入出力装置
を含む。更に他の代替実施例では、処理装置１８がバス
１２に接続されない。
【００２０】処理装置２４と入出力装置２６はあいまっ
て、バス１４に接続された１組の装置を形成する。代替
実施例では、入出力装置２６は、一点鎖線の囲み４４で
示したように、処理装置２４と一体になっている。他の
代替実施例では、この１組の装置は、バス１４に接続さ
れた追加の処理装置および入出力装置を含む。
【００２１】バス１２および１４は中央アービトレーシ
ョン装置で制御されないので、バス１２を介して転送さ
れる情報と非同期的に情報がバス１４を介して転送され
る。バス１２は、ＩＣＬ３４、入出力装置２０、ならび
に処理装置１６および１８の間で情報を転送する。アー
ビトレーション論理機構２２は、バス１２に接続された
潜在的バス・マスタ、すなわちＩＣＬ３４と処理装置１
６および１８との間で調停することによって、その情報
転送を同期させる。バス・マスタはアドレス・バスまた
はデータ・バスを制御し、かつトランザクションを開始
または要求することができる。
【００２２】トランザクションは、バス装置間での完全
な交換である。バス・マスタがアドレス・バスを制御し
ているアドレス段階の間、トランザクションは少くとも
アドレス・トランザクションを含んでいる。更にトラン
ザクションは、交換に関係する１つまたは複数のデータ
段階の間、データ・バス上に１つまたは複数のデータ・
トランザクションを含んでいる。
【００２３】各潜在的バス・マスタは、前述したように
関連するバス要求制御線、アドレス・バス許可制御線、
およびデータ・バス許可制御線を介してアービトレーシ
ョン論理機構２２に結合される。代替実施例では、追加
の潜在的バス・マスタがバス１２に結合され、それぞれ
関連するバス要求制御線、アドレス・バス許可制御線、
およびデータ許可制御線を介してアービトレーション論
理機構２２に結合される。
【００２４】バス１４は、ＩＣＬ３４、入出力装置２
６、および処理装置２４の間で情報を転送する。アービ
トレーション論理機構２８は、バス１４に接続された潜
在的バス・マスタ、すなわちＩＣＬ３４と処理装置２４
の間で調停することによって、その情報転送を同期させ
る。各潜在的バス・マスタは、前述したように関連する
バス要求制御線およびバス許可制御線を介してアービト
レーション論理機構２８に結合される。代替実施例で
は、追加の潜在的バス・マスタがバス１４に接続され、
関連するバス要求制御線、アドレス・バス要求制御線、
およびデータ許可制御線を介してアービトレーション論
理機構２８に結合される。
【００２５】バス１２は、２つのバス・スレーブ、すな
わち入出力装置２０とＩＣＬ３４に接続されている。バ
ス１４は、２つのバス・スレーブ、すなわち入出力装置
２６とＩＣＬ３４に接続されている。したがって、ＩＣ
Ｌ３４は、バス１２およびバス１４上でバス・マスタと
してとバス・スレーブとしての両方の動作をする。バス
・スレーブは、バス・マスタによってアドレスされる装
置である。バス・スレーブは、アドレス段階の間に識別
され、データ段階の間にバス・マスタ用のデータを発信
または受信する役割を持つ。
【００２６】図２ないし図５に、システム１０のバス動
作を示す。図２を参照すると、アービトレーション論理
機構２８は通常のマイクロプロセッサ・バス・プロトコ
ルをサポートする。処理装置２４と入出力装置２６の間
の例示的情報転送では、アドレス段階（「保有期間」）
５０ａの間に、処理装置２４がアドレス・バスＡＤＤＲ
ＥＳＳ（Ｂ）上でのアドレス・トランザクションを完了
する。アドレス・バスＡＤＤＲＥＳＳ（Ｂ）上でのアド
レス・トランザクションに応じて、アドレス段階５０ａ
に関連するデータ段階（「保有期間」）５０ｂの間に、
処理装置２４はデータ・バスＤＡＴＡ（Ｂ）上でのデー
タ・トランザクションを完了する。同様に後の情報転送
動作は、アドレス段階５２ａ、５４ａ、５６ａと、それ
に応じてそれぞれに関連するデータ段階５２ｂ、５４
ｂ、５６ｂを有する。
【００２７】図２に示すように、通常のマイクロプロセ
ッサ・バス・プロトコルを用いる場合、アドレス段階５
０ａは、それに関連するデータ段階５０ｂが完了するま
で続く。したがって、処理装置２４がアドレス段階５０
ａの間にアドレス・バスＡＤＤＲＥＳＳ（Ｂ）上でアド
レス・トランザクションを完了した後、関連するデータ
段階５０ｂの間にデータ・バスＤＡＴＡ（Ｂ）上でデー
タ・トランザクションを完了するまで、処理装置２４は
アドレス・バスＡＤＤＲＥＳＳ（Ｂ）の制御を放棄しな
い。段階５０ａおよび５０ｂの間、処理装置２４はアド
レス・バスＡＤＤＲＥＳＳ（Ｂ）とデータ・バスＤＡＴ
Ａ（Ｂ）を同時に制御する。
【００２８】比較すると、アービトレーション論理機構
２２は、アドレス・バスＡＤＤＲＥＳＳ（Ａ）上のアド
レス段階をデータ・バスＤＡＴＡ（Ａ）上のデータ段階
から分離することをサポートする。このようにして、ア
ービトレーション論理機構２２はバス１２上でのパイプ
ライン式動作と分割トランザクション動作をサポートす
る。たとえば、処理装置１６は第１のトランザクション
が完了する前に、バス１２上で第２のトランザクション
を開始することができ、更に、処理装置１６はトランザ
クションをアドレス・トランザクションとデータ・トラ
ンザクションとに分割することができる。
【００２９】図３を参照すると、処理装置１６と入出力
装置２０の例示的情報転送では、アドレス段階６０ａ
は、それに関連するデータ段階６０ｂより前に完了する
ので、アドレス段階６０ａとそれに関連するデータ段階
６０ｂは別々のものになる。そのような分割トランザク
ション動作によって、処理装置１６はデータ・バスＤＡ
ＴＡ（Ａ）を制御する必要なしにアドレス・バスＡＤＤ
ＲＥＳＳ（Ａ）を制御することができる。
【００３０】したがって、処理装置１６および１８は、
データ・バスＤＡＴＡ（Ａ）を使用せずにアドレス・バ
スＡＤＤＲＥＳＳ（Ａ）上でアドレスだけの転送を完了
させ、それによりデータ・バスの帯域幅を保存すること
によって、バスの通信量を最小限に抑えることができ
る。またアドレス段階６２ａは、それに関連するデータ
段階６２ｂが完了するまで続けることができる。更に、
アドレス段階とデータ段階は別々のものなので、異なる
処理装置用のアドレス段階６４ａおよび６６ａは、それ
ぞれに関連するデータ段階６４ｂおよび６６ｂが完了す
る前に完了することができ、それによりプロセッサ間の
パイプライン式動作を達成することができる。そのよう
なパイプライン式動作および分割トランザクション動作
は、データ段階６４ｂおよび６６ｂなどの連続するデー
タ段階を可能にすることによって、データ・バスＤＡＴ
Ａ（Ａ）を効率良く使用するので、複数の処理装置のト
ランザクションが、アービトレーション論理機構２２か
らの指示に応じてバス１２上で効率良くインターリーブ
される。
【００３１】図４を参照すると、処理装置１６および１
８はそれぞれ、プロセッサ内パイプライン式動作をサポ
ートするための内部待ち行列を有する。処理装置１６と
入出力装置２０の間の例示的情報転送では、処理装置１
６はアドレス段階７０ａをそれに関連するデータ段階７
０ｂより前に完了する。別の例示的情報転送の後のアド
レス段階７２ａの間に、（前のアドレス段階７０ａに関
連する）データ段階７０ｂが完了する。またアドレス段
階７２ａの間に、それ自体に関連するデータ段階７２ｂ
が完了する。
【００３２】処理装置１６の異なる情報転送用のアドレ
ス段階７４ａおよび７６ａは、それぞれに関連するデー
タ段階７４ｂおよび７６ｂが完了する前に完了すること
ができる。話を簡単にすると、処理装置１６は同時に最
大２つの完了していない（「保留の」）データ段階を許
容する。したがって、２つのデータ段階が完了していな
い場合、処理装置１６は２つの保留のデータ段階のうち
の１つを完了するまで別のアドレス段階を完了しない。
代替実施例では、処理装置１６は同時に３つ以上の保留
データ段階を許容する。
【００３３】図３を参照すると、バス１２のプロトコル
は一般に、データ段階６０ｂ、６２ｂ、６４ｂ、６６ｂ
が、それぞれに関連するアドレス段階６０ａ、６２ａ、
６４ａ、６６ａの順序で完了することを必要とする。同
様に、図４を参照すると、処理装置１６は、設計によ
り、データ段階７０ｂ、７２ｂ、７４ｂ、７６ｂを、そ
れらに関連するアドレス段階７０ａ、７２ａ、７４ａ、
７６ａの順序で完了する。
【００３４】それにもかかわらず、図５を参照すると、
順序外れの分割トランザクションが、後述する特定の状
況でアービトレーション論理機構２２、ＩＣＬ３４、な
らびに処理装置１６および１８によってサポートされて
好都合である。そのような状況では、データ段階８０
ｂ、８２ｂ、８４ｂ、８６ｂを、それぞれに関連するア
ドレス段階８０ａ、８２ａ、８４ａ、８６ａの順序で完
了する必要がない。図５に示したように、アドレス段階
８４ａがアドレス段階８６ａより前に完了したとして
も、データ段階８６ｂはデータ段階８４ｂより前に完了
する。このようにして、アドレス段階８６ａおよびそれ
に関連するデータ段階８６ｂに関する情報転送は、アド
レス段階８４ａおよびそれに関連するデータ段階８４ｂ
に関する情報転送の中に「包含」される。
【００３５】各アドレス段階およびデータ段階は、アー
ビトレーション、転送、終了の３つの段階を含む。アド
レス段階におけるアービトレーション段階の間に、アー
ビトレーション論理機構２２はバス・アービトレーショ
ン信号に応答してバス・マスタにアドレス・バスＡＤＤ
ＲＥＳＳ（Ａ）の許可を与える。データ段階におけるア
ービトレーション段階の間に、アービトレーション論理
機構２２はデータ・バスＤＡＴＡ（Ａ）の制御をバス・
マスタに与える。複数の潜在的バス・マスタが、バス１
２の共用資源を求めて競合することがある。アービトレ
ーション論理機構２２は、公正プロトコルまたは他のプ
ロトコルをサポートする。更に、アービトレーション論
理機構２２はバス・マスタを転送先保留してアービトレ
ーション・オーバーヘッドを最小にすることができるの
で、バス・マスタはバスに関して調停する必要なしにバ
スを制御する。
【００３６】アドレス段階における転送段階の間に、バ
ス・マスタによって、ハンドシェイク線とアドレス・バ
スＡＤＤＲＥＳＳ（Ａ）が動作される。データ段階にお
ける転送段階の間に、バス・マスタはデータ・バスＤＡ
ＴＡ（Ａ）をサンプリングまたは駆動する。終了段階の
間に、その段階が終了されまたは再試行を求める信号が
送られる。
【００３７】明らかに、バス１４およびアービトレーシ
ョン論理機構２８のプロトコルは、パイプライン式動作
および分割トランザクション動作をサポートすることが
できない。好都合にも、バス１２および１４は非同期的
に動作し、中央アービトレーション装置の制御を受けな
いので、バス１２はバス１４と直接的にはリンクしな
い。このようにして、バス１２と処理装置１６と処理装
置１８におけるパイプライン式動作と分割トランザクシ
ョンの利点が、バス１２がバス１４に直接的にリンクす
ることによって犠牲にされることはない。
【００３８】図６は、処理装置１６のシステム・インタ
ーフェース１００の概念的ブロック図である。処理装置
１８は処理装置１６と同じ設計である。システム・イン
ターフェース１００は、統合キャッシュ・メモリ１０４
とアドレス・バスＡＤＤＲＥＳＳ（Ａ）の間に結合され
たスヌープ論理機構１０２を含む。
【００３９】キャッシュ・メモリ１０４は、命令とデー
タの両方を記憶する。キャッシュ・メモリ１０４は８重
セット連想性を有し、物理的にアドレス指定され索引づ
けされる３２キロバイトのキャッシュである。キャッシ
ュ・メモリ１０４は、１２８セクタの８つの組に編成さ
れている。１６ワードのキャッシュ行はそれぞれ、２つ
の８ワード・セクタを含む。２つのセクタは連続するメ
モリ・アドレスをキャッシュし、それに応じて共通行の
アドレス・タグを共有する。キャッシュ・コヒーレンシ
は、セクタの細分性によって維持される。
【００４０】アドレス変換／制御論理機構１１０は、キ
ャッシュ・メモリ１０４、読取り待ち行列１０６、およ
び記憶待ち行列１０８に結合されている。更にアドレス
変換／制御論理機構１１０は、命令取出し機構１１２お
よび実行装置１１４にも結合されている。実行装置１１
４は、浮動小数点処理装置、固定小数点処理装置、およ
びブランチ処理装置を含む。
【００４１】スヌープ論理機構１０２は、キャッシュ・
メモリ１０４にコヒーレンシを与えるために、バス１２
のトランザクションを「詮索（スヌープ）」する。コヒ
ーレンシは、処理装置間で共用される情報の完全性、特
に処理装置によって修正された情報の完全性を維持する
ための機構である。コヒーレンシを得るために、処理装
置１６は、バス１２上のトランザクションを監視して
「詮索」し、キャッシュ・メモリ１０４、読取り待ち行
列１０６、および記憶待ち行列１０８にコヒーレンシ動
作が必要であるかどうかを決定する。
【００４２】システム・インターフェース１００はさら
に、それぞれアドレス変換／制御論理機構１１０とアド
レス・バスＡＤＤＲＥＳＳ（Ａ）の間に結合された、読
取り待ち行列１０６および記憶待ち行列１０８を含む。
【００４３】図１に関する例と同様に、処理装置１６は
入出力装置２０の特定のアドレスから情報を入力する。
処理装置１６はその情報を修正してキャッシュ・メモリ
１０４に記憶する。後で、処理装置１８が入出力装置２
０のその特定のアドレスから情報を入力しようと試み
る。処理装置１６のスヌープ論理機構１０２はアドレス
を「詮索」し、キャッシュ・メモリ１０４が、詮索され
たアドレスに、入出力装置２０内の関連する情報に対し
て修正された状態で情報を記憶していると判定する。
【００４４】この一致に応じて、処理装置１６はＡＲＴ
ＲＹ（Ａ）をアサートして、キャッシュ・メモリ１０４
内の修正された情報との一致を処理装置１８に通知す
る。処理装置１６は、処理装置１８が修正された情報へ
のアクセスを必要とすることを認識しているので、入出
力装置２０の特定のアドレスへの、修正された情報のバ
ースト書込み逆複写（「スヌープ・プッシュ」）を実行
する。次に、処理装置１８は、情報を入出力装置２０の
特定のアドレスから首尾よく入力する。
【００４５】処理装置のトランザクションは、複数のア
ドレスまたはデータのビートを含むことができる。バー
ストは通常、合計サイズがキャッシュ・セクタに等しい
複数のビート情報転送である。ビートは通常、複数のバ
ス・サイクルにわたることのできる処理装置インターフ
ェース上の単一状態である。バス・サイクルは、通常バ
ス・サンプリング速度によって定義される周期である。
【００４６】キャッシュ・コヒーレンシはセクタ細分性
で維持されるので、キャッシュ・メモリ１０４の各セク
タごとに別々のコヒーレンシ状態ビットが維持される。
ある行の第１のセクタがメモリからの情報で満杯になっ
ているとき、処理装置１６は、優先順位が最低のバス動
作として第２セクタのロードを試みることができる（動
的再ロード動作と呼ぶ）。
【００４７】キャッシュ・メモリ１０４は、取出しおよ
びロード／記憶動作用に、アドレス変換／制御論理機構
１１０専用の１つのポートを有する。またキャッシュ・
メモリ１０４は、バス１２上のトランザクションの詮索
用に、スヌープ論理機構１０２専用の追加のポートを有
する。したがって、スヌープ動作が、処理装置１６の取
出しおよびロード／記憶動作を妨げることはない。
【００４８】システム・インターフェース１００の読取
り待ち行列１０６および記憶待ち行列１０８は、アドレ
ス・パイプライン化、詮索、書込み緩衝記憶などの機能
をサポートする。読取り待ち行列１０６は２つの読取り
待ち行列要素、すなわち読取り待ち行列要素ＡおよびＢ
を含む。読取り待ち行列要素ＡおよびＢは全体として、
最高２つの保留読取り動作を緩衝記憶することができ
る。
【００４９】記憶待ち行列１０８は３つの記憶待ち行列
要素、すなわち記憶待ち行列要素ＳＮＯＯＰ、Ａおよび
Ｂを含む。記憶待ち行列要素ＡおよびＢは記憶動作とセ
クタ置換キャストアウトを緩衝記憶するので、セクタ置
換をキャッシュ・メモリ１０４から入出力装置２０への
修正済みセクタの逆複写より前に行うことができる。
【００５０】記憶待ち行列要素ＳＮＯＯＰは、スヌープ
・プッシュ動作（後述する）を、待ち行列の記憶待ち行
列要素ＡおよびＢ内の動作より前に入れる。スヌープ・
プッシュ動作が必要なとき、ＩＣＬ３４がＨＰ＿ＳＮＰ
＿ＲＥＱ（Ａ）をアサートしている場合、処理装置１６
はスヌープ・プッシュ動作を記憶待ち行列要素ＳＮＯＯ
Ｐ内に置く。そうでない場合は、処理装置１６はスヌー
プ・プッシュ動作を記憶待ち行列要素ＡおよびＢ内に置
く。
【００５１】再び図１を参照すると、前述のようにアー
ビトレーション論理機構２２およびコヒーレンス技術に
よって、複数の潜在的バス・マスタ（処理装置１６、処
理装置１８、ＩＣＬ３４）がバス１２上でサポートされ
る。また、複数の潜在的バス・マスタ（処理装置２４、
ＩＣＬ３４）が、バス１４の共用資源を求めて競合する
ことができる。アービトレーション論理機構２８は、公
平プロトコルまたは他のプロトコルをサポートし、バス
・マスタを「転送先保留」して、 アービトレーション
のオーバーヘッドを最小限に抑えることができる。
【００５２】マルチプロセッサ・ソフトウェア・サポー
トは、原子的なメモリ動作によって提供される。たとえ
ば原子的バス・アクセスによって、同じアドレスに対す
る読取り・書込み動作の一部分となるように試みること
ができる。その場合、他のバス・マスタがアクセスする
ことによって、処理装置に排他的アクセスを放棄させる
ことはない。処理装置は、読取りと書込みを別々に開始
するが、原子的動作を試みているとメモリ・システムに
通知する。動作が失敗した場合は、状況が保存されるの
で、処理装置は再び試みることができる。
【００５３】バス１２を参照すると、潜在的バス・マス
タ（処理装置１６、処理装置１８、ＩＣＬ３４）はバス
要求線（ＢＲ１（Ａ）、ＢＲ２（Ａ）、ＢＲ（Ｉ））を
アサートして、潜在的バス・マスタがアドレス・バスＡ
ＤＤＲＥＳＳ（Ａ）の制御を要求していることを示す。
潜在的バス・マスタは、バス・トランザクションを実行
する必要があるとき、バス要求線を連続的にアサートす
る。転送先保留している場合、バス・マスタはバス要求
線をアサートしない。バス要求線は、パイプラインが満
杯の場合にアサートすることができる。
【００５４】潜在的バス・マスタはそのバス要求線を否
定して、潜在的バス・マスタがアドレス・バスＡＤＤＲ
ＥＳＳ（Ａ）の制御を要求していないことを示す。その
ような状況では、バス・マスタが保留バス動作を有さな
い、またはバス・マスタが転送先保留されている、また
はＡＲＴＲＹ（Ａ）線がバス１２の前のサイクルで既に
アサートされている可能性がある。潜在的バス・マスタ
は、別のトランザクションが保留になっている場合で
も、アービトレーション論理機構２２からの受諾された
有資格のバス許可の後、少なくとも１バス・サイクルの
間バス要求線を否定する。また潜在的バス・マスタは、
ＡＲＴＲＹ（Ａ）線がアサートされるのに応じて、少な
くとも１バス・サイクルの間そのバス要求線を否定す
る。
【００５５】潜在的バス・マスタがバス要求線をアサー
トするのに応じて、アービトレーション論理機構２２は
潜在的バス・マスタのバス許可線（ＢＧ１（Ａ）、ＢＧ
２（Ａ）、ＢＧ（Ｉ））をアサートして、潜在的バス・
マスタは適切な資格でバス１２の次のサイクルでのアド
レス・バスＡＤＤＲＥＳＳ（Ａ）の制御を引き受けるこ
とができることを示す。アービトレーション論理機構２
２は、いつでもバス許可線をアサートすることができ
る。バス・マスタは、第２のトランザクションを実行す
る必要がある場合、第１のトランザクションのアドレス
段階が完了した後に、そのバス許可線の有資格のアサー
トについて再び検査する。潜在的バス・マスタがバス許
可線を否定すると、潜在的バス・マスタが、バス１２の
次のサイクルでアドレス・バスＡＤＤＲＥＳＳ（Ａ）の
使用を始めるのを許可されていないことを示す。アービ
トレーション論理機構２２は一時にバス許可線のうちの
１本だけをアサートするので、アドレス・バスＡＤＤＲ
ＥＳＳ（Ａ）は一時に潜在的バス・マスタのうちの１つ
だけの制御を受ける。
【００５６】制御線ＡＲＴＲＹ（Ａ）は双方向信号線な
ので、潜在的バス・マスタは、他の潜在的バス・マスタ
がバス動作を再試行するのを許可することができる。潜
在的バス・マスタは、キャッシュ／メモリのコヒーレン
シのためにまたはハードウェアの待ち行列問題のために
ＡＲＴＲＹ（Ａ）をアサートする。たとえばＩＣＬ３４
は、アウトバウンド待ち行列３６が満杯の場合にＡＲＴ
ＲＹ（Ａ）をアサートすることができる。
【００５７】潜在的バス・マスタは、制御線ＡＲＴＲＹ
（Ａ）をアサートして、潜在的バス・マスタが詮索され
たアドレス段階を再実行すべき条件を検出していること
を示す。潜在的バス・マスタが詮索の結果として情報を
入出力装置２０に逆複写する必要がある場合、前述のよ
うに潜在的バス・マスタはそのバス要求線をアサートす
る。制御線ＡＲＴＲＹ（Ａ）がアサートされないと、詮
索されたアドレス段階を再実行する必要がないことを示
す。
【００５８】バス・マスタが現在アドレス・バスＡＤＤ
ＲＥＳＳ（Ａ）を制御している場合、ＡＲＴＲＹ（Ａ）
をアサートすると、ＡＲＴＲＹ（Ａ）の否定後１バス・
サイクルまで、バス・マスタがそのバス要求線をただち
に否定すべきであることを示す。そのとき、バス・マス
タは詮索されたアドレス段階の再実行を試みるべきであ
る。ＡＲＴＲＹ（Ａ）を否定すると、バス・マスタが詮
索されたアドレス段階を再実行する必要がないことを示
す。
【００５９】潜在的バス・マスタが現在アドレス・バス
ＡＤＤＲＥＳＳ（Ａ）を制御していない場合、ＡＲＴＲ
Ｙ（Ａ）をアサートすると、ＡＲＴＲＹ（Ａ）の否定後
１バス・サイクルまで、潜在的バス・マスタがそのバス
要求線をただちに否定するべきであることを示す。
【００６０】アービトレーション論理機構２２は、潜在
的バス・マスタのデータ・バス許可線（ＤＢＧ１
（Ａ）、ＤＢＧ２（Ａ）、ＤＢＧ（Ｉ））をアサートし
て、潜在的バス・マスタがバス１２の次のサイクルでデ
ータ・バスＤＡＴＡ（Ａ）の制御を適切な資格で引き受
けることができることを示す。アービトレーション論理
機構２２はいつでもデータ許可線をアサートすることが
できる。潜在的バス・マスタがデータ・バス許可線を否
定すると、潜在的バス・マスタが、バス１２の次のサイ
クルでデータ・バスＤＡＴＡ（Ａ）の使用を始めるのを
許可されていないことを示す。
【００６１】アービトレーション論理機構２２は、バス
許可線（ＢＧ１（Ａ）、ＢＧ２（Ａ）、ＢＧ（Ｉ））お
よびデータ・バス許可線（ＤＢＧ１（Ａ）、ＤＢＧ２
（Ａ）、ＤＢＧ（Ｉ））を選択的にアサートし否定する
ことによって、パイプライン動作に影響を及ぼす。処理
装置１６はそれ自体のバス動作をあるレベルの深さまで
パイプライン化（プロセッサ内パイプライン化）するこ
とができるが、バス１２上で生じ得る複数の潜在的バス
・マスタ間のパイプライン化（プロセッサ間パイプライ
ン化）の最大レベル数には制約がない。
【００６２】ＩＣＬ３４は、バス１２上のバス・スレー
ブとして、バス１２からの読取り命令および書込み命令
をバス１４向けに入力し、ＩＣＬ３４はその命令をアウ
トバウンド待ち行列３６内に置く。ＩＣＬ３４は、バス
１４上のバス・マスタとして、バス１４のバスＡＤＤＲ
ＥＳＳ（Ｂ）およびＤＡＴＡ（Ｂ）の制御権を獲得する
ためにアービトレーション論理機構２８へのＢＲ（Ｏ）
をアサートする。ＩＣＬ３４がＢＲ（Ｏ）をアサートす
るのに応じて、アービトレーション論理機構２８は適切
な時間にＢＧ（Ｏ）をアサートすることによって、ＩＣ
Ｌ３４にバス１４の制御を与える。アービトレーション
論理機構２８がＢＧ（Ｏ）をアサートするのに応じて、
ＩＣＬ３４はアウトバウンド待ち行列３６内の１つまた
は複数の命令を実行する。
【００６３】ＩＣＬ３４は、バス１４上のバス・スレー
ブとして、バス１２に向かうバス１４からの読取り命令
および書込み命令を入力し、ＩＣＬ３４はその命令をイ
ンバウンド待ち行列３８内に置く。ＩＣＬ３４は、バス
１２上のバス・マスタとして、バス１２のバスＡＤＤＲ
ＥＳＳ（Ａ）の制御権を獲得するためにアービトレーシ
ョン論理機構２２へのＢＲ（Ｉ）をアサートする。ＩＣ
Ｌ３４がＢＲ（Ｉ）をアサートするのに応じて、アービ
トレーション論理機構２２は適切な時間にＢＧ（Ｉ）を
アサートすることによって、ＩＣＬ３４にＡＤＤＲＥＳ
Ｓ（Ａ）の制御を与える。アービトレーション論理機構
２２がＢＧ（Ｉ）をアサートするのに応じて、ＩＣＬ３
４はインバウンド待ち行列３８内の１つまたは複数の命
令に関するアドレス段階を完了する。後の適切な時間
に、アービトレーション論理機構２２はＤＢＧ（Ｉ）を
アサートすることによって、ＩＣＬ３４にＤＡＴＡ
（Ａ）の制御を与える。アービトレーション論理機構２
２がＤＢＧ（Ｉ）をアサートするのに応じて、ＩＣＬ３
４は以前に完了したアドレス段階に関連するデータ段階
を完了する。
【００６４】ＩＣＬ３４は、バス１２上のバス・マスタ
として、制御線ＨＰ＿ＳＮＰ＿ＲＥＱ（Ａ）をアサート
する。ＨＰ＿ＳＮＰ＿ＲＥＱ（Ａ）のアサートに応じ
て、処理装置１６は必要とされるスヌープ・プッシュ動
作を記憶待ち行列１０８（図６）内の優先順位が最高の
動作として記憶待ち行列要素ＳＮＯＯＰ内に置き、した
がってそのスヌープ・プッシュ動作がバス１２に関して
処理装置１６によって待ち行列に入れられる次の動作と
なる。
【００６５】図３ないし図５に関して前に説明したよう
に、バス１２のプロトコルは通常、データ段階がそれぞ
れに関連するアドレス段階の順序で完了することを必要
とする。同様に、処理装置１６は設計により、データ段
階をそれぞれに関連するアドレス段階の順序で完了す
る。それにもかかわらず、図５に関して前に説明したよ
うに、特定の状況では、順序外れの分割トランザクショ
ンがアービトレーション論理機構２２、ＩＣＬ３４、な
らびに処理装置１６および１８によってサポートされて
好都合である。
【００６６】そのような順序外れの分割トランザクショ
ンをサポートするために、アービトレーション論理機構
２２は制御線ＤＢＷＯ（Ａ）をアサートする。アービト
レーション論理機構２２が制御線ＤＢＷＯ（Ａ）および
ＤＢＧ１（Ａ）をアサートするのに応じて、処理装置１
６は、保留読取りデータ段階用ではなく保留書込みデー
タ段階用にデータ・バスＤＡＴＡ（Ａ）の制御を引き受
ける。そのような状況でデータ・バスＤＡＴＡ（Ａ）の
制御を引き受けた後、処理装置１６は（前に完了した読
取りアドレス段階に関連する）保留読取りデータ段階を
完了する前に、（前に完了した書込みアドレス段階に関
連する）保留書込みデータ段階を完了する。このような
動作は、関連する書込みアドレス段階が関連する読取り
アドレス段階より後にくる場合でも、行うことができる
のである。
【００６７】このようにして、書込みアドレス段階およ
びそれに関連する書込みデータ段階に関する情報転送
が、読取りアドレス段階およびそれに関連する読取りデ
ータ段階に関する情報転送中に「包含」される。これに
より、読取り動作の中に書込み動作が効果的に「包含」
される。書込み動作はスヌープ・プッシュ動作でもよ
い。同様に、アービトレーション論理機構２２が制御線
ＤＢＷＯ（Ａ）およびＤＢＧ２（Ａ）をアサートするの
に応じて、処理装置１８は保留書込みデータ段階用にデ
ータ・バスＤＡＴＡ（Ａ）の制御を引き受ける。
【００６８】次の一連の事象は例示的な動作を表す。す
なわち、（１）処理装置１６がアドレス再試行なしに読
取りアドレス段階を首尾よく完了して読取り動作を開始
し、したがって関連する読取りデータ段階が保留にな
る。（２）処理装置１６がアドレス再試行なしに書込み
アドレス段階を首尾よく完了して書込み動作を開始し、
したがって関連する書込みデータ段階が保留になる。
（３）アービトレーション論理機構２２が制御線ＤＢＷ
Ｏ（Ａ）およびＤＢＧ１（Ａ）をアサートする。（４）
処理装置１６が、読取り動作の中に保留書込み動作を
「包含」するので、書込みデータ段階が読取りデータ段
階に対して順序外れで完了する。（５）アービトレーシ
ョン論理機構２２がＤＢＷＯ（Ａ）をアサートせずに制
御線ＤＢＧ１（Ａ）をアサートする。（６）処理装置１
６が保留読取りデータ段階を完了する。これらのどの事
象の間でも、他の潜在的バス・マスタはバス動作をいく
つでも試みることができる。
【００６９】ＤＢＷＯ（Ａ）のアサートの後、潜在的バ
ス・マスタが保留書込みデータ段階を有することをアー
ビトレーション論理機構２２が検証するまで、アービト
レーション論理機構２２は潜在的バス・マスタのデータ
・バス許可線をアサートしない。ＤＢＷＯ（Ａ）を否定
すると、各潜在的バス・マスタが、データ段階をそれぞ
れに関連するアドレス段階の順序で完了すべきであるこ
とを示す。
【００７０】アービトレーション論理機構２２は、潜在
的バス・マスタが保留読取りデータ段階を有さない場合
でもＤＢＷＯ（Ａ）をアサートすることができるが、そ
のようなＤＢＷＯ（Ａ）のアサートは書込みデータ段階
が完了される順序に対して効果をもたない。順序づけ段
階および書込みデータ段階は、ＤＢＧ１（Ａ）がいつア
サートされるかにかかわらず、ＢＧ１（Ａ）がアサート
されるときの記憶待ち行列１０８（図６）内の記憶動作
の順序によって決定される。
【００７１】複数の書込み動作を１つの読取り動作中に
包含することができる。たとえば、スヌープ・プッシュ
動作は優先順位が最高の書込み動作であるが、特定の時
間に複数のスヌープ・プッシュ動作が記憶待ち行列１０
８内にあり得る。そのような状況では、複数のスヌープ
・プッシュ動作を１つの読取り動作中に包含することが
できる。
【００７２】アービトレーション論理機構２２はバス１
２上の動作を監視し、バス１２に関するバス・マスタの
アクションとバス・スレーブのアクションを同期させ
る。制御のために、処理装置１６および１８、アービト
レーション論理機構２２、ならびにＩＣＬ３４は、アク
ションを特定のバス・トランザクションのタイプとして
認識する。パイプライン式トランザクション、分割トラ
ンザクション、および順序外れのトランザクションをサ
ポートしかつ同期させるために、アービトレーション論
理機構２２は制御線ＤＢＷＯ（Ａ）、ならびに各潜在的
バス・マスタの個々のバス要求線、バス許可線、および
データ・バス許可線を使用する。データ段階をそれに関
連するアドレス段階に対して順序外れで完了するため
に、アービトレーション論理機構２２は順序外れのデー
タ段階をその元になるアドレス段階と関連付ける。
【００７３】重要なことであるが、システム１０は、通
信論理回路（アービトレーション論理機構２２とＩＣＬ
３４を含む）を介するバス１２とバス１４の間での情報
転送をサポートする。バス１４およびアービトレーショ
ン論理機構２８のプロトコルは、パイプライン式動作お
よび分割トランザクション動作をサポートしない。好都
合にも、バス１２および１４は非同期的に動作し、中央
アービトレーション装置の制御を受けないので、バス１
２はバス１４と直接的にはリンクしない。このようにし
て、バス１２ならびに処理装置１６および１８のパイプ
ライン化および分割トランザクションの利点が、バス１
２をバス１４に直接的にリンクすることによって犠牲に
されることはない。
【００７４】通信論理回路（アービトレーション論理機
構２２とＩＣＬ３４を含む）は、バス１２と、非パイプ
ライン式の非分割トランザクション・バスであるバス１
４との間で情報を転送する。そのようなバス間転送に関
して、デッドロック状態が生じ得るのは、バス１４に接
続された第２の処理装置（処理装置２４など）がバス１
２に接続された第１の処理装置（処理装置１６など）の
第１のアクションを待つ間に、第１の処理装置が第２の
処理装置の第２のアクションを待つような場合である。
そのようなデッドロック状態に応じて、通信論理回路
（アービトレーション論理機構２２とＩＣＬ３４を含
む）は制御線ＤＢＷＯ（Ａ）とＤＥＡＤＬＯＣＫ（Ｉ）
を使用して、バス１２に接続された第１の処理装置の第
１のアクションを可能にすることによってデッドロック
状態を解決する。
【００７５】次の一連の事象は、例示的なデッドロック
状態および通信論理回路（アービトレーション論理機構
２２とＩＣＬ３４を含む）によるその解決を表す。
【００７６】事象１。処理装置１８が、読取りアドレス
段階をアドレス再試行なしに首尾よく完了して、入出力
装置２６における情報を読み取るために読取り動作を開
始し、したがって関連する読取りデータ段階が保留とな
り、読取り命令がＩＣＬ３４によってアウトバウンド待
ち行列３６内に置かれる。
【００７７】事象２。処理装置２４が、読取りアドレス
・トランザクションを首尾よく完了して入出力装置２０
で情報を読み取るために読取り動作を開始し、したがっ
て読取り命令がＩＣＬ３４によってインバウンド待ち行
列３８内に置かれる。バス１４およびアービトレーショ
ン論理機構２８のプロトコルはパイプライン式動作およ
び分割トランザクション動作をサポートしないので、処
理装置２４は読取りアドレス・トランザクションを完了
した後もアドレス・バスＡＤＤＲＥＳＳ（Ｂ）の制御を
放棄しない。その代わりに、処理装置２４は、データ・
バスＤＡＴＡ（Ｂ）上でデータ・トランザクションの完
了を待つ間、アドレス・バスＡＤＤＲＥＳＳ（Ｂ）とデ
ータ・バスＤＡＴＡ（Ｂ）を同時に制御する。
【００７８】事象３。ＩＣＬ３４の制御論理機構４０
が、アウトバウンド待ち行列３６とインバウンド待ち行
列３８の両方にメモリ命令があるのに応じて潜在的デッ
ドロック状態を検出する。それによって、制御論理機構
４０はアービトレーション論理機構２２への制御線ＤＥ
ＡＤＬＯＣＫ（Ｉ）をアサートする。
【００７９】事象４。話を簡単にすると、処理装置１８
は同時に最大２つの保留データ段階を許容する。したが
って、ＤＥＡＤＬＯＣＫ（Ｉ）のアサートに応じて、か
つ処理装置１８が既に保留読取りデータ段階を有する
（事象１に関して前述した）のに応じて、アービトレー
ション論理機構２２は、（ａ）ＢＧ２（Ａ）を使用し
て、スヌープ・プッシュ動作以外の後続のどんなバス動
作についても、処理装置１８にアドレス・バスＡＤＤＲ
ＥＳＳ（Ａ）の制御を与えないことができ、または
（ｂ）処理装置１８にアドレス・バスＡＤＤＲＥＳＳ
（Ａ）の制御を与えるが、メモリへの書込み動作ではな
いあらゆる動作に応じてＡＲＴＲＹ（Ａ）をアサートす
ることもできる。これら２つの方式のうちの１つによっ
て、アービトレーション論理機構２２は、必要とされる
スヌープ・プッシュ動作のために、処理装置１８に２つ
の許容される保留データ段階のうちの１つを取っておか
せる。
【００８０】事象５。ＩＣＬ３４は、バス１２上のバス
・マスタとして、バス１２のバスＡＤＤＲＥＳＳ（Ａ）
の制御を獲得するためにアービトレーション論理機構２
２へのＢＲ（Ｉ）をアサートする。ＩＣＬ３４がＢＲ
（Ｉ）をアサートするのに応じて、アービトレーション
論理機構２２は、適切な時間にＢＧ（Ｉ）をアサートし
て、ＩＣＬ３４にＡＤＤＲＥＳＳ（Ａ）の制御を与え
る。アービトレーション論理機構２２がＢＧ（Ｉ）をア
サートするのに応じて、ＩＣＬ３４はＨＰ＿ＳＮＰ＿Ｒ
ＥＱ（Ａ）をアサートし、インバウンド待ち行列３８内
の読取り命令（事象２に関して前述した）用のアドレス
段階を完了する。
【００８１】事象６。処理装置１８がアドレスを「詮
索」し、そのキャッシュ・メモリが、詮索されたアドレ
スに入出力装置２０内の関連する情報に対して修正され
た状態の情報を記憶していると判定する。この一致に応
じて、処理装置１８はＡＲＴＲＹ（Ａ）をアサートし、
キャッシュ・メモリ内の修正された情報との一致をＩＣ
Ｌ３４に通知する。
【００８２】事象７。ＩＣＬ３４が修正された情報への
アクセスを必要とすることを処理装置１８が認識し、か
つＨＰ＿ＳＮＰ＿ＲＥＱ（Ａ）がアサートされるので、
処理装置１８はスヌープ・プッシュ動作を記憶待ち行列
内の（図６に関連して前に説明した）優先順位が最高の
動作として記憶待ち行列要素ＳＮＯＯＰ内に置き、した
がってそのスヌープ・プッシュ動作はバス１２に関して
処理装置１８によって待ち行列に入れられる次の動作と
なる。
【００８３】事象８。ＡＲＴＲＹ（Ａ）のアサートに応
じて、処理装置１８を除くバス１２上の他の全ての潜在
的バス・マスタはあらゆるバス要求を撤回する。処理装
置１８がＡＲＴＲＹ（Ａ）をアサートしたので、処理装
置１８はＢＲ２（Ａ）をアサートする。ＢＲ２（Ａ）の
アサートに応じて、アービトレーション論理機構２２は
ＢＧ２（Ａ）をアサートする。ＢＧ２（Ａ）のアサート
に応じて、処理装置１８はアドレス再試行なしに書込み
アドレス段階を首尾よく完了してスヌープ・プッシュ動
作（事象７に関連して前に説明した）を開始し、したが
って書込みデータ段階は保留される。
【００８４】事象１ないし事象８から、デッドロック状
態が生じる。事象８の後、処理装置１８は２つの保留デ
ータ段階を有する。第１の保留データ段階は、処理装置
２４の第２のアクション、すなわち処理装置２４による
アドレス・バスＡＤＤＲＥＳＳ（Ｂ）およびデータ・バ
スＤＡＴＡ（Ｂ）の制御の放棄を待つ間、処理装置１８
によって延期された読取りデータ段階である。処理装置
２４がＡＤＤＲＥＳＳ（Ｂ）およびＤＡＴＡ（Ｂ）の制
御を放棄するまで、ＩＣＬ３４は、事象１で処理装置１
８によって開始された読取り動作に応じて、入出力装置
２６から情報を読み取ることができない。ＩＣＬ３４が
その情報を読み取ることができるようになるまで、処理
装置１８は第１の保留データ段階を完了しない。第２の
保留データ段階は、第１の保留データ段階の完了を待つ
間、処理装置１８によって延期された書込みデータ段階
である。
【００８５】それにもかかわらず、処理装置２４は処理
装置１８の第１のアクション、すなわち処理装置１８が
第２の保留データ段階を完了するのを待つ。処理装置１
８が第２の保留データ段階を完了するまで、ＩＣＬ３４
は、事象２の処理装置２４によって開始される読取り動
作に応じて入出力装置２０から情報を読み取ることがで
きない。ＩＣＬ３４がその情報を読み取ることができる
ようになるまで、処理装置２４はアドレス・バスＡＤＤ
ＲＥＳＳ（Ｂ）およびデータ・バスＤＡＴＡ（Ｂ）の制
御を放棄しない。
【００８６】好ましい実施例の重要な一態様では、バス
・アービトレーション論理機構２２は、（１）後に保留
書込みデータ段階が続く保留読取りデータ段階を処理装
置１８が有すること、および（２）潜在的デッドロック
状態を示すためにＩＣＬ３４がＤＥＡＤＬＯＣＫ（Ｉ）
をアサートしていることを検出する。そのような状況で
は、バス・アービトレーション論理機構２２は、ＤＢＧ
２（Ａ）をアサートし同時にＤＢＷＯ（Ａ）をアサート
することによって、データ・バスＤＡＴＡ（Ａ）の制御
を処理装置１８に与えるので好都合である。ＤＢＧ２
（Ａ）およびＤＢＷＯ（Ａ）のアサートに応じて、処理
装置１８は読取り動作内に保留スヌープ・プッシュ動作
を「包含」し、したがって保留書込みデータ段階は保留
読取りデータ段階に対して順序外れで完了する。
【００８７】そのとき、処理装置１８は残った１つの保
留読取りデータ段階を有し、ＩＣＬ３４も保留読取りデ
ータ段階を有する。アービトレーション論理機構２２が
ＤＡＴＡ（Ａ）の制御を処理装置１８に与える場合、デ
ッドロック状態は継続する。したがって、ＩＣＬ３４が
ＤＥＡＤＬＯＣＫ（Ｉ）を引き続きアサートするのに応
じて、アービトレーション論理機構２２はＤＢＧ（Ｉ）
をアサートすることによってＤＡＴＡ（Ａ）の制御をＩ
ＣＬ３４に与える。
【００８８】ＤＢＧ（Ｉ）のアサートに応じて、ＩＣＬ
３４は、事象２で処理装置２４によって開始された読取
り動作に従って、データ・バスＤＡＴＡ（Ａ）を介して
入出力装置２０から情報を読み取る。ＩＣＬ３４は次い
でデータ・バスＤＡＴＡ（Ｂ）を介して処理装置２４に
その情報を転送し、ＤＥＡＤＬＯＣＫ（Ｉ）を否定す
る。
【００８９】処理装置２４はその情報を入力して読取り
動作を完了した後、アドレス・バスＡＤＤＲＥＳＳ
（Ｂ）とデータ・バスＤＡＴＡ（Ｂ）の制御を放棄す
る。処理装置２４がそのバス１４の制御を放棄した後、
アービトレーション論理機構２８はＩＣＬ３４がＢＲ
（Ｏ）をアサートするのに応じてＢＧ（Ｏ）をアサート
することによって、バス１４の制御をＩＣＬ３４に与え
る。次いでＩＣＬ３４は、事象１で処理装置１８によっ
て開始された読取り動作に従って、入出力装置２６から
情報を読み取る。
【００９０】ＤＥＡＤＬＯＣＫ（Ｉ）がアサートされな
いので、アービトレーション論理機構２２はＤＢＷＯ
（Ａ）をアサートせずにＤＢＧ２（Ａ）をアサートし
て、ＤＡＴＡ（Ａ）の制御を処理装置１８に与える。Ｄ
ＢＧ２（Ａ）のアサートに応じて、処理装置１８は、事
象１で処理装置１８によって開始される読取り動作に従
って、データ・バスＤＡＴＡ（Ａ）を介してＩＣＬ３４
から情報を入力し、したがって処理装置１８の保留読取
りデータ段階が終了する。
【００９１】図７は、システム１０の第２の例示的実施
例のブロック図である。図７では、システム１０は、処
理装置２４、入出力装置２６、およびアービトレーショ
ン論理機構２８が置き換えられている点を除けば図１と
同じである。その代わりに図７では、処理装置１２０、
処理装置１２２、入出力装置１２４、およびアービトレ
ーション論理機構１２６がある。
【００９２】処理装置１２０および１２２は処理装置１
６および１８と同じ設計である。更に、アービトレーシ
ョン論理機構１２６はアービトレーション論理機構２２
と同じ設計である。図７に示す通り、バス１４はバス１
２と同じ設計である。バス１４は、アドレス・バスＡＤ
ＤＲＥＳＳ（Ｂ）、データ・バスＤＡＴＡ（Ｂ）、制御
線ＡＲＴＲＹ（Ｂ）、ＨＰ＿ＳＮＰ＿ＲＥＱ（Ｂ）、お
よびＤＢＷＯ（Ｂ）を含む。同様に、図７の制御線ＤＥ
ＡＤＬＯＣＫ（Ｏ）、ＤＢＧ（Ｏ）、ＢＧ（Ｏ）、およ
びＢＲ（Ｏ）は、制御線ＤＥＡＤＬＯＣＫ（Ｉ）、ＤＢ
Ｇ（Ｉ）、ＢＧ（Ｉ）、およびＢＲ（Ｉ）とそれぞれ同
じ設計である。
【００９３】図７に示したシステム１０に関して、以下
の一連の事象は、例示的なデッドロック状態および通信
論理回路（アービトレーション論理機構２２、アービト
レーション論理機構１２６、ＩＣＬ３４を含む）による
その解決法を記述したものである。
【００９４】事象１。処理装置１８は、アドレス再試行
なしに読取りアドレス段階を首尾よく完了して、入出力
装置１２４における情報を読み取るための読取り動作を
開始し、したがって関連する読取りデータ段階は保留さ
れ、読取り命令はＩＣＬ３４によってアウトバウンド待
ち行列３６に置かれる。
【００９５】事象２。処理装置１２０は、アドレス再試
行なしに読取りアドレス段階を首尾よく完了して、入出
力装置２０における情報を読み取るために読取り動作を
開始し、したがって関連する読取りデータ段階は保留さ
れ、読取り命令はＩＣＬ３４によってインバウンド待ち
行列３８に置かれる。
【００９６】事象３。ＩＣＬ３４の制御論理機構４０
は、メモリ命令が同時にアウトバウンド待ち行列３６と
インバウンド待ち行列３８の両方にあるのに応じて、潜
在的デッドロック状態を検出する。したがって、制御論
理機構４０はアービトレーション論理機構２２への制御
線ＤＥＡＤＬＯＣＫ（Ｉ）をアサートし、アービトレー
ション論理機構１２６への制御線ＤＥＡＤＬＯＣＫ
（Ｏ）をアサートする。
【００９７】事象４。ＤＥＡＤＬＯＣＫ（Ｉ）がアサー
トされ、かつ処理装置１８が既に保留読取りデータ段階
を有するのに応じて、アービトレーション論理機構２２
は、必要なスヌープ・プッシュ動作のために２つの許容
される保留データ段階のうちの１つを処理装置１８に取
っておかせる。あるいは、ＤＥＡＤＬＯＣＫ（Ｏ）がア
サートされ、かつ処理装置１２０が既に保留読取りデー
タ段階を有するのに応じて、アービトレーション論理機
構１２６は、必要なスヌープ・プッシュ動作のために２
つの許容される保留データ段階のうちの１つを処理装置
１２０に取っておかせる。
【００９８】事象５。ＩＣＬ３４は、バス１２のバス・
マスタとして、バス１２のバスＡＤＤＲＥＳＳ（Ａ）の
制御を獲得するためにアービトレーション論理機構２２
へのＢＲ（Ｉ）をアサートする。ＩＣＬ３４がＢＲ
（Ｉ）をアサートするのに応じて、アービトレーション
論理機構２２はＢＧ（Ｉ）をアサートして、適切な時間
にＩＣＬ３４にＡＤＤＲＥＳＳ（Ａ）の制御を与える。
アービトレーション論理機構２２がＢＧ（Ｉ）をアサー
トするのに応じて、ＩＣＬ３４はＨＰ＿ＳＮＰ＿ＲＥＱ
（Ａ）をアサートし、インバウンド待ち行列３８内の読
取り命令（事象２に関して前述した）用のアドレス段階
を完了する。
【００９９】事象６。処理装置１８はアドレスを「詮
索」し、そのキャッシュ・メモリが情報を入出力装置２
０内の関連する情報に対して修正された状態でスヌープ
されたアドレスに記憶していると判定する。この一致に
応じて、処理装置１８はＡＲＴＲＹ（Ａ）をアサートし
て、キャッシュ・メモリ内の修正された情報との一致を
ＩＣＬ３４に知らせる。
【０１００】事象７。ＩＣＬ３４が修正された情報への
アクセスを必要とすることを処理装置１８が認識し、か
つＨＰ＿ＳＮＰ＿ＲＥＱ（Ａ）がアサートされたので、
処理装置１８は記憶待ち行列要素ＳＮＯＯＰ内のスヌー
プ・プッシュ動作を優先順位が最高の動作としてその記
憶待ち行列内に置き、したがってそのようなスヌープ・
プッシュ動作が、バス１２に関して処理装置１８によっ
て待ち行列に入れられる次の動作となる。
【０１０１】事象８。ＡＲＴＲＹ（Ａ）のアサートに応
じて、処理装置１８を除くバス１２上の他の全ての潜在
的バス・マスタは、あらゆるバス要求を撤回する。処理
装置１８がＡＲＴＲＹ（Ａ）をアサートしたので、処理
装置１８はＢＲ２（Ａ）をアサートする。ＢＲ２（Ａ）
のアサートに応じて、アービトレーション論理機構２２
はＢＧ２（Ａ）をアサートする。ＢＧ２（Ａ）のアサー
トに応じて、処理装置１８はアドレス再試行なしで書込
みアドレス段階を首尾よく完了して、スヌープ・プッシ
ュ動作を開始し、したがって書込みデータ段階は保留さ
れる。
【０１０２】事象９。ＩＣＬ３４は、バス１４上のバス
・マスタとして、バス１４のバスＡＤＤＲＥＳＳ（Ｂ）
の制御を獲得するためにアービトレーション論理機構１
２６にＢＲ（Ｏ）をアサートする。ＩＣＬ３４がＢＲ
（Ｏ）をアサートするのに応じて、アービトレーション
論理機構１２６はＢＧ（Ｏ）をアサートすることによっ
て適切な時間にＩＣＬ３４にＡＤＤＲＥＳＳ（Ｂ）の制
御を与える。アービトレーション論理機構１２６がＢＧ
（Ｏ）をアサートするのに応じて、ＩＣＬ３４はＨＰ＿
ＳＮＰ＿ＲＥＱ（Ｂ）をアサートし、アウトバウンド待
ち行列３６内の読取り命令（事象１に関して前述した）
用のアドレス段階を完了する。
【０１０３】事象１０。処理装置１２０はアドレスを
「詮索」し、キャッシュ・メモリが詮索されたアドレス
に入出力装置１２４内の関連する情報に対して修正され
た状態で情報を記憶していると判定する。この一致に応
じて、処理装置１２０はＡＲＴＲＹ（Ｂ）をアサートし
てそのキャッシュ・メモリ内の修正された情報との一致
をＩＣＬ３４に知らせる。
【０１０４】事象１１。ＩＣＬ３４が修正された情報へ
のアクセスを必要とすることを処理装置１２０が認識
し、かつＨＰ＿ＳＮＰ＿ＲＥＱ（Ｂ）がアサートされた
ので、処理装置１２０が記憶待ち行列要素ＳＮＯＯＰ内
のスヌープ・プッシュ動作を優先順位が最高の動作とし
てその記憶待ち行列内に置き、したがってそのようなス
ヌープ・プッシュ動作がバス１４に関して処理装置１２
０によって待ち行列に入れられる次の動作となる。
【０１０５】事象１２。ＡＲＴＲＹ（Ｂ）のアサートに
応じて、処理装置１２０を除くバス１４上の他の全ての
潜在的バス・マスタは、あらゆるバス要求を撤回する。
処理装置１２０はＡＲＴＲＹ（Ｂ）をアサートしたの
で、処理装置１２０はＢＲ１（Ｂ）をアサートする。Ｂ
Ｒ１（Ｂ）のアサートに応じて、アービトレーション論
理機構１２６はＢＧ１（Ｂ）をアサートする。ＢＧ１
（Ｂ）のアサートに応じて、処理装置１２０はアドレス
再試行なしに書込みアドレス段階を首尾よく完了して一
スヌープ・プッシュ動作を開始する。
【０１０６】事象１ないし事象１２から、デッドロック
状態が生じる。事象１２の後、処理装置１８は２つの保
留データ段階を有し、処理装置１２０は２つの保留デー
タ段階を有する。処理装置１８の第１の保留データ段階
は、処理装置１２０の第２のアクション、すなわち処理
装置１２０が第２の保留データ段階を完了するのを待つ
間、処理装置１８によって延期された読取りデータ段階
である。処理装置１２０が第２の保留データ段階を完了
するまで、ＩＣＬ３４は、事象１で処理装置１８によっ
て開始された読取り動作に応じて入出力装置１２４から
情報を読み取ることができない。ＩＣＬ３４がそのよう
な情報を読み取ることができるようになるまで、処理装
置１８は第１の保留データ段階を完了しない。処理装置
１８の第２の保留データ段階は、その第１の保留データ
段階の完了を待つ間、処理装置１８によって延期された
書込みデータ段階である。
【０１０７】それにもかかわらず、処理装置１２０は処
理装置１８の第１のアクション、すなわち処理装置１８
がその第２の保留データ段階を完了するのを待つ。処理
装置１８がその第２の保留データ段階を完了するまで、
ＩＣＬ３４は、事象２で処理装置１２０によって開始さ
れた読取り動作に応じて入出力装置２０から情報を読み
取ることができない。ＩＣＬ３４がそのような情報を読
み取ることができるようになるまで、処理装置１２０は
その第１の保留データ段階を完了しない。処理装置１２
０の第２の保留データ段階は、その第１の保留データ段
階の完了を待つ間、処理装置１２０によって延期された
書込みデータ段階である。
【０１０８】好ましい実施例の重要な一態様では、バス
・アービトレーション論理機構２２は、（１）処理装置
１８が、保留書込みデータ段階が後に続く保留読取りデ
ータ段階を有すること、および（２）ＩＣＬ３４が潜在
的デッドロック状態を示するためにＤＥＡＤＬＯＣＫ
（Ｉ）をアサートしていることを検出する。そのような
状況では、バス・アービトレーション論理機構２２はＤ
ＢＧ２（Ａ）をアサートすると同時にＤＢＷＯ（Ａ）を
アサートすることによって、データ・バスＤＡＴＡ
（Ａ）の制御を処理装置１８に与えるので好都合であ
る。ＤＢＧ２（Ａ）とＤＢＷＯ（Ａ）のアサートに応じ
て、処理装置１８はその読取り動作内にその保留スヌー
プ・プッシュ動作を「包含」し、したがってその保留書
込みデータ段階はその保留読取りデータ段階に対して順
序外れで完了する。
【０１０９】ＩＣＬ３４がＤＥＡＤＬＯＣＫ（Ｉ）を引
き続きアサートするのに応じて、アービトレーション論
理機構２２はＤＢＧ（Ｉ）をアサートすることによって
ＩＣＬ３４にＤＡＴＡ（Ａ）の制御を与える。ＤＢＧ
（Ｉ）のアサートに応じて、ＩＣＬ３４は事象２で処理
装置１２０によって開始された読取り動作に従って、デ
ータ・バスＤＡＴＡ（Ａ）を介して入出力装置２０から
情報を読み取り、したがってＩＣＬ３４の保留読取りデ
ータ段階は完了する。次いでＩＣＬ３４は、データ・バ
スＤＡＴＡ（Ｂ）を介して処理装置１２０にそのような
情報を転送しＤＥＡＤＬＯＣＫ（Ｉ）とＤＥＡＤＬＯＣ
Ｋ（Ｏ）を否定し、したがってデッドロック状態が解決
される。
【０１１０】あるいは、バス・アービトレーション論理
機構１２６は、（１）処理装置１２０が、保留書込みデ
ータ段階が後に続く保留読取りデータ段階を有するこ
と、および（２）ＩＣＬ３４が潜在的デッドロック状態
を示すためにＤＥＡＤＬＯＣＫ（Ｏ）をアサートしてい
ることを検出する。そのような状況では、バス・アービ
トレーション論理機構１２６はＤＢＧ１（Ｂ）をアサー
トし同時にＤＢＷＯ（Ｂ）をアサートすることによっ
て、データ・バスＤＡＴＡ（Ｂ）の制御を処理装置１２
０に与えるので好都合である。ＤＢＧ１（Ｂ）とＤＢＷ
Ｏ（Ｂ）のアサートに応じて、処理装置１２０は、その
読取り動作内に保留スヌープ・プッシュ動作を「包含」
し、したがってその保留書込みデータ段階はその保留読
取り段階に対して順序外れで完了する。
【０１１１】ＩＣＬ３４がＤＥＡＤＬＯＣＫ（Ｏ）を引
き続きアサートするのに応じて、アービトレーション論
理機構１２６はＤＢＧ（Ｏ）をアサートすることによっ
て、ＩＣＬ３４にＤＡＴＡ（Ｂ）の制御を与える。ＤＢ
Ｇ（Ｏ）のアサートに応じて、ＩＣＬ３４は、事象１で
処理装置１８によって開始された読取り動作に従ってデ
ータ・バスＤＡＴＡ（Ｂ）を介して入出力装置１２４か
ら情報を読み取り、したがってＩＣＬ３４の保留読取り
データ段階は完了する。次いでＩＣＬ３４は、データ・
バスＤＡＴＡ（Ａ）を介してその情報を処理装置１８に
転送し、ＤＥＡＤＬＯＣＫ（Ｉ）とＤＥＡＤＬＯＣＫ
（Ｏ）を否定し、したがってデッドロック状態が解決さ
れる。
【０１１２】制御線ＤＢＷＯ（Ａ）は、更にある種の外
部待機制御装置状況、および「ダンプと実行」動作など
より複雑なメモリ動作に対して有用である。たとえば制
御線ＤＢＷＯ（Ａ）は、ロード動作のためにメモリがア
クセスされている間に、修正されたキャッシュ・メモリ
・セクタがメモリ・バッファにキャストアウトされる場
合に有用である。そのようなキャストアウトは、ロード
・メモリ待ち時間に否定的な影響を与えずにメモリ・シ
ステムによって入力されることが好ましい。処理装置１
６は、トランザクションをパイプライン化することがで
きるので、アドレス・バス・トランザクションを再試行
している間は、データ・バス・トランザクションを保留
することができる。
【０１１３】
【０１１４】
【０１１５】
【０１１６】
【０１１７】
【０１１８】
【０１１９】
【０１２０】
【０１２１】
【０１２２】
【０１２３】
【０１２４】
【０１２５】
【０１２６】
【０１２７】
【０１２８】
【０１２９】
【０１３０】
【０１３１】
【０１３２】
【０１３３】
【０１３４】
【０１３５】
【０１３６】
【０１３７】
【０１３８】
【０１３９】
【０１４０】
【０１４１】
【０１４２】
【０１４３】
【０１４４】
【発明の効果】以上のように、本発明によれば、互いに
非同期的に動作する複数のバスの間で情報を確実に転送
できる、複数のバスの間で情報を転送するための方法お
よびシステムが提供される。また、情報転送が解決不可
能なデッドロック状態に陥らない、複数のバスの間で情
報を転送するための方法およびシステムが提供される。
更に、１つまたは複数のバスがコヒーレンシ技術、パイ
プライン式動作、または分割トランザクション動作をサ
ポートする、複数のバスの間で情報を転送するための方
法およびシステムが提供される。
【図面の簡単な説明】
【図１】第１の例示的実施例による、複数のバス間で情
報を転送するためのシステムのブロック図である。
【図２】図１のシステムのバスの動作を示す図である。
【図３】図１のシステムのバスの動作を示す図である。
【図４】図１のシステムのバスの動作を示す図である。
【図５】図１のシステムのバスの動作を示す図である。
【図６】図１の処理装置におけるシステム・インターフ
ェースの概念的ブロック図である。
【図７】第２の例示的実施例による、複数のバス間で情
報を転送するためのシステムのブロック図である。
【符号の説明】
１２ バス １４ バス １６ 処理装置 １８ 処理装置 ２０ 入出力装置 ２２ アービトレーション論理機構 ２４ 処理装置 ２６ 入出力装置 ２８ アービトレーション論理機構 ３４ バス間通信論理（ＩＣＬ）機構 ３６ アウトバウンド待ち行列 ３８ インバウンド待ち行列 ４０ 制御論理機構 １００ システム・インターフェース １０２ スヌープ論理機構 １０４ 統合キャッシュ・メモリ １０６ 読取り待ち行列 １０８ 記憶待ち行列 １１０ アドレス変換／制御論理機構 １１２ 取出し機構
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・ロバーツ・モア アメリカ合衆国78750 テキサス州オー スチン ロイヤルウッド・ドライブ 8802 (72)発明者 ジョン・スティーブン・ミューイク アメリカ合衆国78759 テキサス州オー スチン アルヴァーストーン・ウェイ 8606 (72)発明者 ロバート・ジェームズ・リーズ アメリカ合衆国78717 テキサス州オー スチン イーフリアム・ロード 8100 (56)参考文献 特開 昭50−92648（ＪＰ，Ａ) 特開 昭56−147224（ＪＰ，Ａ) 特開 平４−85646（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のバスと第２のバスの間で情報を転送
    するためのシステムであって、 前記第１のバスに、複数の第１バス・マスタ及び少なく
    とも１つの第１バス・スレーブが接続され、 前記第１のバス上の複数のデータ段階を複数の関連する
    アドレス段階に応じてそれぞれ完了させることによっ
    て、前記複数の第１バス・マスタのうち選択された１つ
    の第１バス・マスタと前記第１バス・スレーブの間で前
    記第１のバスを介して情報が転送され、通常の状況で
    は、前記複数のデータ段階が、前記複数の関連するアド
    レス段階の順序で完了するように順序づけられ、 前記第２のバスに、少なくとも１つの第２バス・マスタ
    及び少なくとも１つの第２バス・スレーブが接続され、 前記第２バス・マスタと前記第２バス・スレーブの間で
    前記第２のバスを介して情報が転送され、 前記第１のバス及び前記第２のバスに、前記第１のバス
    と前記第２のバスの間で情報を転送するための論理手段
    が結合され、 前記第２バス・マスタが前記選択された第１バス・マス
    タによって保留されている特定の１つのデータ段階の完
    了を待つ間に前記選択された第１バス・マスタが前記第
    ２バス・マスタによる前記第２のバスの制御権の解除を
    待つ、という潜在的デッドロック状態に応じて、前記特
    定のデータ段階が前記論理手段によって可能にされ、 前記特定のデータ段階が、前記第２のバスの制御権の解
    除を待つ間に前記選択された第１バス・マスタによって
    保留されている先行する１つのデータ段階の前に完了す
    る、前記システム。
  2. 【請求項２】第１のバスと第２のバスの間で情報を転送
    するためのシステムであって、 前記第１のバスに、複数の第１バス・マスタ及び少なく
    とも１つの第１バス・スレーブが接続され、 前記第１のバス上の複数のデータ段階を複数の関連する
    アドレス段階に応じて それぞれ完了させることによっ
    て、前記複数の第１バス・マスタのうち選択された１つ
    の第１バス・マスタと前記第１バス・スレーブの間で前
    記第１のバスを介して情報が転送され、通常の状況で
    は、前記複数のデータ段階が、前記複数の関連するアド
    レス段階の順序で完了するように順序づけられ、 前記第２のバスに、少なくとも１つの第２バス・マスタ
    及び少なくとも１つの第２バス・スレーブが接続され、 前記第２バス・マスタと前記第２バス・スレーブの間で
    前記第２のバスを介して情報が転送され、 前記第１のバス及び前記第２のバスに、前記第１のバス
    と前記第２のバスの間で情報を転送するための論理手段
    が結合され、 前記第２バス・マスタが前記選択された第１バス・マス
    タによって保留されている特定の１つのデータ段階の完
    了を待つ間に前記選択された第１バス・マスタが前記第
    ２バス・スレーブによる前記論理手段への特定情報の出
    力を待つ、という潜在的デッドロック状態に応じて、前
    記特定のデータ段階が前記論理手段によって可能にさ
    れ、 前記特定のデータ段階が、前記論理手段への前記特定情
    報の出力を待つ間に前記選択された第１バス・マスタに
    よって保留されている先行する１つのデータ段階の前に
    完了する、前記システム。
  3. 【請求項３】前記第１バス・スレーブがメモリ装置であ
    り、前記特定のデータ段階が前記選択された第１バス・
    マスタによる前記メモリ装置への特定情報の出力を含
    む、請求項１又は２記載のシステム。
  4. 【請求項４】前記特定のデータ段階が、前記選択された
    第１バス・マスタのキャッシュ・メモリから前記メモリ
    装置への前記特定情報の出力を含む、請求項３記載のシ
    ステム。
  5. 【請求項５】前記キャッシュ・メモリ内の前記特定情報
    が前記メモリ装置内の関連する情報に対して修正された
    状態にある間に、前記第２バス・マスタが前記メモリ装
    置にアクセスしようと試みるのに応じて、前記特定のデ
    ータ段階が行われる、請求項４記載のシステム。
  6. 【請求項６】前記論理手段が、前記先行するデータ段階
    の前に前記特定のデータ段階を完了するように前記選択
    された第１バス・マスタを使用可能にする、請求項１又
    は２記載のシステム。
  7. 【請求項７】前記特定のデータ段階が書込みデータ段階
    であり、前記先行するデータ段階が読取りデータ段階で
    ある、請求項６記載のシステム。
  8. 【請求項８】前記第２のバスが、前記第１のバスを介し
    て転送される情報と非同期的に情報を転送する、請求項
    １又は２記載のシステム。
  9. 【請求項９】第１のバスと第２のバスの間で情報を転送
    するための方法であって、 前記第１のバスに接続された複数の第１バス・マスタの
    うち選択された１つの第１バス・マスタと第１バス・ス
    レーブの間で、前記第１のバスを介して情報を転送する
    ステップと、 前記第２のバスに接続された第２バス・マスタと第２バ
    ス・スレーブの間で、前記第２のバスを介して情報を転
    送するステップと、 前記第１のバス及び前記第２のバスに結合された論理手
    段を介して、前記第１のバスと前記第２のバスの間で情
    報を転送するステップと、 前記論理手段を使用して、前記第２バス・マスタが前記
    選択された第１バス・マスタによって保留されている特
    定の１つのデータ段階の完了を待つ間に前記選択された
    第１バス・マスタが前記第２バス・マスタによる前記第
    ２のバスの制御権の解除を待つ、という潜在的デッドロ
    ック状態に応じて、前記特定のデータ段階を可能にする
    ステップとを含み、 前記第１のバスを介して情報を転送する前記ステップ
    が、前記第１のバス上の複数のデータ段階を複数の関連
    するアドレス段階に応じてそれぞれ完了させることによ
    って行われ、通常の状況では、前記複数のデータ段階
    が、前記複数の関連するアドレス段階の順序で完了する
    ように順序づけられ、 前記特定のデータ段階が、前記第２のバスの制御権の解
    除を待つ間に前記選択された第１バス・マスタによって
    保留されている先行する１つのデータ段階の前に完了す
    る、前記方法。
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