KR940018760A - 다중 버스간 정보 전송 시스템 및 방법 - Google Patents

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시티븐 무히크 존
제임스 리제 로버트
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Abstract

다중 버스간에 정보를 전송하기 위한 시스템과 방법이 개시되었다. 정보는 제1버스를 통해서 다중 제1버스 장치들간에 전송된다. 정보는 제2버스를 통해서 다중 제2버스 장치들 간에 전송된다. 정보는 로직 수단을 통해서 제1버스와 제2버스간에 전송된다. 로직 수단을 사용하여, 제1버스 장치가 제2버스 상의 별도의 액션을 기다리는 동안 제2버스 장치가 액션을 기다리는 조건에 응답하여 제1버스 장치의 액션이 인에이블된다.

Description

다중 버스간 정보 전송 시스템 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 다중 버스간 정보 전송 시스템의 제1실시예의 블럭도, 제2a도~제2d도는 제1도의 시스템의 버스 동작 설명도, 제3도는 제1도의 프로세스 장치의 시스템 인터페이스의 개념적 블럭도.

Claims (11)

  1. 복수의 제1버스장치들 사이에 정보를 전송하기 위한 제1버스: 복수의 제2버스 장치들 사이에 정보를 전송하기 위한 제2버스: 및 상기 제1버스 장치가 상기 제2버스 상에 별도의 액션을 기다리는 동안 제2버스 장치가 액션을 기다리는 조건에 응답하여 제1버스 장치의 상기 액션을 인에이블하고, 상기 제1버스와 제2버스 사이에 정보를 전송하기 위한 로직 수단을 포함하는 것을 특징으로 하는 다중 버스간 정보 전송 시스템.
  2. 제1항에 있어서, 상기 복수의 제1버스 장치들이 입출력 장치를 포함하고, 상기 액션이 상기 제1버스 장치에 의해 특정 정보를 상기 입출력 장치를 출력하는 것을 특징으로 하는 시스템.
  3. 제1항에 있어서, 상기 제1버스 장치가 각각 관련된 어드레스 페이스에 응답하여 다중 데이타 페이스들을 완료시킴으로써 상기 제1버스를 통해 정보를 송신하고, 상기 데이타 페이스들은 상기 각각 관련된 어드레스 페이스들의 순서로 완료되도록 하는 것을 특징으로 하는 시스템.
  4. 제1항에 있어서, 상기 제2버스가 상기 제1버스를 통해 전송된 정보에 대해 비동기적으로 정보를 전송하는 것을 특징으로 하는 시스템.
  5. 제1항에 있어서, 상기 별도의 액션은 상기 제2버스의 제어의 상기 제2버스 장치에 의한 해제를 포함하는 것을 특징으로 하는 시스템.
  6. 제1항에 있어서, 상기 복수의 제1버스 장치들은 상기 제1버스 장치와 일체인 입출력 장치를 포함하고, 상기 액션은 상기 입출력 장치가 특정 정보를 상기 로직 수단에 출력하는 것을 포함하는 것을 특징으로 하는 시스템.
  7. 제1항에 있어서, 상기 복수의 제2버스 장치들은 상기 제2버스 장치와 일체인 입출력 장치를 포함하고, 상기 별도의 액션은 상기 입출력 장치가 특정 정보를 상기 로직 수단에 출력하는 것을 포함하는 것을 특징으로 하는 시스템.
  8. 하나 이상의 제1버스 장치들이 복수의 데이타 페이스와 별도로 복수의 어드레스 페이스를 완료함으로써 정보를 전송하며, 복수의 제1버스 장치들 사이에 정보를 전송하기 위한 제1버스; 복수의 제2버스 장치들 사이에 정보를 전송하기 위한 제2버스; 및 상기 어드레스 페이스와 데이타 페이스를 감시하고, 그것에 응답하여 상기 제1버스와 제2버스를 통해서 및 이들 사이에 정보를 전송하는 것을 통제하기 위한 로직 수단을 포함하는 것을 특징으로 하는 다중 버스간 정보 전송 시스템.
  9. 처리 장치를 버스와 제어선에 연결하기 위한 수단; 데이타 페이스들이 각 관련 어드레스 페이스의 순서로 완료하도록 되고, 각 관련 어드레스 페이스에 응답하여 다중 데이타 페이스들을 완료함으로써 상기 버스를 통해 정보를 전송하기 위한 처리 장치를 위한 수단; 및 상기 제어선의 상태에 응답하여 상기 데이타 페이스들 중 앞의 것 이전에 상기 데이타 페이스들 중 특정의 것을 선택적으로 완료하기 위한 처리 장치를 위한 수단을 포함하는 것을 특징으로 하는 처리 장치.
  10. 제1버스를 통해 복수의 제1버스 장치들 사이에 정보를 전송하는 단계; 제2버스를 통해 복수의 제2버스 장치들 사이에 정보를 전송하는 단계; 로직 수단을 통해 상기 제1버스와 제2버스 사이에 정보를 전송하는 단계; 및 상기 로직 수단을 사용하고, 상기 제1버스 장치가 상기 제2버스 상에 별도의 액션을 기다리는 동안 제2버스 장치가 액션을 기다리는 조건에 응답하여 제1버스 장치의 상기 액션을 인에이블하는 단계를 포함하는 것을 특징으로 하는 다중 버스간 정보 전송 방법.
  11. 하나 이상의 제1버스 장치들이 복수의 데이타 페이스와 별도로 복수의 어드레스 페이스를 완료함으로써 정보를 전송하고, 복수의 제1버스 장치들 사이에 제1버스를 통해 정보를 전송하는 단계; 제2버스를 통해 복수의 제2버스 장치들 사이에 정보를 전송하는 단계; 및 로직 수단을 사용하고, 상기 어드레스 페이스와 데이타 페이스를 감시하고, 이에 응답하여 상기 제1버스와 제2버스를 통해서 및 이들 사이에 정보를 전송하는 것을 통제하는 단계를 포함하는 것을 특징으로 하는 다중 버스간 정보 전송 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930030596A 1993-01-29 1993-12-29 다수의 버스간의 정보 전송 시스템 및 방법 KR970001919B1 (ko)

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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5037587A (en) * 1989-07-17 1991-08-06 Mitsui Toatsu Chemicals, Inc. Preparation process of polyimide film
US5828856A (en) * 1994-01-28 1998-10-27 Apple Computer, Inc. Dual bus concurrent multi-channel direct memory access controller and method
EP0690382B1 (en) * 1994-07-01 2003-01-02 Sun Microsystems, Inc. Computer system with a multiplexed address bus and pipelined write operations
US5793996A (en) * 1995-05-03 1998-08-11 Apple Computer, Inc. Bridge for interconnecting a computer system bus, an expansion bus and a video frame buffer
US6226695B1 (en) 1995-09-29 2001-05-01 International Business Machines Corporation Information handling system including non-disruptive command and data movement between storage and one or more auxiliary processors
US6810449B1 (en) 1995-10-19 2004-10-26 Rambus, Inc. Protocol for communication with dynamic memory
US6470405B2 (en) 1995-10-19 2002-10-22 Rambus Inc. Protocol for communication with dynamic memory
US5748914A (en) * 1995-10-19 1998-05-05 Rambus, Inc. Protocol for communication with dynamic memory
US5778438A (en) * 1995-12-06 1998-07-07 Intel Corporation Method and apparatus for maintaining cache coherency in a computer system with a highly pipelined bus and multiple conflicting snoop requests
US5867675A (en) * 1996-08-06 1999-02-02 Compaq Computer Corp Apparatus and method for combining data streams with programmable wait states
US5905876A (en) * 1996-12-16 1999-05-18 Intel Corporation Queue ordering for memory and I/O transactions in a multiple concurrent transaction computer system
US6055373A (en) * 1997-04-28 2000-04-25 Ncr Corporation Computer system including a digital signal processor and conventional central processing unit having equal and uniform access to computer system resources
US6266379B1 (en) 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
US6178477B1 (en) * 1997-10-09 2001-01-23 Vlsi Technology, Inc. Method and system for pseudo delayed transactions through a bridge to guarantee access to a shared resource
US6401167B1 (en) * 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
WO1999019805A1 (en) * 1997-10-10 1999-04-22 Rambus Incorporated Method and apparatus for two step memory write operations
US6032178A (en) * 1998-01-12 2000-02-29 Siemens Aktiengesellschaft Method and arrangement for data transmission between units on a bus system selectively transmitting data in one of a first and a second data transmission configurations
US6061764A (en) * 1998-01-26 2000-05-09 Intel Corporation Coherent variable length reads which implicates multiple cache lines by a memory controller connected to a serial and a pipelined bus utilizing a plurality of atomic transactions
US6434649B1 (en) * 1998-10-14 2002-08-13 Hitachi, Ltd. Data streamer
US6347344B1 (en) 1998-10-14 2002-02-12 Hitachi, Ltd. Integrated multimedia system with local processor, data transfer switch, processing modules, fixed functional unit, data streamer, interface unit and multiplexer, all integrated on multimedia processor
US6202112B1 (en) * 1998-12-03 2001-03-13 Intel Corporation Arbitration methods to avoid deadlock and livelock when performing transactions across a bridge
US7555603B1 (en) 1998-12-16 2009-06-30 Intel Corporation Transaction manager and cache for processing agent
US8391039B2 (en) * 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US6810455B2 (en) 2001-09-28 2004-10-26 Cradle Technologies, Inc. Bus arbitration system and method for carrying out a centralized arbitration with independent bus request and grant lines
US6807593B1 (en) * 2001-11-01 2004-10-19 Lsi Logic Corporation Enhanced bus architecture for posted read operation between masters and slaves
US6839816B2 (en) * 2002-02-26 2005-01-04 International Business Machines Corporation Shared cache line update mechanism
US6907502B2 (en) * 2002-10-03 2005-06-14 International Business Machines Corporation Method for moving snoop pushes to the front of a request queue
TW594490B (en) * 2003-03-20 2004-06-21 Via Tech Inc Bus for control chipset and the arbitration method
US7099971B1 (en) * 2003-06-26 2006-08-29 Emc Corporation Arbitration system
US7301831B2 (en) * 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
US7502895B2 (en) * 2005-09-13 2009-03-10 Hewlett-Packard Development Company, L.P. Techniques for reducing castouts in a snoop filter
US8375171B2 (en) * 2010-04-08 2013-02-12 Unisys Corporation System and method for providing L2 cache conflict avoidance
GB2514024B (en) * 2012-03-02 2020-04-08 Advanced Risc Mach Ltd Data processing apparatus having first and second protocol domains, and method for the data processing apparatus
US10282109B1 (en) 2016-09-15 2019-05-07 Altera Corporation Memory interface circuitry with distributed data reordering capabilities

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5526736B2 (ko) * 1973-12-14 1980-07-15
US4096571A (en) * 1976-09-08 1978-06-20 Codex Corporation System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking
JPS56147224A (en) * 1980-04-18 1981-11-16 Toshiba Corp Information processor
US4494193A (en) * 1982-09-30 1985-01-15 At&T Bell Laboratories Deadlock detection and resolution scheme
US4908749A (en) * 1985-11-15 1990-03-13 Data General Corporation System for controlling access to computer bus having address phase and data phase by prolonging the generation of request signal
JP2554050B2 (ja) * 1986-02-26 1996-11-13 株式会社日立製作所 デ−タ処理方法
JP2886856B2 (ja) * 1986-04-09 1999-04-26 株式会社日立製作所 二重化バス接続方式
US4965723A (en) * 1987-10-23 1990-10-23 Digital Equipment Corporation Bus data path control scheme
US5317715A (en) * 1987-12-15 1994-05-31 Advanced Micro Devices, Inc. Reduced instruction set computer system including apparatus and method for coupling a high performance RISC interface to a peripheral bus having different performance characteristics
GB8808353D0 (en) * 1988-04-09 1988-05-11 Int Computers Ltd Data processing system
US5133074A (en) * 1989-02-08 1992-07-21 Acer Incorporated Deadlock resolution with cache snooping
US5072369A (en) * 1989-04-07 1991-12-10 Tektronix, Inc. Interface between buses attached with cached modules providing address space mapped cache coherent memory access with SNOOP hit memory updates
US5278974A (en) * 1989-12-04 1994-01-11 Digital Equipment Corporation Method and apparatus for the dynamic adjustment of data transfer timing to equalize the bandwidths of two buses in a computer system having different bandwidths
JPH0485646A (ja) * 1990-07-30 1992-03-18 Oki Electric Ind Co Ltd バスインタフェイス制御装置
US5274763A (en) * 1990-12-28 1993-12-28 Apple Computer, Inc. Data path apparatus for IO adapter
US5265216A (en) * 1991-06-28 1993-11-23 Digital Equipment Corporation High performance asynchronous bus interface
US5369748A (en) * 1991-08-23 1994-11-29 Nexgen Microsystems Bus arbitration in a dual-bus architecture where one bus has relatively high latency
US5359715A (en) * 1991-09-16 1994-10-25 Ncr Corporation Architectures for computer systems having multiple processors, multiple system buses and multiple I/O buses interfaced via multiple ported interfaces
US5355455A (en) * 1991-11-19 1994-10-11 International Business Machines Corporation Method and apparatus for avoiding deadlock in a computer system with two or more protocol-controlled buses interconnected by a bus adaptor
US5265211A (en) * 1992-01-02 1993-11-23 International Business Machines Corporation Arbitration control logic for computer system having dual bus architecture
US5309567A (en) * 1992-01-24 1994-05-03 C-Cube Microsystems Structure and method for an asynchronous communication protocol between master and slave processors

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Publication number Publication date
EP0609041A1 (en) 1994-08-03
JP3189139B2 (ja) 2001-07-16
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US5611058A (en) 1997-03-11
TW283218B (ko) 1996-08-11
CA2109043A1 (en) 1994-07-30
CN1094526A (zh) 1994-11-02
JPH076124A (ja) 1995-01-10
CN1102265C (zh) 2003-02-26

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