JPH03265246A - データ伝送方式 - Google Patents
データ伝送方式Info
- Publication number
- JPH03265246A JPH03265246A JP2065000A JP6500090A JPH03265246A JP H03265246 A JPH03265246 A JP H03265246A JP 2065000 A JP2065000 A JP 2065000A JP 6500090 A JP6500090 A JP 6500090A JP H03265246 A JPH03265246 A JP H03265246A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- master station
- transmission
- command
- serial communication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 27
- 238000004891 communication Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 4
- 230000002457 bidirectional effect Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 abstract description 20
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、比較的小規模なシステム（例えばサーボモー
タ制御装置と上位制御装置（数値制御装置等）からなる
システム等）に適用される、１つのマスタ局と複数のス
レーブ局より構成されるシリアル通信のデータ伝送方式
に関する。
タ制御装置と上位制御装置（数値制御装置等）からなる
システム等）に適用される、１つのマスタ局と複数のス
レーブ局より構成されるシリアル通信のデータ伝送方式
に関する。
複数のスレーブ局があるシリアル通信（第３図）では、
従来伝送データはＳＴＸ （Ｓｔａｒｔ ｏｆＴｅｘｔ
）とＥ Ｔ Ｘ （ｅｎｄ ｏｆ Ｔｅｘｔ）という制
御コマンドの間に入れて送信していた（第４図）。
従来伝送データはＳＴＸ （Ｓｔａｒｔ ｏｆＴｅｘｔ
）とＥ Ｔ Ｘ （ｅｎｄ ｏｆ Ｔｅｘｔ）という制
御コマンドの間に入れて送信していた（第４図）。
この場合、同時に複数のコマンドを送信することが可能
となるが、一般に送信データはあらかじめＲＡＭ２０３
内に設けた送信バッファにセットされており、また受信
データは一旦上記ＲＡＭ内に設けた受信バッファに格納
されていき、１フレームの受信が完了し、マイクロプロ
セッサの処理が空いた時間に読み出して処理する。
となるが、一般に送信データはあらかじめＲＡＭ２０３
内に設けた送信バッファにセットされており、また受信
データは一旦上記ＲＡＭ内に設けた受信バッファに格納
されていき、１フレームの受信が完了し、マイクロプロ
セッサの処理が空いた時間に読み出して処理する。
このため、上記ＲＡＭ内に上記送信・受信用のバッファ
を多く設けなければならない。
を多く設けなければならない。
本発明は、コマンドごとに伝送データ数をあらかじめ決
め、ＳＴＸ、ＥＴＸ等の制御コードは使用せず、マスタ
局、スレーブ局間の通信を１フレームごとの交互通信と
することによって上記送・受信用のバッファが少なくて
すみ、より簡便なデータ伝送方式を提供することを目的
とする。
め、ＳＴＸ、ＥＴＸ等の制御コードは使用せず、マスタ
局、スレーブ局間の通信を１フレームごとの交互通信と
することによって上記送・受信用のバッファが少なくて
すみ、より簡便なデータ伝送方式を提供することを目的
とする。
なお、大規模システムで交互通信を行なう場合は、特開
昭６２−４２６４４の提案があるが、伝送路が２ペア必
要であり、データキュー（バッファ）が大量に必要とな
り、小規模システムでは実用性がない。
昭６２−４２６４４の提案があるが、伝送路が２ペア必
要であり、データキュー（バッファ）が大量に必要とな
り、小規模システムでは実用性がない。
本発明は、コマンドごとに伝送総データ数及びフォーマ
ットをあらかじめ規定し、マスタ局、スレーブ局間の通
信を１フレームごとの交互通信としたシリアル通信方式
である。
ットをあらかじめ規定し、マスタ局、スレーブ局間の通
信を１フレームごとの交互通信としたシリアル通信方式
である。
上記手段により、送・受信のためにＲＡＭ内に設けるバ
ッファが少なくてすみ、従来送信・受信に２ペア必要で
あった伝送路がｌペアですみ、より聞便なシリアル通信
方式となる。
ッファが少なくてすみ、従来送信・受信に２ペア必要で
あった伝送路がｌペアですみ、より聞便なシリアル通信
方式となる。
次に、本発明の実施例を図を参照して説明する。
第１図にマスタ局およびスレーブ局の構成を示し、第５
１！７に本発明のコマンドの構成を示す。
１！７に本発明のコマンドの構成を示す。
マスタ局とスレーブ局との間でやり取りされるコマンド
及びレスポンス（応答）は複数あるが、それぞれについ
て総伝送数（単位バイト）が決められており、例えば第
５図のようになっている。
及びレスポンス（応答）は複数あるが、それぞれについ
て総伝送数（単位バイト）が決められており、例えば第
５図のようになっている。
マスタ局は、スレーブ局に送信したいコマンドをＲＡＭ
１０３内のバッファに書き込む。
１０３内のバッファに書き込む。
次にマスタ局のＣＰＵが送信イネーブル信号１０８をア
クティブとすることによツてライントライバ１０５をイ
ネーブルとし、送信可能状態とした後、ンリアル割り込
みをイネーブルとし、シリアル通信用デバイス１０４内
の送信バッファが空となるごとにＲＡＭ１０３内のバッ
ファより１バイトづつ送信バッファヘデータを順次書き
込んでデータの送信を行う。
クティブとすることによツてライントライバ１０５をイ
ネーブルとし、送信可能状態とした後、ンリアル割り込
みをイネーブルとし、シリアル通信用デバイス１０４内
の送信バッファが空となるごとにＲＡＭ１０３内のバッ
ファより１バイトづつ送信バッファヘデータを順次書き
込んでデータの送信を行う。
送信が完了したら、マスタ局は送信イネーブル信号１０
８を非アクティブとすることによってライントライバ１
０５をディスエーブルとして送信状態から受信状態とす
る。
８を非アクティブとすることによってライントライバ１
０５をディスエーブルとして送信状態から受信状態とす
る。
一方スレープ側の構成は、マスタ側の構成とまったく同
じで、第１図のようになるので第１図を使って説明する
。
じで、第１図のようになるので第１図を使って説明する
。
スレーブ側は、通常受信状態となっており、自アドレス
のコマンドを受信したら、順次ＲＡＭＩＯ３内のバッフ
ァへ格納していき、あらかじめ規定されているバイト数
だけ受信が完了したら、コマンドの解析、実行を行い、
レスポンスを作成し、レスポンスをＲＡＭ１０３内のバ
ッファへ書き込み、受信状態からライントライバ１０５
をイネーブルとし送信状態に切り換え、送信デバイス１
０４内の送信バッファが空となるごとにＲＡＭＩＯ３内
のバッファより１バイトづつ送信デバイス１０４内の送
信バッファヘデータを書き込んでレスポンスの送信を行
う。
のコマンドを受信したら、順次ＲＡＭＩＯ３内のバッフ
ァへ格納していき、あらかじめ規定されているバイト数
だけ受信が完了したら、コマンドの解析、実行を行い、
レスポンスを作成し、レスポンスをＲＡＭ１０３内のバ
ッファへ書き込み、受信状態からライントライバ１０５
をイネーブルとし送信状態に切り換え、送信デバイス１
０４内の送信バッファが空となるごとにＲＡＭＩＯ３内
のバッファより１バイトづつ送信デバイス１０４内の送
信バッファヘデータを書き込んでレスポンスの送信を行
う。
マスタ局は、先にコマンド送信後、受信状態としている
ため、スレーブ局からのレスポンスを受は取る。このレ
スポンスを受は取り終わると、マスタ局は次のコマンド
をスレーブ局に送信し、同様の処理を続ける。
ため、スレーブ局からのレスポンスを受は取る。このレ
スポンスを受は取り終わると、マスタ局は次のコマンド
をスレーブ局に送信し、同様の処理を続ける。
以上より、本発明によれば、マスタ局スレーブ局ともコ
マンドまたはレスポンスのいずれかの最大の転送バイト
数と同じだけのバッファをＲＡＭ内に設けるだけでよく
、ＲＡＭを有効に使うことができる。
マンドまたはレスポンスのいずれかの最大の転送バイト
数と同じだけのバッファをＲＡＭ内に設けるだけでよく
、ＲＡＭを有効に使うことができる。
また、伝送路が１ペア（２本）ですむ。
第１図は本発明のシステム構成図、第２図は従来例のシ
ステム構成図、第３ｒＩＡはシリアル通信網の構成図、
第４図は従来例のコマンドの構成、第５図は本発明のコ
マンドの構成図である。 １０１・・・ＣＰＵ １０２・・・ＲＯＭ １０３・・・ＲＡＭ １０４・・・シリアル通信用デバイス １０５・・・ライントライバ １０６・・・ラインレシーバ １０７・・・コネクタ 第 １ 図 第４図 第３ 図 第 図
ステム構成図、第３ｒＩＡはシリアル通信網の構成図、
第４図は従来例のコマンドの構成、第５図は本発明のコ
マンドの構成図である。 １０１・・・ＣＰＵ １０２・・・ＲＯＭ １０３・・・ＲＡＭ １０４・・・シリアル通信用デバイス １０５・・・ライントライバ １０６・・・ラインレシーバ １０７・・・コネクタ 第 １ 図 第４図 第３ 図 第 図
Claims (1)
- （１）１つのマスタ局と複数のスレーブ局とから構成さ
れるシリアル通信網において、マスタ局、スレーブ局間
の通信線が１ペアの双方向伝送路を備え、コマンドごと
に伝送データ数をあらかじめ規定して、マスタ局とスレ
ーブ局間の通信を１フレームごとに、交互に行うことを
特徴とするデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065000A JPH03265246A (ja) | 1990-03-14 | 1990-03-14 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065000A JPH03265246A (ja) | 1990-03-14 | 1990-03-14 | データ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265246A true JPH03265246A (ja) | 1991-11-26 |
Family
ID=13274302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2065000A Pending JPH03265246A (ja) | 1990-03-14 | 1990-03-14 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0856220A (ja) * | 1994-08-12 | 1996-02-27 | Nec Shizuoka Ltd | 時分割多重装置 |
-
1990
- 1990-03-14 JP JP2065000A patent/JPH03265246A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0856220A (ja) * | 1994-08-12 | 1996-02-27 | Nec Shizuoka Ltd | 時分割多重装置 |
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