JPS63129746A - 通信制御処理装置のフレ−ム送信制御方式 - Google Patents
通信制御処理装置のフレ−ム送信制御方式Info
- Publication number
- JPS63129746A JPS63129746A JP61275394A JP27539486A JPS63129746A JP S63129746 A JPS63129746 A JP S63129746A JP 61275394 A JP61275394 A JP 61275394A JP 27539486 A JP27539486 A JP 27539486A JP S63129746 A JPS63129746 A JP S63129746A
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- JP
- Japan
- Prior art keywords
- transmission
- line
- frame
- control unit
- frame transmission
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 96
- 238000004891 communication Methods 0.000 title claims abstract description 25
- 239000000872 buffer Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送回線を収容する通信制御処理装置に
おけるフレーム送信制御方式に関する。
おけるフレーム送信制御方式に関する。
従来、通信制御処理装置において、データ伝送回線を制
御する場合、第２図に示すような構成をとるのが一般的
であつた。第２図において１はデータ伝送回線７を直接
収容する回線制御部（Ｔ、Ｃ）、２は通信制御プログラ
ムが走行し、回線制御部１を直接制御する処理部（ＰＵ
）、３は送受信キヤツジ、りを格納するバッファメモリ
（ＢＭ）である。
御する場合、第２図に示すような構成をとるのが一般的
であつた。第２図において１はデータ伝送回線７を直接
収容する回線制御部（Ｔ、Ｃ）、２は通信制御プログラ
ムが走行し、回線制御部１を直接制御する処理部（ＰＵ
）、３は送受信キヤツジ、りを格納するバッファメモリ
（ＢＭ）である。
回線制御部１はデータ伝送回線７のＲＤ線から受信され
た直列な受信フレームのキャラクタへの組立あるいはキ
ャラクタを直列なデータに分解して送信フレームをデー
タ伝送回線７のＳＤ線へ送出するキャラクタ組立分解制
御部４、回線制御部１とノ々ツファメモリ３間のキャラ
クタ転送を行うＤＭＡ転送制御部５やキャラクタ組立分
解制御部４の起動、処理部２への送信終了、受信終了報
告を行つマイクロプロセッサ６、バッファメモリ３との
情報の入出力を行う入出力制御部９よシなる。
た直列な受信フレームのキャラクタへの組立あるいはキ
ャラクタを直列なデータに分解して送信フレームをデー
タ伝送回線７のＳＤ線へ送出するキャラクタ組立分解制
御部４、回線制御部１とノ々ツファメモリ３間のキャラ
クタ転送を行うＤＭＡ転送制御部５やキャラクタ組立分
解制御部４の起動、処理部２への送信終了、受信終了報
告を行つマイクロプロセッサ６、バッファメモリ３との
情報の入出力を行う入出力制御部９よシなる。
データ伝送回線へのフレームの送信は以下のように行わ
れる。
れる。
■ 処理部２の通信制御プログラムは回線制御部１に対
し、バッファメモリ３内の送信キャラクタ先頭アドレス
や送信キャラクタ数の情報をもつ送信コマンドを発行す
る。
し、バッファメモリ３内の送信キャラクタ先頭アドレス
や送信キャラクタ数の情報をもつ送信コマンドを発行す
る。
■ マイクロプロセッサ６は送信コマンド内の送信キャ
ラクタ先頭アドレス、送信キャラクタ数の情報をＤＭＡ
転送制御部５に格納し、キャラクタ組立分解制御部４と
ＤＭＡ転送制御部５を起動することによシフレーム送信
を開始する。
ラクタ先頭アドレス、送信キャラクタ数の情報をＤＭＡ
転送制御部５に格納し、キャラクタ組立分解制御部４と
ＤＭＡ転送制御部５を起動することによシフレーム送信
を開始する。
■ ＤＭＡ転送制御部５はマイクロプロセッサ６から起
動されると送信キャラクタ先頭アドレスと送信キャラク
タ数の情報によりバッファメモリ３からキャラクタを読
みだしキャラクタ組立分解制御部４に転送し続け、送信
するキャラクタがなくなった時点でマイクロプロセッサ
６に割り込む。
動されると送信キャラクタ先頭アドレスと送信キャラク
タ数の情報によりバッファメモリ３からキャラクタを読
みだしキャラクタ組立分解制御部４に転送し続け、送信
するキャラクタがなくなった時点でマイクロプロセッサ
６に割り込む。
ここでキャラクタ組立分解制御部４はバッファメモリ３
から転送されてきたキャラクタを直列なデータに分解し
て送信フレームをデータ伝送回線へ送出する。
から転送されてきたキャラクタを直列なデータに分解し
て送信フレームをデータ伝送回線へ送出する。
■ マイクロプロセッサ６はＤＭＡ転送制御部５から割
シ込まれるとフレームの送信が終了したことを処理部２
の通信制御グログラムに報告する。
シ込まれるとフレームの送信が終了したことを処理部２
の通信制御グログラムに報告する。
■ 処理部２の通信制御プログラムは回線制御部１から
のフレームの送信終了報告を受けると次のフレームの送
信準備を行う。
のフレームの送信終了報告を受けると次のフレームの送
信準備を行う。
以上の動作の繰シ返しによシ、フレーム送信動作を行う
。このような通信制御処理装置では処理部２の通信制御
プログラムの回線制御部１に対するフレームの送信コマ
ンドは前に送信したフレームの送信終了報告が回線制御
部１から来た後でないと発行できない。このためフレー
ムの送信終了後から次のフレーム送信開始までの間、処
理部２の通信制御プログラムが走行することとなシ、デ
ータ伝送回線７上には無効フラグが送信されることにな
る。
。このような通信制御処理装置では処理部２の通信制御
プログラムの回線制御部１に対するフレームの送信コマ
ンドは前に送信したフレームの送信終了報告が回線制御
部１から来た後でないと発行できない。このためフレー
ムの送信終了後から次のフレーム送信開始までの間、処
理部２の通信制御プログラムが走行することとなシ、デ
ータ伝送回線７上には無効フラグが送信されることにな
る。
データ伝送回線７の伝送効率は回線上に伝送される有効
なフレームの割合で定義される。従来の送信制御方式で
は上記無効フラグの伝送される時間は処理部２の通信制
御プログラムの走行時間で決定されるため一定であるの
に対し、有効なフレームの伝送時間は回線速ずに反比例
する九め回線速度が速く々ればなるほど伝送効率は低下
するという問題がありた。
なフレームの割合で定義される。従来の送信制御方式で
は上記無効フラグの伝送される時間は処理部２の通信制
御プログラムの走行時間で決定されるため一定であるの
に対し、有効なフレームの伝送時間は回線速ずに反比例
する九め回線速度が速く々ればなるほど伝送効率は低下
するという問題がありた。
本発明は上記の欠点を解決するためデータ伝送回線にフ
レームを送信する場合、１個のフレームの送信終了後た
だちに次のフレームを送信可能とすることにより、伝送
効率を向上させることを目的とする。
レームを送信する場合、１個のフレームの送信終了後た
だちに次のフレームを送信可能とすることにより、伝送
効率を向上させることを目的とする。
〔問題点を解決するための手段と作用〕本発明は公衆通
信回線等のデータ伝送回線を収容し、送受信フレームの
組立分解、＠綜とのデータ送受信を制御する回線制御部
、回線制御部を制御する処理部及び送受信キャラクタを
格納するバッファメモリとを具備する通信制御処理装置
において、フレームの送信終了報告が回線制御部から来
る前に前記処理部が回線制御部に対するフレーム送信コ
マンドを発行することを特徴とするものであシ、回線制
御部のマイクロプロセッサにおいて処理部の通信制御プ
ログラムからのフレーム送信のための送信キャラクタ先
頭アドレス及び送信キャラクタ数の情報をバッファリン
グするメモリを設けることにより、処理部の通信制御プ
ログラムからのフレーム送信のためのコマンドを回線制
御部からのフレーム送信終了報告を待つことなく発行可
能とするもので、連続的なフレームの送信を可能とし、
伝送効率の向上が可能となる。
信回線等のデータ伝送回線を収容し、送受信フレームの
組立分解、＠綜とのデータ送受信を制御する回線制御部
、回線制御部を制御する処理部及び送受信キャラクタを
格納するバッファメモリとを具備する通信制御処理装置
において、フレームの送信終了報告が回線制御部から来
る前に前記処理部が回線制御部に対するフレーム送信コ
マンドを発行することを特徴とするものであシ、回線制
御部のマイクロプロセッサにおいて処理部の通信制御プ
ログラムからのフレーム送信のための送信キャラクタ先
頭アドレス及び送信キャラクタ数の情報をバッファリン
グするメモリを設けることにより、処理部の通信制御プ
ログラムからのフレーム送信のためのコマンドを回線制
御部からのフレーム送信終了報告を待つことなく発行可
能とするもので、連続的なフレームの送信を可能とし、
伝送効率の向上が可能となる。
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の一実施例のブロック図である。
第１図において、１ノはデータ伝送回線１７を直接制御
する回線制御部（ＬＣ）、１２は通信制御プログラムに
よシ回線制御部１１を制御する処理部（ＰＵ）、１３は
データ伝送回線１７へ送信または受信するキャラクタを
格納するバッファメモリ（ＢＭ）である。回線制御部１
１はキャラクタ組立分解制御部１４、Ｄ Ｍ Ａ転送制
御部１５、マイクロプロセッサ１６、メモリ１８、入出
力制御部１９、データバス２０．アドレスバス２１、Ｄ
ＭＡ転送制御部１５からマイクロプロセッサ１６への割
シ込み信号線２２−１．入出力制御部１９からマイクロ
グロセツ゛す１６への割シ込み信号線２２−２よシなる
。２３は回線制御部１１と処理部１２とバッファメモリ
１３との間の信号線であシ、アドレスバス２３−１、デ
ータノぐス２３−２、リードライトクロック信号線２３
−３から構成される。
する回線制御部（ＬＣ）、１２は通信制御プログラムに
よシ回線制御部１１を制御する処理部（ＰＵ）、１３は
データ伝送回線１７へ送信または受信するキャラクタを
格納するバッファメモリ（ＢＭ）である。回線制御部１
１はキャラクタ組立分解制御部１４、Ｄ Ｍ Ａ転送制
御部１５、マイクロプロセッサ１６、メモリ１８、入出
力制御部１９、データバス２０．アドレスバス２１、Ｄ
ＭＡ転送制御部１５からマイクロプロセッサ１６への割
シ込み信号線２２−１．入出力制御部１９からマイクロ
グロセツ゛す１６への割シ込み信号線２２−２よシなる
。２３は回線制御部１１と処理部１２とバッファメモリ
１３との間の信号線であシ、アドレスバス２３−１、デ
ータノぐス２３−２、リードライトクロック信号線２３
−３から構成される。
以下第１図によシ、本通信制御処理装置のフレーム送信
動作を説明する。
動作を説明する。
■ＰＵ１２からＬＣｌｌへのフレーム送信コマンド
処理部１２の通信制御プログラムは送信を開始する前に
バッファメモリ１３ｔｌＣ送信すべき１つのフレームの
すべてのキャラクタを入れておき、データバス２３−２
を介して送信キャラクタ先頭アドレス及び送信キャラク
タ数を含むコマンドをＬＣＩＩに送シ、アドレスバス２
３−１にＬｏｌｌに対するコマンドであることを示すア
ドレス信号を乗せると入出力制御部１９は当該コマンド
を保持した後、割込み信号線２２−２によシマイクロプ
ロセッサ１６に割シ込む。マイクロプロセッサ１６は当
該割込みを契機に入出力制御部１９からデータバス２０
を介して送信キャラクタ先頭アドレス及び送信キャラク
タ数をメ七り１８に格納する。以上が１つのフレームの
送信コマンドの動作であるが、ＰＵ１２において次に送
信すべきフレームのキャラクタがあればただちに上記と
同一の動作を行い、送信すべきフレームが存在する限シ
繰シ返し、マイクロプロセッサ１６は順次各フレームの
送信キャラクタ先頭アドレス及び送信キャラクタ数をメ
モリ１８に格納する。
バッファメモリ１３ｔｌＣ送信すべき１つのフレームの
すべてのキャラクタを入れておき、データバス２３−２
を介して送信キャラクタ先頭アドレス及び送信キャラク
タ数を含むコマンドをＬＣＩＩに送シ、アドレスバス２
３−１にＬｏｌｌに対するコマンドであることを示すア
ドレス信号を乗せると入出力制御部１９は当該コマンド
を保持した後、割込み信号線２２−２によシマイクロプ
ロセッサ１６に割シ込む。マイクロプロセッサ１６は当
該割込みを契機に入出力制御部１９からデータバス２０
を介して送信キャラクタ先頭アドレス及び送信キャラク
タ数をメ七り１８に格納する。以上が１つのフレームの
送信コマンドの動作であるが、ＰＵ１２において次に送
信すべきフレームのキャラクタがあればただちに上記と
同一の動作を行い、送信すべきフレームが存在する限シ
繰シ返し、マイクロプロセッサ１６は順次各フレームの
送信キャラクタ先頭アドレス及び送信キャラクタ数をメ
モリ１８に格納する。
■ＬＣＩＩのデータ伝送回線１７へのフレーム送信動作
及びその終了報告 前記フレーム送信コマンドによシ、送信キャラクタ先頭
アドレス及び送信キャラクタ数がメモリ１８に格納され
るとマイクロプロセッサ１６はＤＭＡ転送制御部１５に
データバス２０を介して当該情報を与えるフレームのコ
マンドを発行する。
及びその終了報告 前記フレーム送信コマンドによシ、送信キャラクタ先頭
アドレス及び送信キャラクタ数がメモリ１８に格納され
るとマイクロプロセッサ１６はＤＭＡ転送制御部１５に
データバス２０を介して当該情報を与えるフレームのコ
マンドを発行する。
ＤＭＡ転送制御部１５はマイクロプロセッサ１６からフ
レームの送信コマンドを受は取ると送信キャラクタ先頭
アドレス及び送信キャラクタ数に従い、入出力制御部１
９／Ｃ対しバッファメモリ１３から順次キャラクタの読
み込みを要求すると入出力制御部１９はバッファメモリ
１３から順次キャラクタをデータバス２３−２を介して
読み込む。
レームの送信コマンドを受は取ると送信キャラクタ先頭
アドレス及び送信キャラクタ数に従い、入出力制御部１
９／Ｃ対しバッファメモリ１３から順次キャラクタの読
み込みを要求すると入出力制御部１９はバッファメモリ
１３から順次キャラクタをデータバス２３−２を介して
読み込む。
ＤＭＡ転送制御部１５は入出力制御部１９が読み込んだ
キャラクタをデータバス２０を介して順次キャラクタ組
立分解制御部１４に書き込むとキャラクタ組立分解制御
部１４はキャラクタを直列なデータとし、送信フレーム
をデータ伝送回線１７に送出する。Ｄ Ｍ Ａ転送制御
部１５は送信キャラクタ数分のキャラクタをすべてキャ
ラクタ組立分解制御部１４に書き込むとマイクロプロセ
ッサ１６に割込み信号線２２−１を介して割シ込みをカ
ケるとマイクロプロセッサ１６は当該割込みを受けつけ
、処理部１２にフレームの送信が終了したことを報告す
るため入出力制御部１９にフレームの送信が終了したこ
とを示すコードをデータバス２０を介して与えると入出
力制御部１９はデータノ々ス２３−２を介してＰＵ１２
に当該コードを送った後、メモリ１８に次のフレームの
送信キャラクタ先頭アドレス及び送信キャラクタ数が存
在すれば前記フレーム送信動作を繰シ返し存在しなけれ
ば次のフレームの送信コマンド待ちとなる。
キャラクタをデータバス２０を介して順次キャラクタ組
立分解制御部１４に書き込むとキャラクタ組立分解制御
部１４はキャラクタを直列なデータとし、送信フレーム
をデータ伝送回線１７に送出する。Ｄ Ｍ Ａ転送制御
部１５は送信キャラクタ数分のキャラクタをすべてキャ
ラクタ組立分解制御部１４に書き込むとマイクロプロセ
ッサ１６に割込み信号線２２−１を介して割シ込みをカ
ケるとマイクロプロセッサ１６は当該割込みを受けつけ
、処理部１２にフレームの送信が終了したことを報告す
るため入出力制御部１９にフレームの送信が終了したこ
とを示すコードをデータバス２０を介して与えると入出
力制御部１９はデータノ々ス２３−２を介してＰＵ１２
に当該コードを送った後、メモリ１８に次のフレームの
送信キャラクタ先頭アドレス及び送信キャラクタ数が存
在すれば前記フレーム送信動作を繰シ返し存在しなけれ
ば次のフレームの送信コマンド待ちとなる。
以上説明したように本発明によれば通信制御処理装置が
データ伝送回線を制御する場合、前に送信したフレーム
の・送信終了報告が回線制御部から来る前に次のフレー
ム送信コマンドを回線制御部に発行することを可能とす
ることによシ、連続的・ なフレームの送信を可能とし
、伝送効率の向上が可能となる。
データ伝送回線を制御する場合、前に送信したフレーム
の・送信終了報告が回線制御部から来る前に次のフレー
ム送信コマンドを回線制御部に発行することを可能とす
ることによシ、連続的・ なフレームの送信を可能とし
、伝送効率の向上が可能となる。
第１図は本発明による通信制御処理装置の一実施例を示
すブロック図、第２図は通信制御処理装置において、デ
ータ伝送回線を制御する場合の一般的な構成を示すブロ
ック図である。 １１・・・回線制御部、１２・・・処理部（ＰＵ）、１
３・・・バッファメモリ（ＢＭ）、２４・・・キャラク
タ組立分解制御部、１５・・・ＤＭＡ転送制御部、１６
・・・マイクロプロセッサ、１７・・・データ伝送回線
、１８・・・メモリ、１９・・・入出力制御部、２０・
・・データ（−ス、２１・・・アドレスバス、２２−１
゜２２−２・・・割込み信号線、２３−１・・・アドレ
スバス、２３−２・・・データバス、２３−３・・・リ
ードライトクロック信号線。
すブロック図、第２図は通信制御処理装置において、デ
ータ伝送回線を制御する場合の一般的な構成を示すブロ
ック図である。 １１・・・回線制御部、１２・・・処理部（ＰＵ）、１
３・・・バッファメモリ（ＢＭ）、２４・・・キャラク
タ組立分解制御部、１５・・・ＤＭＡ転送制御部、１６
・・・マイクロプロセッサ、１７・・・データ伝送回線
、１８・・・メモリ、１９・・・入出力制御部、２０・
・・データ（−ス、２１・・・アドレスバス、２２−１
゜２２−２・・・割込み信号線、２３−１・・・アドレ
スバス、２３−２・・・データバス、２３−３・・・リ
ードライトクロック信号線。
Claims (1)
- 公衆通信回線等のデータ伝送回線を収容し、送受信フレ
ームの組立分解、回線とのデータ送受信を制御する回線
制御部、回線制御部を制御する処理部及び送受信キャラ
クタを格納するバッファメモリとを具備する通信制御処
理装置において、フレームの送信終了報告が回線制御部
から来る前に前記処理部が回線制御部に対するフレーム
送信コマンドを発行することを特徴とする通信制御処理
装置のフレーム送信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275394A JPS63129746A (ja) | 1986-11-20 | 1986-11-20 | 通信制御処理装置のフレ−ム送信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275394A JPS63129746A (ja) | 1986-11-20 | 1986-11-20 | 通信制御処理装置のフレ−ム送信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129746A true JPS63129746A (ja) | 1988-06-02 |
Family
ID=17554887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275394A Pending JPS63129746A (ja) | 1986-11-20 | 1986-11-20 | 通信制御処理装置のフレ−ム送信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129746A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185533A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Interruption method for transmission control |
-
1986
- 1986-11-20 JP JP61275394A patent/JPS63129746A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185533A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Interruption method for transmission control |
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