JPS63313940A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は１通信制御技術さらにはマイクロプロセッサ
間のシリアル通信に適用して特に有効な技術に関し１例
えばモデム（ＭＯＤＥＭ）を用イたシリアル通信システ
ムにおいて、バイト同期型プロトコルに従った通信を行
なうシリアル通信装置に利用して有効な技術に関する。

［従来の技術］ 従来、マイクロプロセッサ間でシリアル通信を行なえる
ようにするため１日本電気［株］製μＰＤ７２０１Ａの
ような通信用ＬＳＩが提供されている。第３図には、こ
の通信用ＬＳＩμＩ）　Ｄ　７２０１Ａを使ったシステ
ムの一例が示されている。

すなわち、マイクロプロセッサＣＰＵに、システムバス
ＢＵＳを介して、メモリＭＥＭとともにＤＭＡコントロ
ーラＤＭＡＣおよびシリアル通信ＬＳＩ　　ＳＩＯが接
続されている。シリアル通信ＬＳＩ　　ＳＩＯと通信回
線との間には送受信データの変調、復調を行なったり、
受信データからクロックを形成したりするモデムＭＯＤ
ＥＭが設けられている。

ところで、ＢＩＳＹＮＣと呼ばれるバイト同期型プロト
コルに従った通信では、第２図のような５ＹＮＣキヤラ
クタもしくはフラグパターンと呼ばれる同期パターンＳ
ＹＮと、通信したいデータの入るテキスト領域ＴＸＴと
、ＣＲＣキャラクタと呼ばれるエラー検出用符号の入る
チェックコード領域ＢＣＣからなるメツセージ（フレー
ム）を送信する際に、１回の伝送の最初と最後のキャラ
クタがモデムに正しく送信されたことを確認するために
、パッドキャラクタと呼ばれるアイドルパターンＰＡＤ
を追加することを定めている。

従来、μＰＤ７２０１Ａのような通信用ＬＳＩでは、５
ＹＮＣキヤラクタ（フラグパターン）を入れる２バイト
のコントロールレジスタが設けられており、このコント
ロールレジスタを使って同期パターン（ＳＹＮＣキャラ
クタ）とアイドルパターン（パッドキャラクタ）を送信
するようにしていた（日本電気［株］　１９８４年発行
、「μＰＤ７２０１Ａ　ＭＰＳＣユーザーズマニュアル
」第７０頁〜第７３頁参照）。

［発明が解決しようとする問題点コ ＢＩＳＹＮＣプロトコルに従ったシリアル通信の可能な
従来の通信用ＬＳＩでは、同一のコントロールレジスタ
を使って同期パターンとアイドルパターンの送Ｇ？を行
なっていたため、送信時にアイドルパターンと同期パタ
ーンの書き換えを行なわなくてはならない。特に、複数
フレームのメツセージを送信する場合には、フレームご
とに毎回アイドルパターンと同期パターンの書換えが必
要となり、制御シーケンス（マイクロプログラム）が複
雑になるという問題があった。

この発明の目的は、マイクロプロセッサ間のシリアル通
信における送信時の制御シーケンスを簡略化することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、通信用ＬＳＩ内に、送信されるデータの先頭
に付加される同期パターンを設定するためのレジスタと
別個に、送信前のアイドル時に送信されるアイドルパタ
ーンを設定するためのレジスタを設けるものである。

［作用］ 上記手段によれば、システムの立上がりの際に、同期パ
ターンとアイドルパターンを各々別個のレジスタに設定
しておけば、各メツセージの送信時にいちいちレジスタ
を書き換える必要がなくなり。

これによって送信時の制御シーケンスを簡略化するとい
う上記目的を達成することができる。

以下１本発明の一実施例を第１図を用いて説明する。

［実施例コ この実施例は１本発明を通信用ＬＳＩとしてのシリアル
通信ユニットに適用した場合である。このシリアル通信
ユニット１０は、送信部と受信部とから構成されており
、第１図には、このうち送信部の構成が示されている。

送信部は、送信すべきデータが複数バイト格納される送
信データＰＩＦＯＩＩと、この送信データＰＩＦＯＩＩ
に格納された送信データを１バイトずつ取り出してシリ
アルデータに変換して出力するためのシフトレジスタ１
２と、同期パターンを設定可能な２バイトのフラグパタ
ーンレジスタ１３を有している。送信データＰＩＦＯＩ
Ｉには、インタフェース回路１４を介してマイクロプロ
セッサもしくはＤＭＡコントローラによって、送信され
るデータが、システムメモリから次々と転送される。特
に制限されないが、この実施例ではフラグパターンレジ
スタ１３に設定された同期パターンは直接送信ライン上
に出力されるように構成されている。

そして、この実施例の通信用ＬＳＩｌ０には、送信され
るフレームの前後に挿入されるアイドルパターンを設定
するためのアイドルパターンレジスタ１５が設けられて
おり、このアイドルパターンレジスタ１５に設定された
アイドルパターンは送信用のシフトレジスタ１２に転送
され、シリアル信号に変換されて出力されるようにされ
ている。

アイドルパターンレジスタ１５は、フレーム先頭の５Ｙ
ＮＣバイト（同期パターン）の前に挿入されるアイドル
パターンと、フレーム末尾のチェックコードの次に挿入
されるアイドルパターンとして、それぞれ異なるパター
ンを設定できるようにするため２バイトで構成されてい
る。

この実施例の通信用ＬＳＩでは、送信を開始する前に予
めフラグパターンレジスタ１３へ同期パターンを、また
アイドルパターンレジスタ１５にアイドルパターンをそ
れぞれ設定しておく。そして、マイクロプロセッサから
送信を指示する送信イネーブル信号が入力されると、直
ちにアイドルパターンレジスタ１５内の先行アイドルパ
ターンがシフトレジスタ１２に転送されてアイドルパタ
ーンが送信される。それから、送信データがシステムメ
モリ側から送られてＰＩＦＯＩＩに入った時点でアイド
ルパターンの送信が中断され、代わってフラグパターン
レジスタ１３内の２バイトの同期パターンが出力される
。そして、２バイトの同期パターンの送信が終了した時
点で、送信データＦＩＦＯＩＩ内の最初の送信データが
シフトレジスタ１２に転送され、同期パターンに連続し
て送信される。

また、上記送信データＦＩＦ○１１に格納された送信デ
ータは、シフトレジスタ１２の他に、ＣＲＣ（巡回符号
検査）と呼ばれるエラー検出用符号を計算するためのＣ
ＲＣ計算器１６にも供給されており、１フレ一ム分の送
信データの送信が終了すると、ＣＲＣ計算器１６からチ
ェックコードが送信される。これに続いてアイドルパタ
ーンレジスタ１５内の後書きアイドルパターンがシフト
レジスタ１２に転送され、シリアル信号に変換されて出
力される。

上記のような手順に従った送信制御が１例えばマイクロ
プログラム制御方式の制御部１７から出力される制御信
号によって実行される。

なお、上記実施例では、フラグパターンレジスタ１３に
設定された同期パターンを直接送信ライン上に出力する
ように構成されているが、このレジスタ内の同期パター
ンもアイドルパターン同様一旦シフトレジスタ１２に転
送してから送信させるように構成することができる。

さらに１通信用ＬＳＩでは、前記ＢＩＳＹＮＣプロトコ
ル以外にも１例えばＨＬＤＣ（ハイレベル・データ・リ
ンク・コントロール）プロトコルに従った通信を一つの
ＬＳＩで行なえるような構成にされることがあり、本発
明はそのような通信用ＬＳＩにも適用することができる
。

以上説明したように上記実施例は、通信用ＬＳＩ内に送
信されるデータの先頭に付加される同期パターンが設定
されるレジスタとは別個に、送信前のアイドル時に送（
ｄされるアイドルパターンを設定するレジスタを設けた
ので、システムの立上がりの際に、同期パターンとアイ
ドルパターンを各々別個のレジスタに設定しておけば、
各メツセージの送信時にいちいちレジスタを書き換える
必要がないという作用により、マイクロプロセッサ間の
シリアル通信における送信時の制御シーケンスが簡略化
されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
アイドルパターンレジスタ１５が２バイトで構成されて
いると説明したが、先行アイドルパターンと後書きアイ
ドルパターンが同一であるような場合には、アイドルパ
ターンレジスタ１５を１バイト構成とすることも可能で
ある。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢ　ｌ５ＹＮＣプロ
トコルに従った通信を行なう通信用ＬＳＩに適用したも
のについて説明したが、この発明はそれに限定されず同
期パターン（フラグパターン）以外にアイドルパターン
を必要とするプロトコルに従った通信用ＬＳＩ一般に利
用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、Ｂ　Ｉ　５ＹＮＣプロ１−コルに従った通信
を行なう通信制御装置において、アイドルパターンと同
期パターンの書換えが不要となり、これによってマイク
ロプロセッサ間のシリアル通信における送信時の制御シ
ーケンスを簡略化することができる。

【図面の簡単な説明】

第１図は、本発明をシリアル通信用ＬＳＩに適用した場
合の受イ１１部の構成の一実施例を示すブロック図、 第２図は、バイト同期型プロトコルの各受信データのフ
レーム構成例を示す説明図、 第３図は、通信用ＬＳＩを用いたマイクロプロセッサシ
ステムの構成例を示すブロック図である。 １０・・・・通信用ＬＳＩ、１１・・・・送信データＦ
ＩＦ○、１２・・・・シフトレジスタ、１３・・・・フ
ラグパターンレジスタ、１５・・・・アイドルパターン
レジスタ、１６・・・・ＣＲＣ計算器、１７・・・・制
御部、ＣＰＵ・・・・マイクロプロセッサ、ＳＩＯ・・
・・通信用ＬＳ　Ｉ（シリアル通信ユニット）、ＭＥＭ
・・・・メモリ、ＭＯＤＥＭ・・・・モデム。

Claims (1)

1. 【特許請求の範囲】 １、同期パターンを含む送信フレームの前または後にア
   イドルパターンを入れて送信を行なう通信方式に従った
   通信制御装置において、同期パターンを設定するための
   レジスタとは別個に、アイドルパターンを設定するため
   のレジスタが設けれられていることを特徴とする通信制
   御装置。 ２、上記アイドルパターン設定用のレジスタは、先行用
   アイドルパターンと後書き用アイドルパターンの両方を
   設定可能なように構成されてなることを特徴とする特許
   請求の範囲第１項記載の通信制御装置。