JPH04216237A - シリアル通信装置 - Google Patents
シリアル通信装置Info
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- JPH04216237A JPH04216237A JP2410667A JP41066790A JPH04216237A JP H04216237 A JPH04216237 A JP H04216237A JP 2410667 A JP2410667 A JP 2410667A JP 41066790 A JP41066790 A JP 41066790A JP H04216237 A JPH04216237 A JP H04216237A
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- Japan
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- 230000005540 biological transmission Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、シフトレジスタを用い
たシリアル通信装置に関する。より詳しくは４ｂｉｔマ
イクロコンピュータ（以下、マイコンと略称する）のよ
うな簡易なマイコンでも高度な通信ネットワークを構築
できる通信プロトコルを有したシリアル通信装置に関す
る。
たシリアル通信装置に関する。より詳しくは４ｂｉｔマ
イクロコンピュータ（以下、マイコンと略称する）のよ
うな簡易なマイコンでも高度な通信ネットワークを構築
できる通信プロトコルを有したシリアル通信装置に関す
る。
【０００２】
【従来の技術】シリアルクロック同期式通信はシリアル
通信用内蔵回路としてシフトレジスタしか持たないマイ
コンでも実施できる簡易なシリアル通信方式である。
通信用内蔵回路としてシフトレジスタしか持たないマイ
コンでも実施できる簡易なシリアル通信方式である。
【０００３】図８はシリアル通信用のシフトレジスタを
内蔵したマイコンの内部構成で、１はＣＰＵ、２はデー
タバス、３はシフトレジスタ、４は受信用のＤフリップ
フロップ（ＦＦ）、５は送信用のＤ−ＦＦ、ＳＩはデー
タ入力端子、ＣＬＫはクロック入力端子、ＳＯはデータ
出力端子である。
内蔵したマイコンの内部構成で、１はＣＰＵ、２はデー
タバス、３はシフトレジスタ、４は受信用のＤフリップ
フロップ（ＦＦ）、５は送信用のＤ−ＦＦ、ＳＩはデー
タ入力端子、ＣＬＫはクロック入力端子、ＳＯはデータ
出力端子である。
【０００４】シフトレジスタ３とＦＦ４，５は共通のク
ロックＣＬＫで駆動され、入力データＳＩはＦＦ４を通
してシフトレジスタ３にシリアルに入力し、バス２を通
してＣＰＵ１はパラレルに取込まれる。これに対し出力
データＳＯはＣＰＵ１からバス２を通してシフトレジス
タ３にパラレルに書込まれ、ＦＦ５を通してシリアルに
出力される。
ロックＣＬＫで駆動され、入力データＳＩはＦＦ４を通
してシフトレジスタ３にシリアルに入力し、バス２を通
してＣＰＵ１はパラレルに取込まれる。これに対し出力
データＳＯはＣＰＵ１からバス２を通してシフトレジス
タ３にパラレルに書込まれ、ＦＦ５を通してシリアルに
出力される。
【０００５】図９に示すように入力データＳＩの１キャ
ラクタはＤＩ０〜ＤＩ７の８ビットであり、出力データ
ＳＯの１キャラクタもＤＯ０〜ＤＯ７の８ビットである
。出力データＳＯはクロックＣＬＫの立下りで出力され
、入力データＳＩはクロックＣＬＫの立上りで読込まれ
る。
ラクタはＤＩ０〜ＤＩ７の８ビットであり、出力データ
ＳＯの１キャラクタもＤＯ０〜ＤＯ７の８ビットである
。出力データＳＯはクロックＣＬＫの立下りで出力され
、入力データＳＩはクロックＣＬＫの立上りで読込まれ
る。
【０００６】図１０は２台のマイコンＭ，Ｓ間でシリア
ル通信する場合のシステム構成例で、Ｍはマスターノー
ドとなる親マイコン、Ｓはスレーブノードとなる簡易な
子マイコンである。
ル通信する場合のシステム構成例で、Ｍはマスターノー
ドとなる親マイコン、Ｓはスレーブノードとなる簡易な
子マイコンである。
【０００７】このシステムでは親マイコンＭのチップセ
レクト端子 ／ＣＳ（ＣＳバー）をＬにすることで子
マイコンＳは通信開始を要求する。このとき子マイコン
Ｓの／ＣＳは割り込み要求端子ＩＲＱに接続すると応答
が早くなる。子マイコンＳは通信開始準備が整うとレデ
ィ端子 ／ＲＤＹ（ＲＤＹバー）をＬにして親マイコ
ンＭに応答する。この ／ＲＤＹもＩＲＱ端子に接続
することで応答が早くなる。以上の通信開始準備が整え
ばクロックＣＬＫに同期して必要なデータＭＤＴ，ＳＤ
Ｔをやりとりできる。ＭＤＴは親マイコンＭから送信す
るマスターノードデータ、ＳＤＴは子マイコンから送信
するスレーブノードデータである。
レクト端子 ／ＣＳ（ＣＳバー）をＬにすることで子
マイコンＳは通信開始を要求する。このとき子マイコン
Ｓの／ＣＳは割り込み要求端子ＩＲＱに接続すると応答
が早くなる。子マイコンＳは通信開始準備が整うとレデ
ィ端子 ／ＲＤＹ（ＲＤＹバー）をＬにして親マイコ
ンＭに応答する。この ／ＲＤＹもＩＲＱ端子に接続
することで応答が早くなる。以上の通信開始準備が整え
ばクロックＣＬＫに同期して必要なデータＭＤＴ，ＳＤ
Ｔをやりとりできる。ＭＤＴは親マイコンＭから送信す
るマスターノードデータ、ＳＤＴは子マイコンから送信
するスレーブノードデータである。
【０００８】
【発明が解決しようとする課題】上述したシリアルクロ
ック同期式通信方式には以下の様な欠点がある。（１）
通信途中でｂｉｔずれが発生しても通信が終了するまで
（一般に ／ＣＳがＨになるまで）異常を検出できな
い。（２）ＣＬＫに同期して互いのデータを同時に変換
するが、通信の終了が正常か否かを確認するために、送
受信するデータ長が固定されてしまい、可変長のデータ
を送受信できない。これは、データ送受信の終了時（
／ＣＳがＬからＨになったとき）、規定された長さの
データを送受信していれば通信成功として扱う通信チェ
ック法をとるためである。この様な場合、通常はＢＣＣ
（ブロック・チェック・キャラクタ）またはＦＣＣ（フ
レーム・チェック・コード）等を同時に確認し、通信の
信頼性を高める。（３）図１１に示すように１台の親マ
イコンＭが複数台の子マイコンＳ１〜Ｓｎと通信する場
合、 ／ＣＳに使用するラインが子マイコンの数だけ
必要になり、システムの拡張に伴ないライン数が増大す
る。
ック同期式通信方式には以下の様な欠点がある。（１）
通信途中でｂｉｔずれが発生しても通信が終了するまで
（一般に ／ＣＳがＨになるまで）異常を検出できな
い。（２）ＣＬＫに同期して互いのデータを同時に変換
するが、通信の終了が正常か否かを確認するために、送
受信するデータ長が固定されてしまい、可変長のデータ
を送受信できない。これは、データ送受信の終了時（
／ＣＳがＬからＨになったとき）、規定された長さの
データを送受信していれば通信成功として扱う通信チェ
ック法をとるためである。この様な場合、通常はＢＣＣ
（ブロック・チェック・キャラクタ）またはＦＣＣ（フ
レーム・チェック・コード）等を同時に確認し、通信の
信頼性を高める。（３）図１１に示すように１台の親マ
イコンＭが複数台の子マイコンＳ１〜Ｓｎと通信する場
合、 ／ＣＳに使用するラインが子マイコンの数だけ
必要になり、システムの拡張に伴ないライン数が増大す
る。
【０００９】本発明は、簡易なマイコンでも高度な通信
ネットワークを構築できるようにすることを目的として
いる。
ネットワークを構築できるようにすることを目的として
いる。
【００１０】
【課題を解決するための手段】図１は本発明の基本構成
図で、Ｍはマスターノード、Ｓはスレーブノードである
。両ノード間にはシリアル通信用クロックＣＬＫ、マス
ターデータＭＤＴおよびスレーブデータＳＤＴの各通信
ライン（３本）と、同期初期化要求ＳＹＮおよびスレー
ブ応答ＡＮＳ用の各制御ライン（２本）が敷設されてい
る。この通信ラインはクロック同期式の全二重式シリア
ルタイプである。各部の機能は表１の通りである。
図で、Ｍはマスターノード、Ｓはスレーブノードである
。両ノード間にはシリアル通信用クロックＣＬＫ、マス
ターデータＭＤＴおよびスレーブデータＳＤＴの各通信
ライン（３本）と、同期初期化要求ＳＹＮおよびスレー
ブ応答ＡＮＳ用の各制御ライン（２本）が敷設されてい
る。この通信ラインはクロック同期式の全二重式シリア
ルタイプである。各部の機能は表１の通りである。
【００１１】
【表１】
【００１２】
【作用】本発明のキャラクタ同期は、図２に示すように
マスターノードＭが通信の開始時にＳＹＮを制御し、ス
レーブノードＳが１キャラクタ送信（または受信）毎に
ＡＮＳを制御することで行われる。このためｂｉｔずれ
は１キャラクタ以内に抑えられる。
マスターノードＭが通信の開始時にＳＹＮを制御し、ス
レーブノードＳが１キャラクタ送信（または受信）毎に
ＡＮＳを制御することで行われる。このためｂｉｔずれ
は１キャラクタ以内に抑えられる。
【００１３】通信途中でタイムオーバなどの不都合が生
じた場合は、マスターノードＭがＳＹＮを再制御するこ
とで随時やり直すことができる。この通信方式はマスタ
ーノードＭが中心になるマスター・スレーブ方式であり
、図２の（ａ）はマスターノードＭからの送信時、（ｂ
）はスレーブノードＳからの送信時である。両者の違い
は、（ａ）においてはＳＹＮの後にＭＤＴ上にフレーム
ヘッダＦＨを出すのに対し、（ｂ）ではＳＹＮの後にＭ
ＤＴ上にポーリング要求ＥＮＱを出す点である。
じた場合は、マスターノードＭがＳＹＮを再制御するこ
とで随時やり直すことができる。この通信方式はマスタ
ーノードＭが中心になるマスター・スレーブ方式であり
、図２の（ａ）はマスターノードＭからの送信時、（ｂ
）はスレーブノードＳからの送信時である。両者の違い
は、（ａ）においてはＳＹＮの後にＭＤＴ上にフレーム
ヘッダＦＨを出すのに対し、（ｂ）ではＳＹＮの後にＭ
ＤＴ上にポーリング要求ＥＮＱを出す点である。
【００１４】本発明では ／ＣＳを使用しないため図
３のような通信ネットワークを構築する場合でも、各ス
レーブノードＳ１〜Ｓｎからの線路をワイヤードＯＲ接
続するだけでよく、システム規模によらず５種類の線路
で実現できる。
３のような通信ネットワークを構築する場合でも、各ス
レーブノードＳ１〜Ｓｎからの線路をワイヤードＯＲ接
続するだけでよく、システム規模によらず５種類の線路
で実現できる。
【００１５】図２のデータフレームはフレームの種類を
示すフレームヘッダＦＨ、データ長を示すフレームデー
タ長ＦＤＬ、送信データが挿入されるデータフィールド
ＤＡＴＡ、エラー検出用のフレームチェックコードＦＣ
Ｃの順に並び、データフィールドＤＡＴＡは複数キャラ
クタ、その他はそれぞれ１キャラクタである。上記のフ
レームデータ長によってデータ長を指示することにより
、可変データ長のフレーム構成とすることができる。
示すフレームヘッダＦＨ、データ長を示すフレームデー
タ長ＦＤＬ、送信データが挿入されるデータフィールド
ＤＡＴＡ、エラー検出用のフレームチェックコードＦＣ
Ｃの順に並び、データフィールドＤＡＴＡは複数キャラ
クタ、その他はそれぞれ１キャラクタである。上記のフ
レームデータ長によってデータ長を指示することにより
、可変データ長のフレーム構成とすることができる。
【００１６】
【実施例】図４は本発明の一実施例を示す構成図である
。本例は各種オーディオ機器の制御にバス構造を採用し
たもので、ＴＡＢはテレコントロール・オーディオ・バ
スである。このＴＡＢは図１と同じ５種類のラインを有
し、前面表示コントローラＳ１、リアリモコンコントロ
ーラＳ２、チューナユニットＳ３、アンプユニットＳ４
等がスレーブノードとして接続される。この場合のマス
ターノードＭはメインコントローラである。
。本例は各種オーディオ機器の制御にバス構造を採用し
たもので、ＴＡＢはテレコントロール・オーディオ・バ
スである。このＴＡＢは図１と同じ５種類のラインを有
し、前面表示コントローラＳ１、リアリモコンコントロ
ーラＳ２、チューナユニットＳ３、アンプユニットＳ４
等がスレーブノードとして接続される。この場合のマス
ターノードＭはメインコントローラである。
【００１７】図５はフレームの基本構成を示し、図６は
そのうちのフレームヘッダＦＨの構成を示している。Ｆ
Ｈはフレームの送信元ｍｓ、フレームの種類ｋｆ、スレ
ーブノードアドレスａｄｒからなる。ｍｓは０でマスタ
ーフレーム、１でスレーブフレームを示す。またｋｆは
０００でデータフレーム、００１でポーリングフレーム
（ＥＮＱ）、０１０で肯定応答フレーム（ＡＣＫ），０
１１で否定応答フレーム（ＮＡＫ）を示す。
そのうちのフレームヘッダＦＨの構成を示している。Ｆ
Ｈはフレームの送信元ｍｓ、フレームの種類ｋｆ、スレ
ーブノードアドレスａｄｒからなる。ｍｓは０でマスタ
ーフレーム、１でスレーブフレームを示す。またｋｆは
０００でデータフレーム、００１でポーリングフレーム
（ＥＮＱ）、０１０で肯定応答フレーム（ＡＣＫ），０
１１で否定応答フレーム（ＮＡＫ）を示す。
【００１８】図７はスレーブノードＳから自発的にマス
ターノードＭに通信要求が出せるようにスレーブノード
Ｓ側でレベル制御するバスリクエストラインＴＲＱを追
加した例である。このＴＲＱは全てのスレーブノードＳ
１，Ｓ２，……に共通な１本のラインであるため、これ
がＬになるとマスターノードＭは各スレーブノードに順
番に要求の確認を行う（ポーリング）。他は図２と同様
である。
ターノードＭに通信要求が出せるようにスレーブノード
Ｓ側でレベル制御するバスリクエストラインＴＲＱを追
加した例である。このＴＲＱは全てのスレーブノードＳ
１，Ｓ２，……に共通な１本のラインであるため、これ
がＬになるとマスターノードＭは各スレーブノードに順
番に要求の確認を行う（ポーリング）。他は図２と同様
である。
【００１９】
【発明の効果】以上述べたように本発明によれば、シフ
トレジスタを用いたシリアル通信装置において、簡易な
マイコンでも高度な通信ネットワークを構築できる。
トレジスタを用いたシリアル通信装置において、簡易な
マイコンでも高度な通信ネットワークを構築できる。
【図１】本発明の基本構成図である。
【図２】本発明のキャラクタ同期制御の説明図である。
【図３】本発明のネットワーク構成図である。
【図４】本発明の実施例の構成図である。
【図５】フレームの基本構造図である。
【図６】フレームヘッダの構成図である。
【図７】図４のタイムチャートである。
【図８】シリアルクロック同期式通信の回路ブロック図
である。
である。
【図９】図８のタイムチャートである。
【図１０】従来の基本構成図である。
【図１１】従来のネットワーク構成図である。
Claims (1)
- 【請求項１】 それぞれがシフトレジスタを有するマ
スターノード（Ｍ）とスレーブノード（Ｓ）との間にシ
リアル通信用クロック（ＣＬＫ）、マスターデータ（Ｍ
ＤＴ）およびスレーブデータ（ＳＤＴ）用の各通信ライ
ンと、同期初期化要求（ＳＹＮ）およびスレーブ応答（
ＡＮＳ）用の各制御ラインとを設け、前記マスターノー
ドからのマスターデータまたは前記スレーブノードから
のスレーブデータは前記クロックに同期してシリアルに
送信し、また前記マスターノードからはマスターデータ
送信開始時またはスレーブデータ受信開始時に前記同期
初期化要求を送信し、さらに前記スレーブノードからは
、前記マスターデータの各キャラクタ受信後と前記スレ
ーブデータの各キャラクタ送信前に、前記スレーブ応答
を送信することを特徴とするシリアル通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410667A JP2719734B2 (ja) | 1990-12-14 | 1990-12-14 | シリアル通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410667A JP2719734B2 (ja) | 1990-12-14 | 1990-12-14 | シリアル通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216237A true JPH04216237A (ja) | 1992-08-06 |
| JP2719734B2 JP2719734B2 (ja) | 1998-02-25 |
Family
ID=18519788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2410667A Expired - Lifetime JP2719734B2 (ja) | 1990-12-14 | 1990-12-14 | シリアル通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2719734B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836500A (ja) * | 1994-07-21 | 1996-02-06 | Kojima Press Co Ltd | 同期システム |
| KR100418472B1 (ko) * | 1999-12-16 | 2004-02-14 | 엘지전자 주식회사 | 교환 시스템의 멀티 씨 피 유 장애 복구장치 및 방법 |
-
1990
- 1990-12-14 JP JP2410667A patent/JP2719734B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836500A (ja) * | 1994-07-21 | 1996-02-06 | Kojima Press Co Ltd | 同期システム |
| KR100418472B1 (ko) * | 1999-12-16 | 2004-02-14 | 엘지전자 주식회사 | 교환 시스템의 멀티 씨 피 유 장애 복구장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2719734B2 (ja) | 1998-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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