JP2528947B2 - 通信制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、通信制御技術さらにはマイクロプロセッ
サ間のシリアル通信に適用して特に有効な技術に関し、
例えばモデム（MODEM）を用いたシリアル通信システム
において、受信データのCRC（巡回符号検査）の計算を
行なう計算器を有するシリアル通信装置に利用して有効
な技術に関する。

〔従来技術〕

従来、マイクロプロセッサ間でシリアル通信を行なえ
るようにするため、日本電気〔株〕製μPD72001のよう
な通信用LSIが提供されている。第７図には、この通信
用LSIμPD72001を使ったシステムの一例が示されてい
る。すなわち、マイクロプロセッサCPUに、システムバ
スBUSを介して、メモリMEMとともにDMAコントローラDMA
Cおよびシリアル通信LSISIOが接続されている。シリア
ル通信LSISIOと通信回線との間には送受信データの変
調、復調を行なったり、受信データからクロックを形成
したりするMODEM（符号器、復号器）が設けられてい
る。

また、上記通信用LSIμPD72001には、受信データのCR
C計算を行なう計算器が設けられており、受信データ最
後のCRCコードは、モデムMODEMから供給されるクロック
によって通信用LSI内のシフトレジスタからCRC計算器に
転送されるようにされる。そして、受信CRC計算は受信
データの最後にあるCRCコードを受信した後、16ビット
時間後に完了するとなっていた。（日本電気〔株〕が19
86年に発行した「μPD72001ユーザーズ・マニュアル」
第161頁〜第165頁参照）。

〔発明が解決しようとする課題〕

上記システムでは、CRC計算を完了させるためには、C
RCコードの後にダミーデータを２バイト入れる等を行な
い、CRCコード受信後16ビット時間受信クロックを入れ
続ける必要があった。

しかるに、通常のモデムではCRCコード受信終了後、
すなわち受信データの最終ビッを受信し終わるとすぐ
に、受信データに付随した受信クロックも停止させる方
式が多い。そのため、このようなモデムを用いて受信CR
C計算を行なおうとする場合には、データの送信側にお
いてCRCコードの次に受信データとは関係のないダミー
データを２バイト付加しなければならない。その結果、
送信側の負担が大きくなってしまう。

また、送信側がダミーのデータを付加して来ない場合
には、マイクロプロセッサが受信CRC計算処理をソフト
ウェアにより行なうようにすることもできるが、それで
はソフトウェアの負担が大きくなるとともに、データの
−バイト受信ごとにCRC計算を行なわなければならない
ので、受信の際のオーバヘッドが大きくなるという問題
点があった。

本発明の目的は、マイクロプロセッサ間の通信システ
ムにおいて、送信側のシステムの負担や受信側のソフト
ウェアの負担を増大させることなく、データを受信する
際のオーバヘッドを小さくして、通信効率を向上させる
ことにある。

この発明の他の目的は、複数の通信プロトコルに対応
でき、しかもユーザシステムの柔軟性を高めることがで
きるような通信制御装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、シリアル通信装置にCRC計算器を設け、こ
のCRC計算器を受信側のマイクロプロセッサシステムの
システムクロックによって動作させるようにするととも
に、受信クロックの同期化回路を設け、受信クロックを
システムクロックに同期化させ、その同期化されたクロ
ックによってデータ受信用のシフトレジスタを動作させ
ようにするものである。

〔作用〕

上記した手段によれば、受信したCRCコードをモデム
から供給される受信クロックによってCRC計算器にシフ
トする必要がなくなるので、受信クロック切れによるCR
C計算の中断を防止できるとともに、送信側においてCRC
コードの後にダミーのデータを入れたり、受信側のマイ
クロプロセッサがソフトウェアでCRCの計算を行なう必
要がなくなって、データを受信する際のオーバヘッドを
小さくして、通信効率を向上させるという上記目的を達
成することができる。

〔実施例〕

第１図〜第４図には、本発明をシリアル通信用LSIに
適用した場合の一実施例が示されている。この実施例の
通信用LSI11は、送信部と受信部とから構成されてお
り、第１図には、このうち受信部の構成が詳しく示され
ている。LSIであるため、同図に示されている各回路ブ
ロックは、特に制限されないが、周知の半導体製造技術
によって１つの半導体基板上に形成されている。

受信部は、受信したシリアルデータを、モデム等外部
から供給される受信クロックに従いシフトさせ、８ビッ
トごとにパラレルデータに変換する受信用シフトレジス
タ１、変換された受信データRXDの入るｎ段（ｎは整
数）の受信データメモリ２、CRC計算を行なうか行なわ
ないかの判断のための時間を作る遅延レジスタ３、受信
データRXDをCRC計算器にシフトしてやるためのCRCシフ
トレジスタ４、受信データのCRC計算を行なうためのCRC
計算器５、受信部全体の制御を行なう制御部６、外部デ
ータバス８との間のインタフェースを行なうインタフェ
ース回路７、LSI内の各部に供給されるシステムクロッ
クを発生するシステムクロック発生回路９等によって構
成されている。上記受信データメモリ２は、ファースト
イン・ファーストアウト方式のメモリで構成されてい
る。

そして、この実施例では、上記CRCシフトレジスタ４
からCRC計算器５への受信データのシフトが、受信クロ
ックRXDでなくクロック発生回路９から供給されるシス
テムクロックφｃに同期して行なわれるようにされてい
る。

また、受信データを受信用シフトレジスタ１に取り込
ませるため、MODEM等から供給される受信データRXDに同
期された受信クロックRXCの入力ポートには、同期化回
路10が設けられている。この同期化回路10には、上記ク
ロック発生回路９からシステムクロックφｃが供給され
るようにされており、受信クロックRXCを複数のシステ
ムクロックφｃの中の１つに同期させる（第３図参
照）。そして、その同期化されたクロックRMVを受信用
シフトレジスタ１に供給して、受信データRXDを内部に
取り込みシフトさせるようにされている。

さらに、この実施例のシリアル通信用LSIは、バイト
同期式やHDLC（ハイレベル・データ・リンク・コントロ
ール）等複数の通信プロトコルに従った送受信動作を行
なえるようにされている。

HDLC等のプロトコルに従った受信の際には、受信デー
タはバイト単位でデータFIFO2に次次と転送されて貯え
られるとともに、各バイトは遅延レジスタ３を介さずに
直接受信シフトレジスタ１からCRCシフトレジスタ４に
転送され、全バイトに対してCRC計算が実行される。

一方、バイト同期式プロトコルに従った受信の際に
は、第６図に示す通信データフォーマット内のテキスト
領域TXTに入っている制御パターンについてはCRC計算を
行なわない。

従って、その場合には、上記受信用シフトレジスタ１
によってパラレルデータに変換された受信データは、受
信データFIFO2およびインタフェース回路７を通して直
ちにデータバス８上へ転送される。これとともに、受信
用シフトレジスタ１に取り込まれた受信データは、同時
に受信用シフトレジスタ１から遅延レジスタ３へも転送
される。そして、次の受信データが受信シフトレジスタ
１から遅延レジスタ３へ転送されるまでの間に、マイク
ロプロセッサ20は、データバス８上の受信データを取り
込み、当該データを受信CRC計算に含めるかどうかの判
断を行ない、通信用LSIにデータバス８を介して指示を
与える。

従って、この場合、データFIFO2は、FIFOとして動作
せず、取り込んだデータを直ちにインタフェース回路７
を介してデータバス８上に出力する。

そして、マイクロプロセッサ20が受信データのCRC計
算を行なうと判断した場合は、制御部６に対して、CRC
計算実行コマンドが送られ、制御部６がこれを解読し
て、遅延レジスタ３からCRCシフトレジスタ４へ受信デ
ータを転送させ、さらにCRC計算器５に対してシフトさ
せて、CRC計算が実行される。一方、マイクロプロセッ
サ20が受信CRC計算を行なわないと判断した場合は、CRC
計算実行コマンドが供給されないため遅延レジスタ３か
らCRCシフトレジスタ４への転送は行なわれない。

第２図には、上記受信部全体の制御を司る受信側制御
部６の構成例が示されている。

この実施例の受信側制御部６は、受信部の動作状態を
反映するステータスレジスタ21と、マイクロプロセッサ
20から与えられるコマンドを保持するコマンドレジスタ
22等のレジスタセットを有する。上記ステータスレジス
タ21には、受信データFIFO2が空であるか、１バイトで
も受信データが入っているかを示すビットRXRDYが設け
られている。このビットRXRDYには受信データFIFO2から
出力される格納状態信号EMPがインバータG1を介して与
えられることにより、空のときは“0"が、また受信デー
タが入っているとき“1"がそれぞれセットされる。

そして、このビットRXRDYに“1"がセットされると、F
IFOにデータが入ったことが内部割込み信号線を介して
マイクロプロセッサの割込みコントローラに対して知ら
され、マイクロプロセッサに対する内部割込みが発生さ
れる。あるいは、内部割込みを発生させる代わりに、ポ
ーリング方式に従ってマイクロプロセッサが定期的にス
テータスレジスタ21の内容を読みにいくことで、FIFO2
が空になっているか否か知ることができるようにしても
よい。マイクロプロセッサ20がFIFO2からデータを読み
出してFIFO2が空になると、信号EMPによって上記ビット
RXRDYが“0"にクリアされる。なお、上記ステータスレ
ジスタ21には、上記ビットRXRDYの他に、受信データFIF
Oが満杯になっているか否か示すビットやCRCエラーが発
生したか否か示すビット等が設けられている。

一方、コマンドレジスタ22には、マイクロプロセッサ
20から与えられる“CRC計算強制実行”指令や“CRC計算
除外”指令のようなコマンドが格納され、そのコマンド
がコマンドデコーダ23によってデコードされ、受信部内
の各回路ブロックに対する制御信号が形成される。

コマンドレジスタ22に対して、“CRC計算強制実行”
指令が格納されると、コマンドデコーダ23によりCRC計
算開始信号INCが形成され、ORゲートG2を介してCRC計算
器５に対し、供給される。

さらに、この実施例の受信制御部６には、３ビットカ
ウンタ24が設けられている。この３ビットカウンタ24は
前記同期化回路10において形成されたクロックRMVを計
数し、オーバフローを起こすと、信号BCEを出力する。
この信号BCEがシフトレジスタ１に対し転送信号LDとし
て供給され、シフトレジスタ１の内容が受信データFIFO
2に転送される。シフトレジスタ１は８ビットで構成さ
れ、クロックRMVによって受信データRXDを取り込みシフ
トするため、シフトレジスタ１に１バイトの受信データ
が入った時点で制御部６から転送信号LDが供給される
と、１バイトの受信データが受信データFIFO2にパラレ
ルに転送される。

一方、上記カウンタ24がオーバフローした時点で出力
される上記信号BCEは、ANDゲートG3およびCRゲートG2を
介しCRC計算器５に、CRC計算開始信号として供給され
る。従って、この実施例の通信制御装置では、マイクロ
プロセッサから“CRC計算強制実行”コマンドが与えら
れない場合においても、シフトレジスタ１に１バイトの
データが受信された時点で、カウンタ24からCRC計算器
５に対してCRC計算開始信号が出力される。ただし、コ
マンドデコーダ23とカンウンタ24の両方からのCRC計算
開始信号の競合を防止するため、“CRC計算強制実行”
コマンドがデコードされて形成された信号をラッチする
フリップフロップFFが設けられており、このフリップフ
ロップFFの出力信号によってANDゲートG3が制御され
る。つまり、コマンドデコーダ23から一旦CRC計算開始
信号INCが出力されると、フリップフロップFFがセット
され、その出力によってANDゲートG3が閉じられて、カ
ウンタ24で発生されたCRC計算開始信号がCRC計算器５へ
供給されるのを防止するようになっている。

また、マイクロプロセッサ20からコマンドレジスタ22
に“CRC計算除外”コマンドが与えられた場合にも、上
記フリップフロップFFをセットさせることによって、カ
ウンタ24から出力されるCRC計算開始信号がCRC計算器５
に供給されるのを禁止できる。

本実施例によれば、受信データのCRC計算を行なうた
めのCRCシフトレジスタ４およびCRC計算器５が、システ
ムクロック発生回路９より発生されるシステムクロック
φｃによって動作されるようにされている。これによ
り、データ受信終了時に受信クロックが消滅した場合、
すなわちシフトレジスタ１へデータが入りきった状態で
受信クロックRXCが切れた場合でも、マイクロプロセッ
サ20から受信側制御部６に対して“CRC計算強制実行”
コマンドを発行するようにプログラムを作成しておくこ
とにより、システムクロックφｃを用いて、遅延レジス
タ３およびCRCシフトレジスタ４を介してCRC計算器５に
受信データを供給して、受信CRC計算を行なうことがで
きる。

つまり、従来の通信用LSI（例えばμPD72001）では、
CRC計算器５を受信クロックで動作させるため、シフト
レジスタ１へデータが入りきった状態で受信クロックRX
Cが消滅した場合、シフトレジスタ１に入っている受信
データに対するCRC計算が行なえなくなったが、上記実
施例では、システムクロックφｃを用いてCRC計算を行
なう方法を採用したため、CRC計算が中断されることが
ない。

また、マイクロプロセッサ20から受信側制御部６に対
して“CRC計算強制実行”コマンドを与えなくても、次
の１バイトのデータの受信終了時点で自動的にカウンタ
24からCRC計算開始信号が出力され、システムクロック
に基づいてCRC計算が実行されるので、必ずしもプログ
ラムでCRC計算の指令を与える必要がない。

しかも、１フレームのデータの受信後にも受信クロッ
クが継続されるようなシステムにおいても、次の１バイ
トのデータの受信終了前に“CRC計算強制実行”コマン
ドを制御部６に与えることによって、CRC計算を実行さ
せることができるので、CRC計算に要する時間が短縮さ
れる。つまり通常、シリアル通信機能を有するマイクロ
コンピュータでは、システムクロックφｃの周波数は受
信クロックRXCの周波数よりも高くなるように設定され
る。従って、受信クロックでなくシステムクロックによ
りCRC計算器を動作させることにより、受信クロックが
１フレーム終了後も継続するようにシステムでもCRC計
算を高速化させることができる。

さらに、カウンタのオーバフロー信号でCRC計算を開
始させる方式では、次の１バイトのデータの受信終了
後、つまり１バイト遅れでCRC計算が開始されることに
なるが、上記実施例の通信制御装置を使用し、受信クロ
ックと同じ周波数のクロックRMVによって動作されるカ
ウンタ24がオーバフローを起こすのを待たずに“CRC計
算強制実行”コマンドを与えることで、CRC計算を早期
に終了させることができる。

さらに、BISYNCプロトコルのようにCRC計算に含めな
いフィールドを有するデータの受信に際しては、計算に
含めないデータを受信したときに、バイト単位でマイク
ロプロセッサから受信制御部６に対し、“CRC計算除
外”コマンドを与えることにより、CRC計算を一時停止
させ容易に計算の対象から外すことができる。

なお、上記実施例ではシリアル通信制御装置の受信部
についてその詳細を説明したが、送信部も略同様な構成
になっている。すなわち、第４図に示すように、送信部
30は、送信データFIFO31と、送信データをパラレル・シ
リアル変換する送信用シフトレジスタ32と、送信データ
のCRCコードを計算するCRC計算器33と、これらの回路ブ
ロックを制御する送信側制御部34等からなり、送信デー
タFIFO31と送信側制御部34はインタフェース回路７を介
してデータバス８に接続されている。ただし、送信側制
御部34と受信側制御部６は前記ステータスレジスタ21を
共用することができる。

シフトレジスタ32でシリアルデータに変換された送信
データは、マルチプレクサ36を介して同期化回路37に送
られ、ここでMODEM等から供給される送信クロックTXCに
同期して外部へ出力される。そして、１フレームの送信
データTXDの末尾には、マルチプレクサ36にて、CRC計算
器33で計算されたCRCコードが付加されて、送信され
る。

上記送信部30の各回路ブロックは、受信部と同様、シ
ステムクロックφｃに同期して動作されるように構成さ
れている。ただし、送信部30に関しては、受信部と異な
り、各回路ブロックを送信クロックTXCに同期して動作
させるようにしても何ら支障はない。

また、上記実施例ではシステムクロックφｃを発生す
るクロック発生回路９が通信制御装置に内蔵されている
が、このシステムクロックはマイクロプロセッサ共通の
クロックを用いても良く、マイクロプロセッサ内のクロ
ック発生回路から供給されるクロックを使用したりある
いはLSI外部で形成されたクロックをマイクロプロセッ
サと通信制御装置に供給するように構成してもよい。

また、実施例ではシステムクロックφｃを１つだけ示
したが、周期が同一もしくは異なる２相以上のシステム
クロックで各回路ブロックを動作させるようにしてもよ
いことはいうまでもない。

第５図は、上記実施例のごとく構成されたシリアル通
信ユニット11を、マイクロプロセッサ20およびDMA（ダ
イレクト・メモリ・アクセス）コントローラ12ととも
に、同一チップ上に形成したシリアル通信機能付きシン
グルチップマイコンの構成例を示すものである。このシ
ングルチップマイコンでは、受信CRC計算を行なうため
のシステムクロックとして、クロック発生回路９からマ
イクロプロセッサ20に供給されるシステムクロックφｃ
を、シリアル通信ユニット11に対しても供給し、そのク
ロックでCRCシフトレジスタおよびCRC計算器を動作させ
るようにすることで、受信クロック切れによるCRC計算
の中断を防止することができる。これによって、ダミー
データを入れる等の負担を送信側に強いることがないと
ともに、受信側のマイクロプロセッサがソフトフェアに
よりCRCの計算を行なう必要がなくなる。

また、この第２の実施例では、DMAコントローラ12に
よって、シリアル通信ユニット11のデータFIFO内の受信
データを外部のメモリへDMA転送させるようにすること
ができる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、受信の際にマイクロプロセッサ20に対して、データ
FIFO2からインタフェース回路７を介して受信データを
渡すと説明したが、データFIFO2の他に、受信データご
との受信状態を示すステータス情報を入れるFIFOを設
け、受信終了時に１フレーム分のステータス情報をマイ
クロプロセッサに渡すようにしてもよい。また、FIFOの
代わりに１バイトのレジスタを用いることも可能であ
る。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロプロセッ
サ間の通信システムを構成するシリアル通信用LSIに適
用したものについて説明したが、この発明はそれに限定
されるものでなく、CRCコードを付加したデータを転送
する装置一般に利用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。すなわち、シリアル通信装置にCRC計算器を設ける
と共に、このCRC計算器を受信側のマイクロコンピュー
タシステムのシステムクロックによって動作させるよう
にしたので、受信したCRCコードをMODEMから供給される
受信クロックによってCRC計算器にシフトする必要がな
くなるという作用により、受信クロック切れによるCRC
計算の中断が防止される。これとともに、送信側におい
てCRCコードの後にダミーのデータを入れたり、受信側
のマイクロプロセッサがソフトウェアでCRCの計算を行
なう必要がなくなって、送信側のシステムの負担や受信
側のソフトウェアの負担を増大させることなく、データ
を受信する際のオーバヘッドを小さくして、通信効率を
向上させることができる。

また、１バイトのデータ受信ごとに計算開始信号を形
成するとともに、“CRC計算強制実行”コマンドや“CRC
計算除外”コマンドを受けて受信部がCRC計算を実行し
たり中断したりするように受信部を構成したので、複数
の通信プロトコルに対応できるとともに、ユーザシステ
ムのアプリケーションの幅を広げることができる。

【図面の簡単な説明】

第１図は、本発明をシリアル通信用LSIに適用した場合
の受信部の構成の一実施例を示すブロック図、 第２図は受信部全体の制御を司る制御部の構成例を示す
ブロック図、 第３図はシステムクロックと受信クロックとの関係を示
すタイミングチャート、 第４図は送信部の構成例を示すブロック図、 第５図は、マイクロプロセッサとDMAコントローラとシ
リアル通信ユニットを一体化したシングルチップマイコ
ンの構成例を示すブロック図、 第６図は、バイト同期型プロトコル（BISYNC）の各受信
データのフレーム構成例を示す説明図、 第７図は、シリアル通信用LSIを用いたマイクロコンピ
ュータシステムの構成例を示すブロック図である。

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】エラー検出用符号を計算する計算器と、受
   信クロックに基づいて形成された内部クロックに基づい
   て、保持された受信データをシフトさせる第１のシフト
   レジスタと、上記第１のシフトレジスタに保持されたデ
   ータをシリアルデータに変換して上記計算器に供給する
   第２のシフトレジスタとを備え、上記計算器を動作させ
   るためのシステムクロックが上記第２のシフトレジスタ
   に入力されることによって、上記計算器から上記第２の
   シフトレジスタへ受信データのシフトを行なう受信部
   と、 上記計算器と、送信データをシリアルデータに変換して
   上記計算器に供給する第３のシフトレジスタと、上記送
   信データの末尾にエラー訂正用符号のコードを付加する
   ためのマルチプレクサとを備え、上記システムクロック
   あるいは送信クロックが上記第３のシフトレジスタに入
   力されることによって、上記第３のシフトレジスタから
   上記計算器へ上記送信データのシフトを行なう送信部
   と、によって構成されることを特徴とする通信制御装
   置。
2. 【請求項２】エラー検出用符号を計算する計算器と、受
   信クロックに基づいて内部クロックを形成するための同
   期化回路と、受信データを内部クロックに基づいて保持
   されたデータをシフトさせる第１のシフトレジスタと、
   上記第１のシフトレジスタに保持されたデータをシリア
   ルデータに変換して上記計算器に供給する第２のシフト
   レジスタと、受信制御を行なうための制御部とを有する
   通信制御装置であって、 上記内部クロックを上記第１のシフトレジスタ及び上記
   制御部に供給して上記受信データを内部に取り込むとと
   もにシフトさせ、上記システムクロックが上記計算器及
   び上記第２のシフトレジスタに入力されることによっ
   て、上記受信データのエラー検出用符号の計算を上記計
   算器にて行ない、該計算器から上記第２のシフトレジス
   タへ受信データのシフトを行なうことを特徴とする通信
   制御装置。
3. 【請求項３】エラー検出用符号を計算する計算器と、受
   信クロックを複数のシステムクロックのうちの１つに同
   期させて内部クロックを形成するための同期化回路と、
   上記内部クロックに基づいて保持された受信データをシ
   フトさせる第１のシフトレジスタと、上記第１のシフト
   レジスタに保持されたデータをシリアルデータに変換し
   て上記計算器に供給する第２のシフトレジスタと、受信
   制御を行なうための制御部とを備え、上記内部クロック
   を上記第１のシフトレジスタ及び上記制御部に供給して
   受信データを内部に取り込むとともにシフトさせ、上記
   システムクロックが上記計算器及び上記第２のシフトレ
   ジスタに入力されることによって、上記受信データのエ
   ラー検出用符号の計算を上記計算器にて行ない、該計算
   器から上記第２のシフトレジスタへ受信データのシフト
   を行なう受信部と、 上記計算器と、送信データをシリアルデータに変換して
   上記計算器に供給する第３のシフトレジスタと、上記送
   信データの末尾にエラー訂正用符号のコードを付加する
   ためのマルチプレクサと、送信クロックを複数のシステ
   ムクロックのうちの１つに同期させて上記送信データを
   外部へ出力する同期化回路とを備え、上記システムクロ
   ックあるいは上記送信クロックが上記第３のシフトレジ
   スタに入力されることによって、上記第３のシフトレジ
   スタから上記計算器へ上記送信データのシフトを行なう
   送信部とによって構成されることを特徴とする通信制御
   装置。
4. 【請求項４】上記第１のシフトレジスタへ受信データが
   全て入力され、上記受信クロックが上記第１のシフトレ
   ジスタへ入力されなくなった状態で、上記システムクロ
   ックを上記第２のシフトレジスタ及び上記計算器に入力
   することによって、上記受信データのエラー検出用符号
   を計算することを特徴とする特許請求項１乃至３に記載
   の通信制御装置。
5. 【請求項５】上記システムクロックの周波数は、上記受
   信クロックの周波数よりも高くされていることを特徴と
   する特許請求の範囲１乃至３に記載の通信制御装置。
6. 【請求項６】上記同期化回路は、上記受信クロックを複
   数のシステムクロックの中の１つに同期させることによ
   り、内部クロックを形成するものであることを特徴とす
   る特許請求の範囲第２項記載の通信制御装置。
7. 【請求項７】上記制御部は、コマンドレジスタ及びコマ
   ンドデコーダを有するものであって、上記コマンドレジ
   スタはエラー検出用符号を計算するか否かのコマンドを
   格納し、上記コマンドデコーダにより上記コマンドをデ
   コードして、制御信号を発生するものであることを特徴
   とする特許請求の範囲第２項記載の通信制御装置。