JPH08149157A - シリアルポート制御方法 - Google Patents
シリアルポート制御方法Info
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- JPH08149157A JPH08149157A JP28388494A JP28388494A JPH08149157A JP H08149157 A JPH08149157 A JP H08149157A JP 28388494 A JP28388494 A JP 28388494A JP 28388494 A JP28388494 A JP 28388494A JP H08149157 A JPH08149157 A JP H08149157A
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Abstract
(57)【要約】
【目的】 マルチフレームパルスと送信データの区切目
のずれを防止し、Ｐ／Ｓ変換器が空かそうでないかとい
う状態にかかわらず、常に同じタイミングで送信データ
を送出する。 【構成】 パラレルな処理データＳＩが送信バッファ２
１に書込まれ、Ｐ／Ｓ変換器２２が空であれば、その書
込まれたパラレルデータＳ２１が該Ｐ／Ｓ変換器２２へ
転送される。Ｐ／Ｓ変換器２２が空でなければ、それが
空になるまで、パラレルデータＳ２１のＰ／Ｓ変換器２
２への転送待ち状態となる。Ｐ／Ｓ変換器２２では、外
部フレームＦＭと外部クロックＣＫのタイミングで、パ
ラレルデータＳ２１をシリアルな送信データＳＯに変換
して外部へ送出する。送信データＳＯが送出された直後
に、リセット信号ＲＴによりＰ／Ｓ変換器２２に対して
周期的にリセットがかけられ、その後、送信バッファ２
１に処理データＳＩが書込まれる。
のずれを防止し、Ｐ／Ｓ変換器が空かそうでないかとい
う状態にかかわらず、常に同じタイミングで送信データ
を送出する。 【構成】 パラレルな処理データＳＩが送信バッファ２
１に書込まれ、Ｐ／Ｓ変換器２２が空であれば、その書
込まれたパラレルデータＳ２１が該Ｐ／Ｓ変換器２２へ
転送される。Ｐ／Ｓ変換器２２が空でなければ、それが
空になるまで、パラレルデータＳ２１のＰ／Ｓ変換器２
２への転送待ち状態となる。Ｐ／Ｓ変換器２２では、外
部フレームＦＭと外部クロックＣＫのタイミングで、パ
ラレルデータＳ２１をシリアルな送信データＳＯに変換
して外部へ送出する。送信データＳＯが送出された直後
に、リセット信号ＲＴによりＰ／Ｓ変換器２２に対して
周期的にリセットがかけられ、その後、送信バッファ２
１に処理データＳＩが書込まれる。
Description
【０００１】
【産業上の利用分野】本発明は、同期系通信網等におい
て、データの圧縮・伸長、符号変換、誤り訂正等のディ
ジタル信号処理に用いられるディジタル・シグナル・プ
ロセッサ（以下、ＤＳＰという）やマイクロコンピュー
タ等に設けられるシリアルポート（直列データ端子）を
制御するためのシリアルポート制御方法に関するもので
ある。
て、データの圧縮・伸長、符号変換、誤り訂正等のディ
ジタル信号処理に用いられるディジタル・シグナル・プ
ロセッサ（以下、ＤＳＰという）やマイクロコンピュー
タ等に設けられるシリアルポート（直列データ端子）を
制御するためのシリアルポート制御方法に関するもので
ある。
【０００２】
【従来の技術】図２は、ディジタル信号処理を行うＤＳ
Ｐの概略の構成図である。このＤＳＰは、ＤＳＰ全体を
制御するＤＳＰ本体１を備え、そのＤＳＰ本体１に、デ
ータバス２を介して外部データ入力用の入力ポート３と
内部データ出力用の出力ポート４とが接続されている。
ＤＳＰ本体１は、演算等を行う中央処理装置（以下、Ｃ
ＰＵという）、乗算を行う乗算器、及びデータを格納す
るメモリ等で構成されている。例えば、ディジタル信号
処理のために必要となる外部からのデータは、シリアル
データ（直列データ）の形で入力ポート３に与えられ
る。入力ポート３に与えられたシリアルデータは、該入
力ポート３でパラレルデータ（並列データ）に変換さ
れ、データバス２を通してＤＳＰ本体１へ送られる。Ｄ
ＳＰ本体１では、送られてきたパラレルデータを用い、
内部のメモリに格納された命令に従い、所定のディジタ
ル信号処理を行う。このディジタル信号処理結果は、例
えば、パラレルデータの形でデータバス２を通して出力
ポート４へ送られる。出力ポート４では、送られてきた
パラレルデータをシリアルデータに変換し、外部へ出力
する。図２において、ディジタル信号処理を行うＤＳＰ
でのシリアルデータを周期的に送受信する場合、フレー
ムと呼ばれる周期パルスとクロックとを、外部からＤＳ
Ｐに与える。そして、シリアルデータを送信するため
に、出力ポート４内に送信用シリアルポートが設けられ
ている。
Ｐの概略の構成図である。このＤＳＰは、ＤＳＰ全体を
制御するＤＳＰ本体１を備え、そのＤＳＰ本体１に、デ
ータバス２を介して外部データ入力用の入力ポート３と
内部データ出力用の出力ポート４とが接続されている。
ＤＳＰ本体１は、演算等を行う中央処理装置（以下、Ｃ
ＰＵという）、乗算を行う乗算器、及びデータを格納す
るメモリ等で構成されている。例えば、ディジタル信号
処理のために必要となる外部からのデータは、シリアル
データ（直列データ）の形で入力ポート３に与えられ
る。入力ポート３に与えられたシリアルデータは、該入
力ポート３でパラレルデータ（並列データ）に変換さ
れ、データバス２を通してＤＳＰ本体１へ送られる。Ｄ
ＳＰ本体１では、送られてきたパラレルデータを用い、
内部のメモリに格納された命令に従い、所定のディジタ
ル信号処理を行う。このディジタル信号処理結果は、例
えば、パラレルデータの形でデータバス２を通して出力
ポート４へ送られる。出力ポート４では、送られてきた
パラレルデータをシリアルデータに変換し、外部へ出力
する。図２において、ディジタル信号処理を行うＤＳＰ
でのシリアルデータを周期的に送受信する場合、フレー
ムと呼ばれる周期パルスとクロックとを、外部からＤＳ
Ｐに与える。そして、シリアルデータを送信するため
に、出力ポート４内に送信用シリアルポートが設けられ
ている。
【０００３】図３は、図２の出力ポート４内に設けられ
る従来の送信側シリアルポートの一構成例を示すブロッ
ク図である。この送信側シリアルポート１０は、直列接
続された送信バッファ１１とパラレル／シリアル変換器
（以下、Ｐ／Ｓ変換器という）１２で構成されている。
送信バッファ１１は、内部処理のタイミングによってパ
ラレルな処理データＳＩが書込まれ、パラレルデータＳ
１１を出力するバッファであり、レジスタで構成されて
いる。Ｐ／Ｓ変換器１２は、送信バッファ１１から出力
されたパラレルデータＳ１１を入力し、ＤＳＰ外部から
供給される外部フレームＦＭと外部クロックＣＫに従っ
てシリアルな送信データＳＯをＤＳＰ外部へ送出する回
路であり、シフトレジスタで構成されている。この送信
側シリアルポート１０では、送信バッファ１１及びＰ／
Ｓ変換器１２を２段のレジスタで構成することにより、
内部処理と外部フレームＦＭが非同期でも、正常に動作
できる構成となっている。この種の送信側シリアルポー
ト１０では、内部のパラレルな処理データＳＩを送信バ
ッファ１１に書込んだ際、Ｐ／Ｓ変換器１２が空であれ
ば、該送信バッファ１１から出力されるパラレルデータ
Ｓ１１が該Ｐ／Ｓ変換器１２へ転送され、外部から供給
される外部フレームＦＭと外部クロックＣＫのタイミン
グで、該Ｐ／Ｓ変換器１２からシリアルな送信データＳ
Ｏが送信される。この際、Ｐ／Ｓ変換器１２が空でなけ
れば、該Ｐ／Ｓ変換器１２が空になるまで、送信バッフ
ァ１１→Ｐ／Ｓ変換器１２の転送が待たされる。このタ
イムチャートを図４及び図５に示す。
る従来の送信側シリアルポートの一構成例を示すブロッ
ク図である。この送信側シリアルポート１０は、直列接
続された送信バッファ１１とパラレル／シリアル変換器
（以下、Ｐ／Ｓ変換器という）１２で構成されている。
送信バッファ１１は、内部処理のタイミングによってパ
ラレルな処理データＳＩが書込まれ、パラレルデータＳ
１１を出力するバッファであり、レジスタで構成されて
いる。Ｐ／Ｓ変換器１２は、送信バッファ１１から出力
されたパラレルデータＳ１１を入力し、ＤＳＰ外部から
供給される外部フレームＦＭと外部クロックＣＫに従っ
てシリアルな送信データＳＯをＤＳＰ外部へ送出する回
路であり、シフトレジスタで構成されている。この送信
側シリアルポート１０では、送信バッファ１１及びＰ／
Ｓ変換器１２を２段のレジスタで構成することにより、
内部処理と外部フレームＦＭが非同期でも、正常に動作
できる構成となっている。この種の送信側シリアルポー
ト１０では、内部のパラレルな処理データＳＩを送信バ
ッファ１１に書込んだ際、Ｐ／Ｓ変換器１２が空であれ
ば、該送信バッファ１１から出力されるパラレルデータ
Ｓ１１が該Ｐ／Ｓ変換器１２へ転送され、外部から供給
される外部フレームＦＭと外部クロックＣＫのタイミン
グで、該Ｐ／Ｓ変換器１２からシリアルな送信データＳ
Ｏが送信される。この際、Ｐ／Ｓ変換器１２が空でなけ
れば、該Ｐ／Ｓ変換器１２が空になるまで、送信バッフ
ァ１１→Ｐ／Ｓ変換器１２の転送が待たされる。このタ
イムチャートを図４及び図５に示す。
【０００４】図４は、送信すべきパラレルな処理データ
ＳＩを送信バッファ１１に書込んだ際、Ｐ／Ｓ変換器１
２が空の場合のタイムチャートである。Ｔ１は、内部の
パラレルな処理データＳＩを送信バッファ１１に書込む
タイミングである。また、図５は、Ｐ／Ｓ変換器１２が
空でない場合のタイムチャートである。Ｔ２は、内部の
パラレルな処理データＳＩを送信バッファ１１に書込む
タイミングである。図４のタイムチャートでは、タイミ
ングＴ１で送信バッファ１１に書込まれた処理データＳ
Ｉが即、Ｐ／Ｓ変換器１２へ転送され、次の外部フレー
ムＦＭで送信される。これに対し、図５のタイムチャー
トでは、タイミングＴ２で内部のパラレルな処理データ
ＳＩが送信バッファ１１に書込まれるが、Ｐ／Ｓ変換器
１２が空でないため、２つ目の外部フレームＦＭで送信
される。結果的に、図５のタイムチャートでは、図４の
タイムチャートに比べ、１フレーム遅れて内部の処理デ
ータＳＩが送信されることになる。このように、タイミ
ングＴ１，Ｔ２に違いが生ずるのは、次のような理由か
らである。同期系通信網等において、図２のＤＳＰ本体
１側のクロックと、図３の送信側シリアルポート１０側
の外部クロックＣＫとが非同期の場合、ＤＳＰリセット
が任意のタイミングでかかるとき、送信バッファ１１の
状態が空かそうでないか不確定の場合にタイミングＴ
１，Ｔ２に違いが生ずる。
ＳＩを送信バッファ１１に書込んだ際、Ｐ／Ｓ変換器１
２が空の場合のタイムチャートである。Ｔ１は、内部の
パラレルな処理データＳＩを送信バッファ１１に書込む
タイミングである。また、図５は、Ｐ／Ｓ変換器１２が
空でない場合のタイムチャートである。Ｔ２は、内部の
パラレルな処理データＳＩを送信バッファ１１に書込む
タイミングである。図４のタイムチャートでは、タイミ
ングＴ１で送信バッファ１１に書込まれた処理データＳ
Ｉが即、Ｐ／Ｓ変換器１２へ転送され、次の外部フレー
ムＦＭで送信される。これに対し、図５のタイムチャー
トでは、タイミングＴ２で内部のパラレルな処理データ
ＳＩが送信バッファ１１に書込まれるが、Ｐ／Ｓ変換器
１２が空でないため、２つ目の外部フレームＦＭで送信
される。結果的に、図５のタイムチャートでは、図４の
タイムチャートに比べ、１フレーム遅れて内部の処理デ
ータＳＩが送信されることになる。このように、タイミ
ングＴ１，Ｔ２に違いが生ずるのは、次のような理由か
らである。同期系通信網等において、図２のＤＳＰ本体
１側のクロックと、図３の送信側シリアルポート１０側
の外部クロックＣＫとが非同期の場合、ＤＳＰリセット
が任意のタイミングでかかるとき、送信バッファ１１の
状態が空かそうでないか不確定の場合にタイミングＴ
１，Ｔ２に違いが生ずる。
【０００５】
【発明が解決しようとする課題】同期系通信網等におい
て、ＤＳＰ本体１側のクロックと、送信側シリアルポー
ト１０側の外部クロックＣＫとが、非同期となっている
ような場合、従来のシリアルポート制御方法を用いる
と、次のような問題が生じ、それを解決することが困難
であった。シリアルデータが数フレーム集まり、ある意
味をなすデータとなる場合がある。その区切目の周期パ
ルス（これを「マルチフレームパルス」という）は、別
の信号線で図２のＤＳＰ本体１に与える。すると、処理
開始時のタイミングにより、Ｐ／Ｓ変換器１２が空の場
合とそうでない場合が生じ、マルチフレームパルスと送
信データＳＯの区切目がずれてしまい、常に同じタイミ
ングで該送信データＳＯを送出できないという問題があ
る。本発明は、前記従来技術が持っていた課題を解決
し、常に同じタイミングで送信データを送出できるシリ
アルポート制御方法を提供するものである。
て、ＤＳＰ本体１側のクロックと、送信側シリアルポー
ト１０側の外部クロックＣＫとが、非同期となっている
ような場合、従来のシリアルポート制御方法を用いる
と、次のような問題が生じ、それを解決することが困難
であった。シリアルデータが数フレーム集まり、ある意
味をなすデータとなる場合がある。その区切目の周期パ
ルス（これを「マルチフレームパルス」という）は、別
の信号線で図２のＤＳＰ本体１に与える。すると、処理
開始時のタイミングにより、Ｐ／Ｓ変換器１２が空の場
合とそうでない場合が生じ、マルチフレームパルスと送
信データＳＯの区切目がずれてしまい、常に同じタイミ
ングで該送信データＳＯを送出できないという問題があ
る。本発明は、前記従来技術が持っていた課題を解決
し、常に同じタイミングで送信データを送出できるシリ
アルポート制御方法を提供するものである。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、Ｐ／Ｓ変換器と送信バッファとを備
えたシリアルポートを用い、このシリアルポートを次の
ように制御している。ここで、Ｐ／Ｓ変換器は、リセッ
ト信号でリセットされ、転送されてくるパラレルデータ
を、外部から供給される外部フレームと外部クロックの
タイミングで、シリアルな送信データに変換して外部へ
送出する回路である。また、送信バッファは、所定のタ
イミングで内部の入力パラレルデータが書込まれ、前記
Ｐ／Ｓ変換器が空の状態であれば、その書込まれたパラ
レルデータを前記Ｐ／Ｓ変換器へ転送し、前記Ｐ／Ｓ変
換器が空の状態でなければ、それが空の状態になるまで
その書込まれたパラレルデータの転送待ち状態になるバ
ッファである。そして、この第１の発明では、前記Ｐ／
Ｓ変換器から送信データが送信された直後に、前記リセ
ット信号により該Ｐ／Ｓ変換器に対して周期的にリセッ
トをかけ、その後、前記送信バッファに前記入力パラレ
ルデータを書込むようにしている。第２の発明では、第
１の発明のシリアルポート制御方法において、前記Ｐ／
Ｓ変換器にリセットをかける周期を、数サンプルで意味
をなすデータの区切目の整数倍にしている。
を解決するために、Ｐ／Ｓ変換器と送信バッファとを備
えたシリアルポートを用い、このシリアルポートを次の
ように制御している。ここで、Ｐ／Ｓ変換器は、リセッ
ト信号でリセットされ、転送されてくるパラレルデータ
を、外部から供給される外部フレームと外部クロックの
タイミングで、シリアルな送信データに変換して外部へ
送出する回路である。また、送信バッファは、所定のタ
イミングで内部の入力パラレルデータが書込まれ、前記
Ｐ／Ｓ変換器が空の状態であれば、その書込まれたパラ
レルデータを前記Ｐ／Ｓ変換器へ転送し、前記Ｐ／Ｓ変
換器が空の状態でなければ、それが空の状態になるまで
その書込まれたパラレルデータの転送待ち状態になるバ
ッファである。そして、この第１の発明では、前記Ｐ／
Ｓ変換器から送信データが送信された直後に、前記リセ
ット信号により該Ｐ／Ｓ変換器に対して周期的にリセッ
トをかけ、その後、前記送信バッファに前記入力パラレ
ルデータを書込むようにしている。第２の発明では、第
１の発明のシリアルポート制御方法において、前記Ｐ／
Ｓ変換器にリセットをかける周期を、数サンプルで意味
をなすデータの区切目の整数倍にしている。
【０００７】
【作用】第１の発明によれば、内部の入力パラレルデー
タが所定のタイミングで送信バッファに書込まれ、Ｐ／
Ｓ変換器が空の状態であれば、該送信バッファに書込ま
れたパラレルデータが該Ｐ／Ｓ変換器へ転送される。Ｐ
／Ｓ変換器が空の状態でなければ、それが空の状態にな
るまで、送信バッファに書込まれたパラレルデータのＰ
／Ｓ変換器への転送が待ち状態となる。Ｐ／Ｓ変換器で
は、送信バッファから転送されてくるパラレルデータ
を、外部から供給される外部フレームと外部クロックの
タイミングで、シリアルな送信データに変換して外部へ
送出する。Ｐ／Ｓ変換器から送信データが送出された直
後に、リセット信号により該Ｐ／Ｓ変換器に対して周期
的にリセットがかけられ、その後、該送信バッファに入
力パラレルデータが書込まれる。これにより、マルチフ
レームパルスと送信データの区切目のタイミングが一定
に保たれ、常に同じタイミングでＰ／Ｓ変換器から送信
データが送出される。第２の発明によれば、データの区
切目でＰ／Ｓ変換器にリセットがかけられるので、マル
チフレームパルスと送信データの区切目のずれが的確に
防止される。従って、前記課題を解決できるのである。
タが所定のタイミングで送信バッファに書込まれ、Ｐ／
Ｓ変換器が空の状態であれば、該送信バッファに書込ま
れたパラレルデータが該Ｐ／Ｓ変換器へ転送される。Ｐ
／Ｓ変換器が空の状態でなければ、それが空の状態にな
るまで、送信バッファに書込まれたパラレルデータのＰ
／Ｓ変換器への転送が待ち状態となる。Ｐ／Ｓ変換器で
は、送信バッファから転送されてくるパラレルデータ
を、外部から供給される外部フレームと外部クロックの
タイミングで、シリアルな送信データに変換して外部へ
送出する。Ｐ／Ｓ変換器から送信データが送出された直
後に、リセット信号により該Ｐ／Ｓ変換器に対して周期
的にリセットがかけられ、その後、該送信バッファに入
力パラレルデータが書込まれる。これにより、マルチフ
レームパルスと送信データの区切目のタイミングが一定
に保たれ、常に同じタイミングでＰ／Ｓ変換器から送信
データが送出される。第２の発明によれば、データの区
切目でＰ／Ｓ変換器にリセットがかけられるので、マル
チフレームパルスと送信データの区切目のずれが的確に
防止される。従って、前記課題を解決できるのである。
【０００８】
【実施例】図１は、本発明の実施例で用いる送信側シリ
アルポートの一構成例を示すブロック図であり、従来の
図３中の要素と共通の要素には共通の符号が付されてい
る。この送信側シリアルポート２０は、例えば、従来の
図３の送信側シリアルポート１０と同様に、図２のＤＳ
Ｐの出力ポート４内に設けられる回路であり、直列接続
された送信バッファ２１とＰ／Ｓ変換器２２で構成され
ている。送信バッファ２１は、内部の入力パラレルデー
タ（例えば、パラレルな処理データ）ＳＩが書込まれ、
その書込まれたパラレルデータＳ２１を出力する回路で
あり、レジスタ等で構成されている。Ｐ／Ｓ変換器２２
は、リセット信号ＲＴでリセットされ、送信バッファ２
１から出力されたパラレルデータＳ２１を、外部から供
給される外部フレームＦＭと外部クロックＣＫのタイミ
ングで、シリアルな送信データＳＯに変換して外部へ送
出する回路であり、シフトレジスタ等で構成されてい
る。
アルポートの一構成例を示すブロック図であり、従来の
図３中の要素と共通の要素には共通の符号が付されてい
る。この送信側シリアルポート２０は、例えば、従来の
図３の送信側シリアルポート１０と同様に、図２のＤＳ
Ｐの出力ポート４内に設けられる回路であり、直列接続
された送信バッファ２１とＰ／Ｓ変換器２２で構成され
ている。送信バッファ２１は、内部の入力パラレルデー
タ（例えば、パラレルな処理データ）ＳＩが書込まれ、
その書込まれたパラレルデータＳ２１を出力する回路で
あり、レジスタ等で構成されている。Ｐ／Ｓ変換器２２
は、リセット信号ＲＴでリセットされ、送信バッファ２
１から出力されたパラレルデータＳ２１を、外部から供
給される外部フレームＦＭと外部クロックＣＫのタイミ
ングで、シリアルな送信データＳＯに変換して外部へ送
出する回路であり、シフトレジスタ等で構成されてい
る。
【０００９】処理データＳＩを送信バッファ２１に書込
んだ際、Ｐ／Ｓ変換器２２が空であれば、該送信バッフ
ァ２１から出力されるパラレルデータＳ２１が該Ｐ／Ｓ
変換器２２へ転送され、外部フレームＦＭと外部クロッ
クＣＫのタイミングで、該Ｐ／Ｓ変換器２２から送信デ
ータＳＯが送信される。この際、Ｐ／Ｓ変換器２２が空
でなければ、該Ｐ／Ｓ変換器２２が空になるまで、送信
バッファ２１からＰ／Ｓ変換器２２へのパラレルデータ
Ｓ２１の転送が待たされるようになっている。図６は、
図１の送信側シリアルポート２０におけるシリアルポー
ト制御方法を示すタイムチャートである。Ｔ３は処理デ
ータＳＩを送信バッファ２１に書込むタイミング、ＲＴ
（Ｔ）はリセット信号ＲＴによってＰ／Ｓ変換器２２に
リセットをかけるタイミングである。以下、従来の図４
及び図５と本実施例の図６とを参照しつつ、図１の送信
側シリアルポートを用いた本実施例のシリアルポート制
御方法を説明する。
んだ際、Ｐ／Ｓ変換器２２が空であれば、該送信バッフ
ァ２１から出力されるパラレルデータＳ２１が該Ｐ／Ｓ
変換器２２へ転送され、外部フレームＦＭと外部クロッ
クＣＫのタイミングで、該Ｐ／Ｓ変換器２２から送信デ
ータＳＯが送信される。この際、Ｐ／Ｓ変換器２２が空
でなければ、該Ｐ／Ｓ変換器２２が空になるまで、送信
バッファ２１からＰ／Ｓ変換器２２へのパラレルデータ
Ｓ２１の転送が待たされるようになっている。図６は、
図１の送信側シリアルポート２０におけるシリアルポー
ト制御方法を示すタイムチャートである。Ｔ３は処理デ
ータＳＩを送信バッファ２１に書込むタイミング、ＲＴ
（Ｔ）はリセット信号ＲＴによってＰ／Ｓ変換器２２に
リセットをかけるタイミングである。以下、従来の図４
及び図５と本実施例の図６とを参照しつつ、図１の送信
側シリアルポートを用いた本実施例のシリアルポート制
御方法を説明する。
【００１０】本実施例のシリアルポート制御方法では、
図５のタイミングが生じたときに、図４のタイミングに
自動的に変更できるようにしている。即ち、図５のタイ
ミングにおいて、Ｐ／Ｓ変換器２２から送信データＳＯ
が送出された直後に、該Ｐ／Ｓ変換器２２に対してリセ
ット信号ＲＴでリセットをかける。その後、送信バッフ
ァ２１にパラレルな処理データＳＩを書込む。すると、
その後の送信データＳＯは、図４のタイミングで送出さ
れる。このタイムチャートが図６に示されている。図６
に示すように、Ｐ／Ｓ変換器２２が空でない場合（即
ち、図５のタイミングとなっている場合）、タイミング
ＲＴ（Ｔ）で、リセット信号ＲＴによりＰ／Ｓ変換器２
２に対してリセットをかけると、タイミングＴ３におい
て送信バッファ２１に転送した処理データＳＩは、次の
外部フレームＦＭのタイミングで送信される。このよう
な動作により、Ｐ／Ｓ変換器２２が空でない場合の図５
のタイミングが、該Ｐ／Ｓ変換器２２が空の場合の図４
のタイミングとなる。従って、Ｐ／Ｓ変換器２２が空か
そうでないかという状態にかかわらず、常に同じタイミ
ングで送信データＳＯを送出できる。
図５のタイミングが生じたときに、図４のタイミングに
自動的に変更できるようにしている。即ち、図５のタイ
ミングにおいて、Ｐ／Ｓ変換器２２から送信データＳＯ
が送出された直後に、該Ｐ／Ｓ変換器２２に対してリセ
ット信号ＲＴでリセットをかける。その後、送信バッフ
ァ２１にパラレルな処理データＳＩを書込む。すると、
その後の送信データＳＯは、図４のタイミングで送出さ
れる。このタイムチャートが図６に示されている。図６
に示すように、Ｐ／Ｓ変換器２２が空でない場合（即
ち、図５のタイミングとなっている場合）、タイミング
ＲＴ（Ｔ）で、リセット信号ＲＴによりＰ／Ｓ変換器２
２に対してリセットをかけると、タイミングＴ３におい
て送信バッファ２１に転送した処理データＳＩは、次の
外部フレームＦＭのタイミングで送信される。このよう
な動作により、Ｐ／Ｓ変換器２２が空でない場合の図５
のタイミングが、該Ｐ／Ｓ変換器２２が空の場合の図４
のタイミングとなる。従って、Ｐ／Ｓ変換器２２が空か
そうでないかという状態にかかわらず、常に同じタイミ
ングで送信データＳＯを送出できる。
【００１１】ここで、Ｐ／Ｓ変換器２２にリセットをか
ける周期は、数サンプルで意味をなすデータの区切目の
整数倍でよい。データの区切目の整数倍で、Ｐ／Ｓ変換
器２２に対してリセットをかけると、該データの区切目
のずれを的確に防止できる。なお、本実施例において、
正常時（即ち、図４に示すＰ／Ｓ変換器２２が空の場
合）に、リセット信号ＲＴでＰ／Ｓ変換器２２にリセッ
トをかけても、処理データＳＩを送信バッファ２１に書
込む前に、該Ｐ／Ｓ変換器２２にリセットがかけられ、
該Ｐ／Ｓ変換器２２が空になる。そのため、送信バッフ
ァ２１に書込んだ処理データＳＩは、確実に次の外部フ
レームＦＭにＰ／Ｓ変換器２２から送信されるため、何
等支障はない。本発明のシリアルポート制御方法は、上
記実施例に限定されず、種々の変形が可能である。その
変形例としては、例えば次のようなものがある。 （ａ） 上記実施例のシリアルポート制御方法に用いら
れる送信側シリアルポート２０は、少なくとも送信バッ
ファ２１及びＰ／Ｓ変換器２２を備えたものであればよ
い。そのため、他の回路素子等を付加した送信側シリア
ルポートに対しても、上記実施例のシリアルポート制御
方法の適用が可能である。 （ｂ） 上記実施例では、ＤＳＰに設けられるシリアル
ポート２０の制御方法について説明したが、マイクロコ
ンピュータ等といった他の信号処理回路に用いられるシ
リアルポートに対しても、上記実施例のシリアルポート
制御方法の適用が可能である。
ける周期は、数サンプルで意味をなすデータの区切目の
整数倍でよい。データの区切目の整数倍で、Ｐ／Ｓ変換
器２２に対してリセットをかけると、該データの区切目
のずれを的確に防止できる。なお、本実施例において、
正常時（即ち、図４に示すＰ／Ｓ変換器２２が空の場
合）に、リセット信号ＲＴでＰ／Ｓ変換器２２にリセッ
トをかけても、処理データＳＩを送信バッファ２１に書
込む前に、該Ｐ／Ｓ変換器２２にリセットがかけられ、
該Ｐ／Ｓ変換器２２が空になる。そのため、送信バッフ
ァ２１に書込んだ処理データＳＩは、確実に次の外部フ
レームＦＭにＰ／Ｓ変換器２２から送信されるため、何
等支障はない。本発明のシリアルポート制御方法は、上
記実施例に限定されず、種々の変形が可能である。その
変形例としては、例えば次のようなものがある。 （ａ） 上記実施例のシリアルポート制御方法に用いら
れる送信側シリアルポート２０は、少なくとも送信バッ
ファ２１及びＰ／Ｓ変換器２２を備えたものであればよ
い。そのため、他の回路素子等を付加した送信側シリア
ルポートに対しても、上記実施例のシリアルポート制御
方法の適用が可能である。 （ｂ） 上記実施例では、ＤＳＰに設けられるシリアル
ポート２０の制御方法について説明したが、マイクロコ
ンピュータ等といった他の信号処理回路に用いられるシ
リアルポートに対しても、上記実施例のシリアルポート
制御方法の適用が可能である。
【００１２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、Ｐ／Ｓ変換器から送信データが送出された直
後に、リセット信号により該Ｐ／Ｓ変換器に対して周期
的にリセットをかけ、その後、送信バッファに入力パラ
レルデータを書込むようにしたので、マルチフレームパ
ルスと送信データの区切目のタイミングが一定に保たれ
る。従って、Ｐ／Ｓ変換器が空かそうでないかという状
態にかかわらず、常に同じタイミングで送信データを送
出できる。第２の発明によれば、Ｐ／Ｓ変換器にリセッ
トをかける周期を、数サンプルで意味をなすデータの区
切目の整数倍にしたので、マルチフレームパルスと送信
データの区切目のずれを的確に防止できる。
によれば、Ｐ／Ｓ変換器から送信データが送出された直
後に、リセット信号により該Ｐ／Ｓ変換器に対して周期
的にリセットをかけ、その後、送信バッファに入力パラ
レルデータを書込むようにしたので、マルチフレームパ
ルスと送信データの区切目のタイミングが一定に保たれ
る。従って、Ｐ／Ｓ変換器が空かそうでないかという状
態にかかわらず、常に同じタイミングで送信データを送
出できる。第２の発明によれば、Ｐ／Ｓ変換器にリセッ
トをかける周期を、数サンプルで意味をなすデータの区
切目の整数倍にしたので、マルチフレームパルスと送信
データの区切目のずれを的確に防止できる。
【図１】本発明の実施例を示す送信側シリアルポートの
構成ブロック図である。
構成ブロック図である。
【図２】ＤＳＰの概略の構成図である。
【図３】図２の出力ポート中の送信側シリアルポートの
構成ブロック図である。
構成ブロック図である。
【図４】図３のＰ／Ｓ変換器１２が空の場合のタイムチ
ャートである。
ャートである。
【図５】図３のＰ／Ｓ変換器１２が空でない場合のタイ
ムチャートである。
ムチャートである。
【図６】図１の送信側シリアルポートを用いたシリアル
ポート制御方法を示すタイムチャートである。
ポート制御方法を示すタイムチャートである。
２０ 送信側シリアルポート ２１ 送信バッファ ２２ Ｐ／Ｓ変換器 ＣＫ 外部クロック ＦＭ 外部フレーム ＲＴ リセット信号 ＳＩ 処理データ ＳＯ 送信データ
Claims (2)
- 【請求項１】 リセット信号でリセットされ、転送され
てくるパラレルデータを、外部から供給される外部フレ
ームと外部クロックのタイミングで、シリアルな送信デ
ータに変換して外部へ送出するパラレル／シリアル変換
器と、 所定のタイミングで内部の入力パラレルデータが書込ま
れ、前記パラレル／シリアル変換器が空の状態であれ
ば、その書込まれたパラレルデータを前記パラレル／シ
リアル変換器へ転送し、前記パラレル／シリアル変換器
が空の状態でなければ、それが空の状態になるまでその
書込まれたパラレルデータの転送待ち状態になる送信バ
ッファとを、備えたシリアルポートを用い、 前記パラレル／シリアル変換器から送信データが送出さ
れた直後に、前記リセット信号により該パラレル／シリ
アル変換器に対して周期的にリセットをかけ、その後、
前記送信バッファに前記入力パラレルデータを書込むよ
うにしたことを特徴とするシリアルポート制御方法。 - 【請求項２】 請求項１記載のシリアルポート制御方法
において、 前記パラレル／シリアル変換器にリセットをかける周期
は、数サンプルで意味をなすデータの区切目の整数倍に
したことを特徴とするシリアルポート制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28388494A JPH08149157A (ja) | 1994-11-18 | 1994-11-18 | シリアルポート制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28388494A JPH08149157A (ja) | 1994-11-18 | 1994-11-18 | シリアルポート制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08149157A true JPH08149157A (ja) | 1996-06-07 |
Family
ID=17671429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28388494A Withdrawn JPH08149157A (ja) | 1994-11-18 | 1994-11-18 | シリアルポート制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08149157A (ja) |
-
1994
- 1994-11-18 JP JP28388494A patent/JPH08149157A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |