JP2000172636A

JP2000172636A - リアルタイムデータ転送系の非同期系データ転送制御装置および方法

Info

Publication number: JP2000172636A
Application number: JP10348440A
Authority: JP
Inventors: Jun Ikeda; 純池田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-12-08
Filing date: 1998-12-08
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】緩衝用メモリの容量を押さえつつ、高速な非
同期系データ転送に対応した機器を提供する。【解決手段】同期化するデータ単位をレジスタファイ
ルに複数格納し、複数格納したレジスタファイルを１同
期化処理単位にすることによって、同期化処理そのもの
の頻度を削減するとともに、同期化に対するペナルティ
を削減する。具体的には受信側と送信側に、同期化処理
単位を拡張するためのデータ保持部と、前記同期化処理
単位のデータ量が同期化処理単位の正数倍にならない場
合、後処理を行うための処理部を設ける。また、受信側
には、緩衝用バッファに格納されているデータ量を検知
し、その数にしたがってバーストリードを行うか否かを
決定する機能を設け、送信側には、緩衝用バッファに格
納されているデータ量を検知し、ＦＩＦＯへのデータ格
納を制御する機能を設ける。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、ホストコンピュー
タなどのデータ供給源からネットワーク等を経由してデ
ータを送受信し、データ処理を行う各種機器におけるリ
アルタイムデータ転送系の非同期系データ転送制御装置
および方法に関する。

【従来の技術】一般に、データをネットワーク経由で送
受信し、そのデータを処理する機器においては、データ
送受信のための緩衝用バッファと、データ処理を行うた
め、その機器が保有する主記憶装置とは物理的に別々に
構成されている。図１０は、この種の機器におけるメモ
リシステムの一般的な構成例を示すブロック図である。
ネットワーク１０１は、例えばイーサネットに代表され
るネットワークである。また、デバイス１０２は、ネッ
トワークとしてイーサネットを例にした場合、イーサネ
ットコントローラとして一般に供給されているものであ
る。このデバイス１０２は、公知であるため詳細は省略
するが、ＯＳＩモデルで規定されているデバイス依存の
物理インターフェースからデータを抽出する物理層（Ph
ysical Layere Device、以下ＰＨＹと記す、また一般に
ＰＨＹは、PhysicalMedium Device（ＰＭＤ）、Physica
l Medium Attachment（ＰＭＡ）、PhysicalCoding Subl
ayer（ＰＣＳ）等からなっている）と、データリンク層
に相当するＭｅｄｉａＡｃｃｅｓｓＣｏｎｔｒｏｌ
（ＭＡＣ）とを、高速データ処理のためにハードウェア
化しているものであり、以下、これらを総称してＭＡＣ
と記す。ＲＡＭ１０３は、送受信データの緩衝用バッフ
ァになるメモリであり、ＭＡＣ部１０２からのＲＡＭ１
０３への格納がリアルタイムに行われることになる。す
なわち、ＭＡＣ部１０２とＲＡＭ１０３のデータ転送サ
イクルについては、ペナルティによるレイテンシーが許
されないので、上述のようにリアルタイムに行われると
表現しており、用いられる物理的なデバイス例としては
ＳＲＡＭが多く使われている。シーケンサ１０４は、図
１０に示す各部を制御するためのものであり、ＤＭＡＣ
部１０５とＭＡＣ部１０２がＲＡＭ１０３を共有アクセ
スする際のアービトレーション、並びにアクセスサイク
ルを制御するものである。ＤＭＡＣ部１０５は、この例
では緩衝用バッファであるＲＡＭ１０３に受信の場合で
あれば格納された、また送信の場合であれば格納すべき
データを、機器内部に備わる主記憶装置であるメモリ１
０７（システム内に内部バスを経由して接続される）と
の間で、データの転送を実現するものである。ＤＭＡＣ
自体の方式、具体化方法は特に限定されない。データバ
ス１０６は、ＤＭＡＣ部１０５とメモリ１０７の間のデ
ータを伝送するバスであり、その形式は様々であり、こ
こでは特定しなくとも良いが、一般的にはシステムクロ
ックに同期したバス形式である。メモリ１０７は、主記
憶装置であり、そのメモリエリアはデータ処理のための
ワークエリアや、転送すべきデータパケット群の生成、
受信されたデータパケット群の格納エリア等、システム
の様々な目的で使用されている。ここで一般的に、ネッ
トワーク１０１と内部バス１０６とは動作クロックが異
なり、すなわち非同期で動作することが多い。従って機
器内でデータの同期化が必要となるわけであるが、この
例では緩衝用バッファであるＲＡＭ１０３に非同期のＳ
ＲＡＭを用い、シーケンサ１０４が非同期で動作するＭ
ＡＣ部１０２とＤＭＡＣ部１０５とを調停して共有メモ
リの形でＲＡＭ１０３を使用している。しかし、この場
合の制限としては、ＲＡＭ１０３がシングルポートの非
同期ＳＲＡＭである場合には、ＭＡＣ部１０２からの受
信データ、またはＭＡＣ部１０２への送信データのデー
タの連続性は保証されなければならないために、ＲＡＭ
１０３に最低１パケット分のデータエリアを送受信別個
のパスとして設ける必要がある。そして、ネットワーク
１０１がイーサネット１０Ｂａｓｅの場合等、通常ＭＡ
Ｃ部１０２の動作周波数が、システムの内部バス１０６
に比べて充分速い場合については、シーケンサ１０４で
ＭＡＣ部１０２の１サイクルの間に、複数回数のＲＡＭ
１０３へのサイクルを発行することで、タイムシェア形
式でＲＡＭ１０３の容量を削減したり、送受信のデータ
パスを共有すると行った可能性が残るものの、ネットワ
ーク１０１が１００Ｂａｓｅクラスになってくると、Ｒ
ＡＭ１０３が非同期のＳＲＡＭであるため、アクセスサ
イクルの絶対時間が稼げない理由もあり、実現が難しく
なってくる（一般に非同期ＳＲＡＭはアクセスが遅いと
言える）。図１１は、ＲＡＭ１０３をデュアルポート化
し、送受信を別系統のデータパスにした場合の受信側の
構成を示すブロック図である。ネットワーク２０１は、
ネットワーク１０１に相当するものであり、ＭＡＣ部２
０２は図１０のＭＡＣ部１０２に相当する。また、ＲＡ
Ｍ２０３は、図１０のＲＡＭ１０３に相当する緩衝用メ
モリであり、本例ではデータアクセススピードを稼ぐた
めと、さらにはこれらの各部分をＡＳＩＣ等にワンチッ
プ化する際の開発の容易性／検証の容易性から同期式Ｆ
ＩＦＯを用いている。なお、現状では、ＡＳＩＣに内蔵
されるデュアルポート系のＲＡＭのみならず、回路設計
は同期設計が主流である。ラッチ部２０４は、非同期デ
ータの同期化を行うために設けられているフリップフロ
ップよりなるラッチ回路であり、一般に非同期信号を同
期化し、メタスを取り除くためには一般にダブルラッチ
（同期化する側のクロックで動作するフリップフロップ
で２回ラッチさせる）を行うが、このラッチ部２０４が
これを行う。ＤＭＡＣ部２０５は図１０のＤＭＡＣ部１
０５に相当するもので、前記同期化ラッチ部２０４でシ
ステムバスクロックに同期化されたデータを内部バスを
介して機器内の主記憶装置へ転送する。ＤＭＡＣ自体の
方式、具体化方法は特に限定されない。データバス２０
６は、図１０のデータバス１０６の内部バスに相当する
内部バスで、このバスを経由して受信データを主記憶装
置へデータ転送する。シーケンサ２０７は、ＭＡＣ部２
０２からの受信データを、緩衝用メモリであるＦＩＦＯ
２０３へデータ格納するための制御を司るものであり、
シーケンサ２０８は、システム側である前記ＤＭＡＣ部
２０５および同期化ラッチ部２０４の制御を司り、受信
データの主記憶装置への格納を実現するものである。な
お、前記シーケンサ２０７、２０８は、データの受信に
当たり、ハンドシェークを行うことで、データの受け手
に同期化されたデータの転送を実現している。図１２
は、図１１に示す構成における動作例を示すタイミング
チャートであり、図中の信号名は、ＣＬＫＡがネットワ
ーク側クロック、ＤＡＴＡ＿Ａがネットワーク側のデー
タでバスの状態で、具体的にはＭＡＣ部２０２からＦＩ
ＦＯ２０３へ格納されるデータバスである。ＷＲ信号
は、ＦＩＦＯ２０３へのライト信号であり、クロック同
期型ＦＩＦＯ２０３へのバースストライト（１クロック
につき１データの格納）を実現しており、図中「↑」で
示した部分でデータを格納することになる。次にＲＤ信
号は、前記同期型ＦＩＦＯ２０３からのデータリード信
号であり、図中ＦＩＦＯのデータバス幅のデータリード
サイクルを２回発行している。ＲＤ信号によるＦＩＦＯ
２０３から出力されるデータはＤＡＴＡ＿Ｂとして示さ
れており、ＣＬＫＡに同期してデータが出力される。Ｃ
ＬＫＢはシステム側のクロックであり、前記同期化ラッ
チ部２０４並びにＤＭＡＣ部２０５、シーケンサ２０８
がこのクロックで動作する。ＤＡＴＡ＿Ｃは、ＦＩＦＯ
２０３の出力データであるＤＡＴＺ＿Ｂをシステムクロ
ックで同期化する際の、同期化が終了後のデータバスを
示しており、図１２から分かるように、ＤＡＴＡ＿Ｂが
確定した後、ＣＬＫＢの立ち上がりエッジ２回目でデー
タが確定している。次にＲＥＱ信号は、前記シーケンサ
２０７が同前記シーケンサ２０８に対して、データの取
り込みが終了し、システム側へデータの引き抜きを要求
する要求信号である。なお、この要求信号ＲＥＱもデー
タと同様に、ＣＬＫＢによりシステムクロックに同期化
され、シーケンサ２０８へと伝達される。ＲＥＱ信号
は、同期化の後、次のクロックエッジでサンプリングさ
れ、前記シーケンサ２０８がデータの引き抜き要求を検
知したことを前記シーケンサ２０７へ通知すべくＡＣＫ
信号をアサートする。アサートされたＡＣＫ信号は、今
度はＭＡＣ部２０２側の同期クロックであるＣＬＫＡに
同期化され、前記シーケンサ２０７が前記シーケンサ２
０８の出力したＡＣＫ信号を、ネットワーク側のクロッ
クＣＬＫＡに同期化した後、次のＣＬＫＡのクロックエ
ッジでサンプリングし、同時に前記ＲＥＱ信号をネゲー
トし、ハンドシェイクが双方のシーンサ２０７、２０８
に認知され、そのハンドシェークを終了するためのトリ
ガをネットワーク側シーケンサ２０７からシステム側シ
ーケンサ２０８へ通知している。シーケンサ２０８によ
るネゲートされたＲＥＱ信号のサンプリングは、同様に
ＲＥＱ信号のネゲートからＣＬＫＢによる同期化を経
て、次のクロックエッジで行われ、シーケンサ２０７の
リクエストサイクルが終了したことをシーケンサ２０８
からシーケンサ２０７へ伝達するためにＡＣＫ信号がネ
ゲートされる。シーケンサ２０８によりネゲートされた
ＡＣＫ信号は、同様にＣＬＫＡで同期化の後、次のクロ
ックエッジでサンプリングされ、その時点でシーケンサ
２０７が次のデータ転送のリクエストとしてＲＥＱ信号
を再びアサートすることが可能となり、以上で同期デー
タ転送単位のデータのハンドシェイクが終了することと
なる。なお、ＷＲ＿ＰはＤＭＡＣへのデータレディ信号
で、この信号のアサート状態のサンプリングにより、１
データ単位を前記内部バス２０６を経由し、主記憶メモ
リにデータ転送可能となり、処理系の都合に合わせてデ
ータ転送を実現することになる。

【発明が解決しようとする課題】図１２に示したデータ
のハンドシェイクは一例であり、もしＣＬＫＡとＣＬＫ
Ｂとのサイクル時間差が限定されているのであれば、図
１３のようにシーケンサ２０７が発行するＦＩＦＯ２０
３へのリードサイクル、すなわちＲＤ信号のアサートタ
イミングと、シーケンサ２０８へのデータ引き抜き要求
であるＲＥＱ信号とを同時にアサートするなど、同期化
によるレイテンシーを短くする方策はあるが、抜本的な
対策にはならず、図１２、図１３からも分かるように、
１データ単位（イーサネットの場合、データはバイトバ
ウンダリで規定されているので、１データ単位は通常８
ビットとなる）のデータ転送に対し、ＣＬＫＡ、ＣＬＫ
Ｂともにかなりのクロック数、すなわち時間がかかって
しまい、パフォーマンスが期待できない結果となってし
まう。すなわち、緩衝用のメモリであるＦＩＦＯ２０３
が充分容量を確保でき、パケットデータの取りこぼし
（ＦＩＦＯがデータフルの状態で受信データがまだ存在
する場合）が防げればデータ受信は可能なものの、ＦＩ
ＦＯ自体が大容量になってしまうという欠点がある。ま
た、ＣＬＫＡとＣＬＫＢのサイクル時間の差がかなり大
きく、ＣＬＫＢがＣＬＫＡに対してかなり高速で動作す
るのであれば、言い換えると、システムの動作に対し、
相対的にかなり遅いネットワークであれば、これらデー
タ同期化によるペナルティはネットワークのデータレー
トによって隠蔽（見かけ上、表に出ない）され、機器の
構成が可能となるが、１００Ｂａｓｅ、さらにはより高
速なネットワークに接続される場合、これまでに説明し
てきたようにデータの同期化によるペナルティがクリテ
ィカルな要因となってくる。また、ネットワーク側／シ
ステム側の各々の基本クロックの数倍振同期クロックで
同期化処理を行うことも考えられるが、クロックスキュ
ー／ＡＳＩＣ化での検証問題があり、設計が困難になっ
てくる。本発明は、以上のような従来の欠点を除去する
ためになされたもので、非同期の基本クロックのみを用
いながらも、同期化に対するペナルティを極力減らし、
パフォーマンスを落とさずに、高速ネットワークにも対
応した機器の提供を目的としている。

【課題を解決するための手段】本発明は、所定のデータ
伝送系に対応する固定同期クロックで動作するインター
フェースと、前記固定同期クロックとは異なる同期クロ
ックで動作するデータ処理系とを有する非同期動作イン
ターフェースを備えるとともに、同期メモリを用いた緩
衝用バッファを備え、前記緩衝用バッファの容量を越え
るデータ量のデータ転送を前記非同期に動作するデータ
処理系内に行うリアルタイムデータ転送系の機器に設け
られる非同期系データ転送制御装置であって、前記同期
メモリからの出力を、そのデータ幅の整数倍にマルチプ
レクスするマルチプレクサ手段と、前記マルチプレクサ
手段からの出力を前記同期メモリのデータバス幅単位で
一時記憶し、かつ、前記マルチプレクサ手段と同様に前
記同期メモリのデータバス幅の整数倍のデータとして出
力する第１の一時記憶手段と、前記第１の一時記憶手段
からの出力された前記同期メモリの整数倍の出力データ
を、その出力同期クロックとは別の同期クロックに同期
化するデータ同期手段と、前記データ同期手段からの出
力を一時記憶する第２の一時記憶手段と、前記第２の一
時記憶手段からの出力データを所定の処理データ単位に
適宜に選択するセレクタ手段と、前記セレクタ手段によ
って選択された出力データをデータ転送するデータ転送
手段とを有することを特徴とする。

【発明の実施の形態および実施例】本実施の形態では、
同期化するデータ単位をレジスタファイルに複数格納
し、複数格納したレジスタファイルを１同期化処理単位
にすることによって、同期化処理そのものの頻度を削減
するとともに、同期化に対するペナルティを削減するも
のである。具体的に機器を実現するために、受信側につ
いては、同期化処理単位を拡張するためのデータ保持手
段と、前記同期化処理単位のデータ量が同期化処理単位
の正数倍にならない場合、後処理を行うための手段と、
前記緩衝用バッファであるＦＩＦＯに格納されているデ
ータ量を検知し、その数にしたがってバーストリードを
行うか否かを決定する決定手段とを設ける。一方、送信
側については同期化処理単位を拡張するためのデータ保
持手段と、同期化処理単位のデータ量が同期化処理単位
の正数倍にならない場合の後処理を行うための手段と、
前記緩衝用バッファであるＦＩＦＯに格納されているデ
ータ量を検知し、ＦＩＦＯへのデータ格納を制御する手
段と、全ての各手段を制御するための手段とを設ける。
以上のような構成により、緩衝用メモリの容量を押さえ
つつ、高速な非同期系データ転送に対応した機器を提供
することが可能である。図１は、本発明の一実施例によ
るデータ転送制御装置の概要を示すブロック図である。
ネットワーク５０１は、イーサネットに代表されるネッ
トワークであり、具体的には通信用のデータ線である。
ＭＡＣ部５０２は、ＯＳＩモデルの物理層とデータリン
ク層を一括して１ブロックにまとめたものであり、前記
のようにＰＨＹとＭＡＣから構成されており、ＭＡＣか
らの出力データ幅はイーサネットのデータバウンダリで
ある８ビットである。ＦＩＦＯ５０３は、緩衝用バッフ
ァとして設けられている同期型ＦＩＦＯであり、このＦ
ＩＦＯネットワークの受信動作周波数のクロックに同期
してライト／リードされている。レジスタファイル部５
０４は、前記ＦＩＦＯ５０３からネットワーク側のクロ
ックに同期して出力される８ビットデータを、同ネット
ワーククロックに同期して取り込むための１２８ビット
構成のレジスタファイル部であり、ＦＩＦＯ５０３から
の８ビット出力が１６バイト分、ＬＳＢ側から順次格納
されていく。格納ポジジョンの生成は、後述するシーケ
ンサ５０８が行う。ラッチ部５０５は、前記レジスタフ
ァイル部５０４で出力される１２８ビットのデータを、
システムクロックで同期化するためのもので、メタス状
態を消すためにフリップフロップを用いてシステムクロ
ックで２回連続ラッチされているダブルラッチ構成とな
っている。ＤＭＡＣ部５０６は、前記同期化ラッチ部５
０５で出力されるデータについて、システム内に備わる
主記憶装置にデータ転送を実現するために設けられてい
るＤＭＡコントローラ部であり、本実施例では受信デー
タがバイトバウンダリであるために、説明の簡略化のた
め前記同期化ラッチ部５０５の出力を８ビットとし、こ
のＤＭＡＣ部５０６がデータを受ける形で示している。
従って、前記同期化ラッチ部５０５で同期化の後、ＬＳ
Ｂ側から順次８ビットデータをセレクトし、ＤＭＡＣ部
５０６にバイトデータを送る形になる。これらの制御
は、後述するシーケンサ５０９が行う。なお、ＤＭＡＣ
の実現方法については特に限定されることはない。デー
タバス５０７は、システムの内部バスを表し、図には記
載されていないが、システム内に備わる大容量の主記憶
装置に接続され、ＤＭＡＣ部５０６から主記憶装置へ格
納すべきデータがここを通過する。シーケンサ５０８
は、ネットワーク側のクロックに同期して動作するシー
ケンサであり、ネットワーク側のＭＡＣ部５０２、ＦＩ
ＦＯ５０３、レジスタファイル部５０４を制御するとと
もに、以下に述べるシステム側のシーケンサ５０９とハ
ンドシェイクのやり取りも行う。シーケンサ５０９は、
システム側のクロックに同期して動作するシーケンサで
あり、システム側の同期化ラッチ部５０５、ＤＭＡＣ部
５０６を制御し、前記ネットワーク側シーケンサ５０８
とのハンドシェイクも行っている。図２は、図１に示す
データ転送制御装置の同期化部分における詳細を示すブ
ロック図である。ＦＩＦＯ６０１は、ネットワーク側の
クロックに同期して動作するＦＩＦＯであり、図１に示
すＦＩＦＯ５０３に相当している。本実施例ではイーサ
ネットをネットワーク５０１に想定しており、ＭＡＣ部
５０２側からの受信データは８ビットバウンダリで本Ｆ
ＩＦＯ６０１に格納される。ＦＩＦＯ６０１へのデータ
ライトについては、ＭＡＣ部５０２側からの同期クロッ
クに従い、パケット受信時はバーストライト（１クロッ
クにつき１バイトのライトの連続）が行われる。一方、
本ＦＩＦＯ６０１からのデータのリードについては、同
様にネットワーク側のクロックに同期して、シングルリ
ード（１バイトリード）およびバーストリード（１クロ
ックにつき１バイトリードの連続）とを適宜切り分けて
使用することになる。そのために、本ＦＩＦＯ６０１か
ら後述するシーケンサ６０８に対し、ＦＩＦＯ６０１に
格納されているデータ数の情報（図中ＣＯＵＮＴ）が与
えられる形となっている。この格納データ数情報の出力
については、具体的には一般的に用いられているＦＩＦ
Ｏのフラグが相当することになる。次に、マルチプレク
サ６０２とレジスタファイル部６０３により、上述した
レジスタファイル部５０４を構成している。マルチプレ
クサ６０２は、ＦＩＦＯ６０１からの出力である８ビッ
トのリードデータをシーケンサ６０８の指示に従って、
１２８ビットのデータ幅のどの位置に出力するかを決定
するものである。レジスタファイル部６０３は、前記マ
ルチプレクサ６０２の出力を一次保持（ラッチ）するた
めのもので、本実施例では１２８ビット構成のレジスタ
で示している。以上述べてきたＦＩＦＯ６０１、マルチ
プレクサ６０２、レジスタファイル部６０３、および後
述するネットワーク側の制御を司るシーケンサ６０８
は、全てネットワーク側のクロックに同期して動作する
同期回路となる。次に、データ同期部６０４、ラッチ部
６０５、データセレクタ部６０６により、上述したラッ
チ部５０５を構成している。データ同期部６０４は、前
記レジスタファイル部６０３から出力される１２８ビッ
ト幅のデータを、システム側のクロックに同期させる目
的で備えられたものである。前記のように一般的にはダ
ブルラッチ（同期化させたいクロックのクロックエッジ
で動作するフリップフロップにて、２段階以上打ち抜
く）が用いられるが、本実施例でも同様の方策で同期化
している。ラッチ部６０５は、データ同期部６０４でシ
ステム側のクロックに同期したデータを一時保持するた
めのもので、１２８ビット幅のデータをラッチできる。
セレクタ部６０６は、ラッチ部６０５でラッチされた１
２８ビットのデータを、後述するシステム側のクロック
に同期して動作するシーケンサ６１０の指示に従い、１
２８ビットのデータのうち、どの８ビットをＤＭＡＣ部
６０７へのデータとして供給するかを決定するものであ
る。ＤＭＡＣ部６０７は、図１のＤＭＡＣ部５０６に相
当するものであり、本実施例において、８ビットの入力
データをシステムバス側のデータバスに接続される主記
憶装置へデータ転送を行う目的で設けられている。昨今
では、システムデータバス幅として３２ビットから６４
ビットのものが主流であるが、本実施例では入力される
８ビットをシステムバスのデータ幅に拡張し、バスサイ
クルを発行する機能があるものとしている。この部分の
実現方法については、様々な方法が既に存在しているの
で詳細説明は割愛する。ただし、バイトアラインのデー
タ転送を実現するために、本実施例ではＤＭＡＣそのも
ののデータ入力バス幅を説明の簡易化のために８ビット
としているが、この部分を、セレクタの出力バス幅（＝
ＤＭＡＣへの入力データバス幅）を拡張して現在ドライ
ブされているデータバス上のデータの内、どのバイトラ
インがバリッドであるかを示す制御信号（バイトイネー
ブル信号として一般に良く用いられている）をもって、
バイトアラインのコントロールをしても勿論よい。以
上、データ同期部６０４、データラッチ部６０５、セレ
クタ部６０６、ＤＭＡＣ部６０７、およびシステム側の
制御を司るシーケンサ６１０は全てシステム側のクロッ
クに同期して動作する。次に、シーケンサ６０８、６１
０は、図１に示すネットワーク側のシーケンサ５０８、
システム側のシーケンサ５０９に相当するものである
が、詳細動作については後述する。同期化部６０９は、
前記シーケンサ６０８、６１０の間のハンドシェークコ
ントロールの同期化を行うもので、説明の簡略化のた
め、以下の３ブロックに簡略化して記してある。１つ目
はネットワーク側シーケンサ６０８からのデータリード
リクエストのシステム側クロックへの同期化部であり、
２つ目はシステム側シーケンサ６１０から出力されるア
クノーレッジ信号のネットワーク側クロックへの同期化
部である。そして、３つ目はネットワーク側シーケンサ
６０８が出力するカウント値をシステム側シーケンサ６
１０に伝搬するために、システム側クロックに同期化す
る同期化部である。ここでネットワーク側からのカウン
ト値の意味するところは、レジスタファイル部６０３に
データラッチされている８ビットデータ群のうち、どこ
までの８ビットデータがバリッドであるかを示すことに
なる。これは、例えば受信されるデータパケットのデー
タ受信終了後、トータル受信データ量がレジスタファイ
ル部６０３の出力バス幅である１２８ビットバウンダリ
（１６バイトバウンダリ）にならないケースが存在する
わけで、その場合のバリッドデータをシステム側シーケ
ンサに伝える目的で備えられている。システム側シーケ
ンサ６１０は、この値を元に、有効なデータだけをラッ
チ部６０５からセレクタ部６０６を経由して読み出し、
ＤＭＡＣ部６０７にデータを格納／データ転送指示する
ことで、システム側主記憶装置にデータ転送が実現され
る。図３は、ネットワーク側のシーケンサの動作を示す
フローチャートであり、図４は、システム側のシーケン
サの動作を示すフローチャートである。また、図５は、
各々の動作シーケンスを表すタイミングチャートであ
り、後述するバーストリードサイクルを発行している場
合のものである。以下、これらの図に基づいて本実施例
の動作について説明していく。図３において、７０１で
は、シーケンサ６０８が初期設定を行う。具体的には各
ブロックの初期設定である。次の７０２では、ＦＩＦＯ
６０１からの出力記号であるＣＯＵＮＴの出力値を常時
サンプリングしておき、ＦＩＦＯ６０１に格納されてい
るデータが０（データが無い状態）かどうかを検出す
る。７０２で、ＦＩＦＯ６０１にデータが滞っていない
と判断されれば、再び７０２へのループに入り、データ
がいくらか滞っていた場合、次の７０３へと進む。７０
３では、７０２と同様にＦＩＦＯの出力であるＣＯＵＮ
Ｔの値をサンプリングし、１６バイト以上のデータが滞
っているかどうかを判断する。なお、ここでは説明のた
め、ステップ７０２と７０３を分けて記してあるが、こ
れに限定されず、これらのステップを同時判断しても良
い。そして、７０３で１６バイト以上のデータがＦＩＦ
Ｏに格納されていると判断されれば７０４へ、そうでな
ければ７０５へと進む。７０３で１６バイト以上のデー
タが滞っていると判断された場合、ネットワーク側シー
ケンサ６０８は１６バイトのバーストリードをＦＩＦＯ
６０１に対して発行する（７０４）。図５のタイミング
チャートでは、上からネットワーク側クロック（ＣＬＫ
Ａ）、ＭＡＣ（図２には記していない）からのライトデ
ータ（ＤＡＴＡ＿Ａ）、ＭＡＣからのライト信号（Ｗ
Ｒ）、そしてシーケンサ６０８から出力されるリード信
号（ＲＤ）の順に記してあるが、ＦＩＦＯ６０１にバー
ストビート長である１６バイト分のデータが格納されて
いると判断された時点で、ネットワーク側シーケンサ６
０８がこのＲＤ信号をバーストサイクルとして発行し、
ＦＩＦＯ６０１からの出力リードデータ（ＤＡＴＡ＿
Ｂ）がクロックＣＬＫＡに同期し確定して行くことにな
る。このように、７０４のステップでは、１６バイト分
のデータがＦＩＦＯ６０１より読み出されることにな
り、レイテンシーの向上の目的で、バーストサイクルを
発行している。この１６バイトのデータ読み出しに従
い、シーケンサ６０８はＦＩＦＯ６０１の出力データで
ある８ビットデータを、マルチプレクサ６０２を介して
１２８ビットのレジスタファイル部６０３のＬＳＢ側の
８ビットから順に詰め込み、１２８ビットのデータを一
時保存する。図５の９０１に示したポイントが、１２８
ビットのデータがレジスタファイル部６０３に確定した
時点である。また、前記７０３において、１６バイト未
満のデータがＦＩＦＯ６０１に格納されていると判断さ
れた場合は、７０５で、シングルリードサイクルを発行
することになる。この７０５のステップが設けられてい
る理由は、１６バイトバウンダリ以外のデータを受信し
ている場合に、データの転送を実現するためである。通
常、１６バイトバウンダリ以外のデータを受信する場合
で、データパケットの最終データ付近（データの末尾）
をシステム側にデータ転送する場合、もしくはデータ転
送開始直後（ＭＡＣからのデータがＦＩＦＯに積み込ま
れ始めるが、しかし１６バイト滞っていない状態）に、
このステップを通ることになる。シングルリードサイク
ル自体は、図５のタイミングチャートでは記しているい
が、１ＣＬＫＡクロックのサイクルと同じタイミングで
ＲＤ信号がアクティブになり（最高ＣＬＫＡの半分の周
波数になる）、連続読み出しではなく１バイト毎にデー
タをリードするということである。７０５において、シ
ングルリードサイクルを発行したシーケンサ６０８は、
読み出したデータを、現在シーケンサ６０８自体が保持
しているレジスタファイル部６０３への格納ポイント
（初期は０で最もＬＳＢ側の８ビット）へマルチプレク
サ６０２を経由して格納する。この格納が終了したなら
ば、シーケンサ６０８が保持しているレジスタファイル
部６０３への格納ポインタ（図３のＣＮＴ）はインクリ
メントされ、次にデータを格納すべきレジスタファイル
部６０３の位置をポインタに設定することになる。次に
７０５でシングルリードサイクルが発行され、１バイト
のデータが正しいレジスタファイルの位置に格納された
ならば、レジスタファイル部６０３の格納ポインタＣＮ
Ｔが１６であるかを判断する。すなわち、これはレジス
タファイル部６０３への格納が１２８ビット分終了した
か否かの判断になる。このステップで、１６バイトのデ
ータシングルリードが終了したと判断された場合、前記
７０４でバーストリードが終了した場合と同様に７０８
へ進み、そうでない場合は７０７へと進む。７０７では
再び７０２と同様に、ＦＩＦＯ６０１にデータが格納さ
れているかを判断し、格納されていれば再び７０５でシ
ングルリードサイクルを発行する。また、システム側へ
転送すべきデータが１２８ビットバウンダリでない場合
を想定し、このステップでパケットデータの受信終了の
判断として、タイムアウトか否かの判断をしている（図
３のＴＯＵＴ？）。なお、ここでは説明の簡略化のため
にタイムアウトでデータの受信終了を判断しているが、
ＭＡＣ部５０２からのデータ受信終了信号を用いて、Ｆ
ＩＦＯ６０１のＥＭＰＴＹ（データが滞っていない状
態）とともにデータ終了を検知してもよい。ただし、こ
の場合次のパケットとのギャップを考慮しなければなら
ない（ＭＡＣ部でパケットの終了を検知し、最終データ
をＦＩＦＯから引き抜き終わる前に次のパケットのデー
タがＦＩＦＯに書き込まれることがあり、パケット終了
後、いずれはＥＭＰＴＹになるものの、目的のパケット
の読み出しによるＥＭＰＴＹが生じなくなるケースがあ
る）。７０７でタイムアウトが検出されたならば、デー
タ受信一時の終了と判断し、やはり７０４、７０６の各
ステップと同様に７０８へ進む。すなわち、１６バイト
のデータリードが終了するか、タイムアウトが発生する
まで７０５、７０６、７０７を繰り返すことになる。７
０８へと進むと、シーケンサ６０８は、システム側のシ
ーケンサ６１０へデータ転送要求信号であるＲＥＱ信号
をアサートする。図５のタイミングチャートでは９０１
として記してある。このＲＥＱ信号は、同期化部６０９
を通じて、システムクロックＣＬＫＢに同期され、シス
テム側のシーケンサ６１０へと伝搬することになる。次
に７０９へ進み、システム側シーケンサ６１０から同期
化部６０９を介して返されるＡＣＫ信号をサンプリング
し、そのアサートされるのを待つ。ＡＣＫのアサートを
検知したならば、シーケンサ６０８はＲＥＱ信号をネゲ
ートする（７１０）。このＲＥＱのネゲートもアサート
同様、同期化部６０９を通じてシステム側シーケンサ６
１０へ伝搬されることになる。次に７１１で、システム
側のシーケンサ６１０の同期化部６０９を介して返され
るＡＣＫ信号のネゲートを待つ。そして、ＡＣＫ信号が
ネゲートされたならば、ＲＥＱ信号にて要求したデータ
転送がシステム側で終了したものとして、７１２に進
む。７１２では受信動作自体の終了を検知しており、終
了でなければ７０２のステップに戻り、次のデータ転送
に備えることになる。このステップは必ずしも必要では
なく、直接次のデータ受信に備え、７０２に進んでもよ
い。次に図４に基づいて、システム側シーケンサ６１０
の動作を説明する。まず、８０１でシステムクロック
（図５のＣＬＫＢ）に同期して動作する各ブロックの初
期化を行う。これにはＤＭＡＣ部６０７の転送先である
主記憶装置のアドレスや、データ転送長等を設定するこ
とも含まれ、具体的な設定方法は特に限定しないが、一
般的にはハードリセット後、あるアドレス空間にマップ
された各ブロックの設定レジスタに、ＣＰＵ（ソフトウ
ェア）が各種設定値をデータとしたライトサイクルを発
行することで設定する。８０２では、前記ネットワーク
側のシーケンサ６０８からのデータ受信要求信号である
ＲＥＱ信号を同期クロック（この場合、システムクロッ
クであるＣＬＫＢ）でサンプリングし、アサートされる
のを待つ。８０２でＲＥＱ信号のアサートを検知する
と、８０３へ進み、ＡＣＫ信号をアサートし、ネットワ
ーク側シーケンサ６０８に同期化部６０９を介してＲＥ
Ｑ信号の検知を知らせる。このＡＣＫ信号が図３の７０
９でネットワーク側シーケンサ６０８に検知されること
になる。次にＲＥＱ信号のアサート検知と同様に、ネッ
トワーク側シーケンサ６０８からの同期化後のＣＮＴ値
を評価し、１６バイトのデータがレジスタファイル部６
０３にセットされているか否かを判断する。ここでＣＮ
Ｔの値が意味するところは、レジスタファイル部６０３
に設定されている有効データバイト数である。従って、
この時点でＣＮＴの値をシステム側シーケンサ６１０が
評価するという前提で、ネットワーク側シーケンサ６０
８は出力するＣＮＴ値とともに、タイミングを決定しな
ければならない。本例では、ＲＥＱ信号のアサートと同
一タイミングでＣＮＴ値を決定しているものとし、従っ
て同期化部６０９を介してシステム側シーケンサに伝搬
されるタイミングはＲＥＱ信号と同一である。８０４で
１６バイトのデータがレジスタファイルに設定されてい
ると判断された場合は８０５へ、そうでない場合は８０
６へと進む。８０５では、その動作を開始するタイミン
グについては、レジスタファイル部６０３の１２８ビッ
トのデータが、同期部（フリップフロップ）６０４にて
システムクロックＣＬＫＢに同期化が終了し、１２８ビ
ットのデータラッチ６０５にラッチされているタイミン
グになる。システム側シーケンサ６１０はセレクタ部６
０６を介してＤＭＡＣ部６０７に８ビットデータを順次
セレクトし、ＤＭＡＣ部６０７にデータをバーストライ
トする。図５中、説明のためにＤＭＡＣ部６０７へのデ
ータ格納信号であるライト信号をＷＲ−Ｐとして記して
ある。このＷＲ−Ｐ信号が１６ＣＬＫＢクロック間アサ
ートされ、１ＣＬＫＢクロック毎にセレクタ部６０６の
セレクトソースをインクリメントすることになる。以
上、８０５のステップで同期化された１２８ビット／１
６バイトのデータがＤＭＡＣ６０７に格納されることに
なる。なお、ＤＭＡＣ部６０７に格納されたデータは、
適宜システム内の主記憶装置にデータ転送される。前記
８０４にてＣＮＴ値が１６バイトと検知されなかった場
合は、ＤＭＡＣ部６０７に対するデータライトサイクル
はシングルライトサイクルとなり、システムクロックＣ
ＬＫＢ１サイクル分のＷＲ−Ｐ信号アサートをもって１
バイトのデータがＤＭＡＣ部６０７に格納される。従っ
てＷＲ−Ｐのパルスは、最高ＣＬＫＢの半分の動作周波
数となる。１バイトのデータがＤＭＡＣ部６０７に格納
されたならば、８０４のステップで評価したＣＮＴの値
から１を引き、同時にセレクタ部６０６のセレクトソー
スを次の８ビットデータに切り替える（８０７）。セレ
クトソースの値の切り替えについては、次の８０８のス
テップで行ってもよいが、いずれにせよ８０６のライト
動作に対し、次のライトサイクルのデータセットアップ
を保証する形でセレクトソースを切り替える必要がある
ことは言うまでもない。８０８では、前記８０７のステ
ップでデクリメントしたＣＮＴを評価し、０であれば８
０９へ、そうでなければ８０６へ進む。従って、上記８
０６から８０７、８０８のステップを、ラッチ部６０５
に設定されている有効なデータ数分だけ行うことにな
る。なお、本実施例では説明を分かりやすくするため、
ＣＮＴ値が１６か否かで処理を振り分けて記してきた
が、バーストビート長が固定である必要がないデータ受
容部（この場合、ＤＭＡＣ部６０７）であれば、ＣＮＴ
値に従いバーストビート長を有効データ数に合わせ、極
力バーストサイクルを発行することでレイテンシーの押
さえることが可能である。以上でネットワーク側シーケ
ンサ６０８とシステム側シーケンサ６１０との１回ハン
ドシェークによってＤＭＡＣ部６０７へライトすべきデ
ータは全てＤＭＡＣに格納されたことになり、８０９で
ネットワーク側シーケンサ６０８のＲＥＱ信号のネゲー
トを待つ。なお、ネットワーク側クロックＣＬＫＡとシ
ステムクロックＣＬＫＢの周波数の差に依存して、この
部分でＲＥＱが以前リクエスト状態で、ネゲートを待つ
という評価することはない（スルーしてしまう）ことも
考えられる。ＲＥＱ信号のネゲートを検知したならば、
システム側シーケンサ６１０はＡＣＫ信号をネゲート
し、同期化部６０９を介してネットワーク側シーケンサ
６０８に伝搬される（８１０）。これは図３のフローチ
ャートでは、７１１のステップでネットワーク側シーケ
ンサ６０８に検知されることになる。次に８１１のステ
ップでは、以上のステップでＤＭＡＣ部６０７に格納さ
れたデータをシステムの主記憶装置にデータ転送を行
い、ＤＭＡの終了（この場合ＤＭＡサイクルの終了では
なく、ＤＭＡＣに設定されたデータ転送長の転送終了）
を判断し、終了でなければ、８０２にステップへ戻り、
次のデータのリードリクエストを待つことになる。以上
述べてきたように、本実施例では従来例のような１バイ
ト毎の同期化およびハンドシェイクを行うところを、１
６バイト毎に行うことで、同期化とハンドシェィクに伴
うペナルティを減少させ、データ転送レートを向上する
ことができ、受信の場合であれば、ＦＩＦＯフル状態で
のライト動作（オーバラン）の回避に有効である。な
お、本実施例では、受信動作時について説明してきた
が、データ転送方向を逆に構築すれば、送信部を同様に
構成でき、同様の効果が期待できる。また、以上の実施
例では、レジスタファイル部６０３を１２８ビット／１
６バイト構成で説明してきたが、特にこれに限定される
ものではなく、ネットワークおよびシステム側のデータ
レートから、その幅を実装する機器に適合した形にすれ
ばよい。また、以上の実施例では、レジスタファイルの
データ幅に準拠して、非同期部のデータ受け渡しのハン
ドシェークをそのデータ幅で行っていたが、これに限ら
ず、例えば図６に示すようにパイプライン形式でさらに
レイテンシーを抑え込むことも可能である。図６は、図
２で示した構成を一部変更したもので、ＦＩＦＯ１００
１がＦＩＦＯ６０１、マルチプレクサ１００２がマルチ
プレクサ６０２、レジスタファイル部１００３がレジス
タファイル部６０３、データ同期部１００４がデータ同
期部６０４、ラッチ部１００５がラッチ部６０５、セレ
クタ部１００６がセレクタ部６０６、ＤＭＡＣ部１００
７がＤＭＡＣ部６０７、ネットワーク側シーケンサ１０
０８がネットワーク側シーケンサ６０８、同期化部１０
０９が同期化部６０９、システム側シーケンサ１０１０
がシステム側シーケンサ６１０にそれぞれ相当してい
る。図２との差異は、同期化部１００９で同期化する信
号が、ＲＥＱ／ＡＣＫのハンドシェークではなく、ネッ
トワーク側シーケンサ１００８の出力するＦＩＦＯ１０
０１からリードされるデータの、レジスタファイル部１
００３へのライトポインタと、システム側シーケンサ１
０１０のラッチ部１００５から８ビットデータを引き抜
きＤＭＡＣ部１００７にセットする際のリードポインタ
という点であり、そのために各シーケンサ１００８、１
０１０の処理が変更されている。図７は、この変更を加
えた際のネットワーク側シーケンサ１００８の動作を示
すフローチャートであり、図８は、同システム側のシー
ケンサ１０１０の動作を示すフローチャートである。１
１０１で、シーケンサ１００８は初期設定を行う。具体
的にはネットワーク側の各ブロックの初期設定を行う。
ここでネットワーク側シーケンサ１００８のレジスタフ
ァイル１００３へのデータ格納ポインタであるＣＮＴの
値の初期値として０を与える。次の１１０２では、ＦＩ
ＦＯ１００１からの出力信号であるＣＯＵＮＴの出力値
を常時サンプリングしておき、ＦＩＦＯ１００１に格納
されているデータが０（データが無い状態）かどうかを
検出する。１１０２でＦＩＦＯ１００１にデータが滞っ
ていないと判断されれば、再び１１０２へのループに入
り、データがいくらか滞っていた場合、次の１１０３へ
と進む。１１０３では、ネットワーク側シーケンサ１０
０８が指し示すレジスタファイル１００３への格納ポイ
ンタ（図中ＣＮＴと記してある）と、システム側シーケ
ンサ１０１０が指し示すラッチ部１００５からのデータ
リードポインタ（図中ＣＮＴＢと記してある）を比較す
る。これはレジスタファイル部１００３に格納された
後、データ同期部１００４、ラッチ部１００５、セレク
タ部１００６を経由し、ネットワーク側シーケンサ１０
０８が指し示す格納ポインタＣＮＴのデータがシステム
側シーケンサ１０１０によって引き抜かれ（具体的には
ＤＭＡＣへ転送され）、次の新たなバイトデータを上書
きすることにより、破棄して構わないかどうかを判断し
ている。ＣＮＴ＝ＣＮＴＢ？と言う判断理由について
は、図９に説明図として表を添付している。図９におい
て、上からネットワーク側データ格納ポインタＣＮＴ、
システム側読み出しポインタＣＮＴＢ、そして、ＣＯＵ
ＮＴと記してあるのはネットワーク側シーケンサ１００
８がレジスタファイル部１００３に格納可能なデータバ
イト数を表しており、図中網掛けで示すエリアは、シス
テム側シーケンサ１０１０がＤＭＡＣ部１００７に対す
る格納データとして、データの引き抜きを終了していな
い部分である。この３つのデータの組を具体例として１
４挙げ、表にしたものである。網掛けエリア以外の値を
使用しなければ、データ欠損が生じてしまうことにな
り、その境界であるＣＮＴ＝ＣＮＴＢが不確定エリア、
すなわち非同期で動作する格納側と読み出し側が重なる
危険性がある位置となる。そこで、この状態でのデータ
格納は行わないという判断を、１１０３のステップで行
っている。図９のＣＯＵＮＴの値の算出の仕方について
は、後述する１１０５〜１１０７のステップで説明す
る。１１０３でＣＮＴ！＝ＣＮＴＢと判断されたなら
ば、１１０４のステップに進み、ＦＩＦＯ１００１に対
し、ネットワーク側シーケンサ１００８がＦＩＦＯ１０
０１へのバーストリードサイクルを発行するだけのデー
タ数に達しているかどうかを判断する。ここでは具体的
に２バイト以上のデータはバーストリードサイクルが発
行可能であるため、それだけのデータが格納済か否かを
判断している。ここでバーストリードサイクルを発行可
能であると判断されれば１１０５へ、そうでなければ１
１１２へ進む。１１０５では、ネットワーク側の格納ポ
インタＣＮＴと、システム側の読み出しポインタＣＮＴ
Ｂとを比較し、正数表記でどちらが大きな値かを判断し
ている。なお、システム側の読み出しポインタＣＮＴＢ
については、既に１１０３でサンプリングを行った値を
用いるものとする。従って、ＣＮＴ＝ＣＮＴＢはあり得
ないことになる。ＣＮＴ＞ＣＮＴＢと判断されれば１０
０６へ、そうでなければ１１０７へ進む。１１０７で
は、テンポラリのバーストビート長であるＢＥＡＴの値
を算出している。この場合ＣＮＴ−ＣＮＴＢ−１６＋１
の値の絶対値である。一方、１１０８では、同じように
テンポラリのバーストビート長であるＢＥＡＴの値を、
ＣＮＴ−ＣＮＴＢの絶対値に＋１して算出する。これら
の算出ルール、並びに初期状態として、ＣＮＴ＝０、Ｃ
ＮＴＢ＝１５、かつＣＮＴ、ＣＮＴＢともに１５進数で
ある制限をつけると、図９の値が算出されることにな
る。次に１１０８に進み、ＦＩＦＯ１００１に格納され
ているデータ量ＦＩＦＯと、前記１１０６もしくは１１
０７で算出されたビート長ＢＥＡＴの値を比較し、ＦＩ
ＦＯ＜ＢＥＡＴであれば１１０９へ、そうでなければ１
１０９を経由せずに１１１０へと進む。１１０９ではＢ
ＥＡＴ長をＦＩＦＯ１００１に格納されているデータ量
に変更する。ＢＥＡＴ長が確保できても、データがまだ
無い場合について対応するためである。１１１０では、
以上のステップで決定されたＢＥＡＴの値に従い、その
データ長分のリードバーストサイクルを、ネットワーク
側シーケンサ１００８がＦＩＦＯ１００１に対して発行
し、バーストサイクルのクロックに同期してマルチプレ
クサ１００２を切り替えつつ、レジスタファイル１００
３にデータを格納して行く。そして、リードサイクルが
終了したならば、ＣＮＴの値を発行したバーストビート
長ＢＥＡＴ分インクリメントする（１１１１）。次に１
１１４に進み、インクリメントされたＣＮＴの値を評価
する。ここでは１６以上の整数値かどうかを判断してい
る。ここで１６未満と判断されたならば１１１６へ、そ
うでなければ１１１５へ進む。１１１５ではインクリメ
ントされたＣＮＴの値を修正する。すなわち先に述べた
ようにＣＮＴ値がハンドシェークの基準として取り得る
値は０〜１５であるため、ＣＮＴ＝ＣＮＴ−１６と言う
演算を行うことになる。なお、このＣＮＴ値は同期回路
を経由して信号としてシステム側シーケンサに伝搬され
るので、ここでは説明のためＣＮＴの値の出力として１
６以上の値について判断するよう記してきたが、ネット
ワーク側シーケンサ１００８の出力するＣＮＴ値につい
ては１６以上の値を取ることが無いよう構成されてい
る。１１１６では、ＦＩＦＯ１００１に新たなデータが
格納されているかどうかを判断し、格納されていれば１
１０３のステップへ戻る。また、パケットデータの終了
や、全処理の終了のため、本実施例ではタイムアウトを
検知し、ＦＩＦＯ１００１にデータが格納されておら
ず、かつタイムアウトである場合には終了と判断するよ
う記してある。従って、機器構成によっては１１１６か
らのステップは無条件で直接１１０２へ帰還し、以上説
明してきた１００２〜１０１５までをループする形をと
っても勿論構わない。一方、上述した１１０４のステッ
プでバーストサイクルを発行できないデータ量であると
判断された場合については、シングルリードサイクルを
ＦＩＦＯ１００１に対して発行すべく、１１１２のステ
ップへ進み、このステップで１バイトのデータをレジス
タファイル１００３へ格納する。ネットワーク側シーケ
ンサ１００８の格納ポインタＣＮＴとシステム側シーケ
ンサ１０１０の読み出しポインタＣＮＴＢの値について
は、既に１１０３のステップを経て格納可能であると判
断されているので、その格納最小単位である１バイトに
ついては無条件でレジスタファイル１００３へ格納可能
となる。シングルリードをＦＩＦＯ１００１に対して発
行し、１バイトのデータをレジスタファイル１００３に
格納したならば、読み出しポインタＣＮＴの値をインク
リメントする（１１１３）。次に、インクリメントされ
たＣＮＴの値を前記バーストサイクル時と同様に１１１
４のステップで評価し、続く処理へと進む。また特に記
してこなかったが、マルチプレクサ１００２の切り替え
については、バーストビートアクセス、シングルアクセ
スともにアクセスサイクル数に準じてサイクリックにル
ープしていることは言うまでもなく、またネットワーク
側シーケンサ１００８が出力するＣＮＴの値の変化ポイ
ントは、レジスタファイル部１００３への格納タイミン
グと同一で、従って同期化後のＣＮＴのサンプリング結
果と、データラッチ１００５にデータが格納されるタイ
ミングについては同一である。もしくは、システムシー
ケンサ１０１０のＣＮＴサンプリングから動作を開始す
るまでのインターバルを考慮して矛盾のないタイミング
動作する範囲であれば適宜にタイミングを決定できる。
次に、図８のフローチャートに示すシステム側シーケン
サ１０１０の動作について説明する。まず、１２０１の
ステップでシステム側シーケンサ１０１０のコントロー
ルする各ブロックの初期化を行う。ここではＷＣＮＴ＝
０、ＣＮＴＢ＝１５と記してあるが、これが意味すると
ころは、ネットワーク側シーケンサ１００８の出力する
ＣＮＴの値の初期値が０であり、システム側シーケンサ
の読み出しポインタの初期値が１５ということである。
ＷＣＮＴは、後述するステップで用いるテンポラリなレ
ジスタである。次に、１２０２のステップで、ネットワ
ーク側シーケンサ１００８が同期部１００９を介してシ
ステムクロックに同期したかたちで供給するＣＮＴの値
と、前ステップで初期値として０が与えられているＷＣ
ＮＴの値を比較する。同一であれば、このステップで、
そうでなくなるまでのループとなる。これは、ＣＮＴの
値、すなわちネットワーク側のシーケンサ１００８がレ
ジスタファイル１００３に何らかのデータをセットした
か否か（ＣＮＴの値が変化したか否か）を判断するため
に用いられる。従って、次のステップ１２０３に進む際
は、ＷＣＮＴをＣＮＴの値に変更する。次に１２０３の
ステップでは、セレクタ部１００６を介してラッチ部１
００５からデータを読み出し、ＤＭＡＣ部１００７にデ
ータを転送する際、そのサイクルをバーストサイクルで
行うか否かを判断している。具体的には図９に示すＣＯ
ＵＮＴの値を計算し、１５−ＣＯＵＮＴの値をもって、
読み出し可能なデータバイト数を判断する。バースト可
能と判断されれば１２０４へ、そうでなければシングル
サイクルを発行すべく１２０７へ進む。１２０４では、
１２０３で計算した１５−ＣＯＵＮＴの値を、これから
システム側シーケンサ１０１０がＤＭＡＣ部１００７に
対して発行するバーストライトサイクルのビート長とし
て決定する。次に１２０５では、決定されたビート長の
バーストライトサイクルを発行し、ラッチ部１００５か
らセレクタ部１００６を経由してバイトデータをビート
長分ＤＭＡＣ部１００７へ格納する。バーストライトサ
イクルが１２０５で終了したならば、ＣＮＴＢ＝ＣＮＴ
Ｂ＋ＢＥＡＴの演算を行い、読み出しポインタＣＮＴＢ
の値をビート長分インクリメントし（１２０６）、次の
１２０９のステップへ進む。１２０９では、前記ネット
ワーク側のシーケンサ１００８の動作で説明したレジス
タファイル１００３への格納ポインタＣＮＴの操作と同
様に、読み出しポインタであるＣＮＴＢの値が１６以上
か否かを判断し、そうであれば１２１０へ、１６未満で
あれば１２１１へ進む。１２０９でＣＮＴＢの値が１６
以上と判断されたならば、ＣＮＴＢ＝ＣＮＴＢ−１６の
演算を結果を持ってＣＮＴＢの値を更新する（１２１
０）。そして、１２１１のステップでネットワーク側の
処理全体を終了するか否かを判断し、継続であれば１２
０２のステップへ戻り、次のデータの処理を開始する。
なお、このステップは説明のために挿入された終了判断
のステップであり、実際には前記ステップでバーストサ
イクル発行中にＤＭＡの設定データ転送量を満たしてし
まうケースもあり、このステップをシーケンサのステッ
プと独立させ、直接１２０９もしくは１２１０のステッ
プの後に１２０２のステップへ戻るループとしてもよ
い。ＤＭＡの終了検知は、あくまで説明のためである。
一方、前記１２０３のステップでバーストライトサイク
ルが発行できないと判断されたならば、シングルライト
サイクルを発行し（１２０７）、シングルビート長のバ
イト数、すなわち１をＣＮＴＢに対しインクリメントし
（１２０８）、バーストサイクルと同様にＣＮＴＢの値
の更新のステップである１２０９へと進む。以上述べて
きたように、これはＦＩＦＯ１００１のデータリードに
対して、マルチプレクサ１００２、レジスタファイル部
１００３およびデータ同期部１００４を経て同期化を終
了し、ラッチ部１００５がデータをＬＳＢ側から順次セ
ットされていく過程で、セットされたタイミングを見計
らって、そのセットされものから順次ＤＭＡＣ部１００
７へライトするものである。一方、ＤＭＡＣ部１００７
にライトされたデータのラッチ部１００５の格納エリア
は既に解放可能であり、解放可能なエリアに次の同期化
されたデータを格納することで、非同期動作する回路間
を同期化回路を用いつつ、データ転送を実現したもの
で、いわゆるリングバッファの形態を取っている。な
お、以上の説明では各ウェイティングステップである１
１０３、１２０２の双方でのデッドロックについては特
に説明してこなかったが、それを回避するタイミング生
成を行っているものとしており、その実現は上記説明か
ら可能であることは明確である。また、以上で説明した
リングバッファ形式の実現方法についても、構成要素と
なるレジスタファイル部、同期部、データラッチ部等、
そのデータ幅は１６バイトに限定されるものではなく、
一方、ＤＭＡＣ部とこれらのインターフェースもバイト
幅で接続を限定するものどはなく、機器の構成、データ
転送レート、コスト等に準じて適宜構成可能である。ま
た、以上の説明では、データ転送について受信時の動作
を説明してきたが、これに限定されるものではなく、デ
ータ転送の方向を逆に構成すれば、当然ネットワークへ
の送信部分にも利用可能である。また、本説明では、ネ
ットワークを例に取り説明してきたが、それに限定され
るものではなく、非同期形のデータ伝送系を用いる各種
システムにおいて有効であり、特に各部分を同期設計す
る必要があるＡＳＩＣ開発／設計時に有効である。

【発明の効果】以上説明したように、本発明によれば、
同期化するデータ単位を１同期化処理単位とすることに
より、同期化処理そのものの頻度を削減するとともに、
同期化に対するペナルティを削減することができること
から、非同期の基本クロックのみを用いながらも、同期
化に対するペナルティを極力減らし、パフォーマンスを
落とさずに、高速ネットワークにも対応したデータ転送
制御を実現できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ転送制御装置の
基本構成を示すブロック図である。

【図２】本発明の第１実施例におけるデータ転送制御装
置の同期処理／ハンドシェーク部の詳細を示すブロック
図である。

【図３】上記第１実施例におけるネットワーク側シーケ
ンサの動作を示すフローチャートである。

【図４】上記第１実施例におけるシステム側シーケンサ
の動作を示すフローチャートである。

【図５】上記第１実施例における同期処理とハンドシェ
ークを行う場合の動作を示すタイミングチャートであ
る。

【図６】本発明の第２実施例におけるデータ転送制御装
置の同期処理／ハンドシェーク部の詳細を示すブロック
図である。

【図７】上記第２実施例におけるネットワーク側シーケ
ンサの動作を示すフローチャートである。

【図８】上記第２実施例におけるシステム側シーケンサ
の動作を示すフローチャートである。

【図９】上記第２実施例における同期処理とハンドシェ
ークを行う場合の動作を示すタイミングチャートであ
る。

【図１０】従来のデータ転送制御装置の基本構成を示す
ブロック図である。

【図１１】図１０に示すデータ転送制御装置の同期処理
／ハンドシェーク部の詳細を示すブロック図である。

【図１２】図１０に示すデータ転送制御装置における動
作を示すタイミングチャートである。

【図１３】図１０に示すデータ転送制御装置における他
の動作を示すタイミングチャートである。

【符号の説明】

５０１…ネットワーク、５０２…ＭＡＣ部、５０３…ＦＩＦＯ、５０４…レジスタファイル部、５０５…ラッチ部、５０６…ＤＭＡＣ部、５０７…データバス、５０８…ネットワーク側シーケンサ、５０９…システム側シーケンサ。

【手続補正書】

【提出日】平成１０年１２月１５日（１９９８．１２．
１５）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の詳細な説明

【補正方法】変更

【補正内容】

【発明の詳細な説明】

【０００１】

【０００２】

【従来の技術】一般に、データをネットワーク経由で送
受信し、そのデータを処理する機器においては、データ
送受信のための緩衝用バッファと、データ処理を行うた
め、その機器が保有する主記憶装置とは物理的に別々に
構成されている。

【０００３】図１０は、この種の機器におけるメモリシ
ステムの一般的な構成例を示すブロック図である。

【０００４】ネットワーク１０１は、例えばイーサネッ
トに代表されるネットワークである。また、デバイス１
０２は、ネットワークとしてイーサネットを例にした場
合、イーサネットコントローラとして一般に供給されて
いるものである。

【０００５】このデバイス１０２は、公知であるため詳
細は省略するが、ＯＳＩモデルで規定されているデバイ
ス依存の物理インターフェースからデータを抽出する物
理層（Physical Layere Device、以下ＰＨＹと記す、ま
た一般にＰＨＹは、PhysicalMedium Device（ＰＭ
Ｄ）、Physical Medium Attachment（ＰＭＡ）、Physic
alCoding Sublayer（ＰＣＳ）等からなっている）と、
データリンク層に相当するＭｅｄｉａＡｃｃｅｓｓ
Ｃｏｎｔｒｏｌ（ＭＡＣ）とを、高速データ処理のため
にハードウェア化しているものであり、以下、これらを
総称してＭＡＣと記す。

【０００６】ＲＡＭ１０３は、送受信データの緩衝用バ
ッファになるメモリであり、ＭＡＣ部１０２からのＲＡ
Ｍ１０３への格納がリアルタイムに行われることにな
る。すなわち、ＭＡＣ部１０２とＲＡＭ１０３のデータ
転送サイクルについては、ペナルティによるレイテンシ
ーが許されないので、上述のようにリアルタイムに行わ
れると表現しており、用いられる物理的なデバイス例と
してはＳＲＡＭが多く使われている。

【０００７】シーケンサ１０４は、図１０に示す各部を
制御するためのものであり、ＤＭＡＣ部１０５とＭＡＣ
部１０２がＲＡＭ１０３を共有アクセスする際のアービ
トレーション、並びにアクセスサイクルを制御するもの
である。

【０００８】ＤＭＡＣ部１０５は、この例では緩衝用バ
ッファであるＲＡＭ１０３に受信の場合であれば格納さ
れた、また送信の場合であれば格納すべきデータを、機
器内部に備わる主記憶装置であるメモリ１０７（システ
ム内に内部バスを経由して接続される）との間で、デー
タの転送を実現するものである。ＤＭＡＣ自体の方式、
具体化方法は特に限定されない。

【０００９】データバス１０６は、ＤＭＡＣ部１０５と
メモリ１０７の間のデータを伝送するバスであり、その
形式は様々であり、ここでは特定しなくとも良いが、一
般的にはシステムクロックに同期したバス形式である。

【００１０】メモリ１０７は、主記憶装置であり、その
メモリエリアはデータ処理のためのワークエリアや、転
送すべきデータパケット群の生成、受信されたデータパ
ケット群の格納エリア等、システムの様々な目的で使用
されている。

【００１１】ここで一般的に、ネットワーク１０１と内
部バス１０６とは動作クロックが異なり、すなわち非同
期で動作することが多い。従って機器内でデータの同期
化が必要となるわけであるが、この例では緩衝用バッフ
ァであるＲＡＭ１０３に非同期のＳＲＡＭを用い、シー
ケンサ１０４が非同期で動作するＭＡＣ部１０２とＤＭ
ＡＣ部１０５とを調停して共有メモリの形でＲＡＭ１０
３を使用している。

【００１２】しかし、この場合の制限としては、ＲＡＭ
１０３がシングルポートの非同期ＳＲＡＭである場合に
は、ＭＡＣ部１０２からの受信データ、またはＭＡＣ部
１０２への送信データのデータの連続性は保証されなけ
ればならないために、ＲＡＭ１０３に最低１パケット分
のデータエリアを送受信別個のパスとして設ける必要が
ある。

【００１３】そして、ネットワーク１０１がイーサネッ
ト１０Ｂａｓｅの場合等、通常ＭＡＣ部１０２の動作周
波数が、システムの内部バス１０６に比べて充分速い場
合については、シーケンサ１０４でＭＡＣ部１０２の１
サイクルの間に、複数回数のＲＡＭ１０３へのサイクル
を発行することで、タイムシェア形式でＲＡＭ１０３の
容量を削減したり、送受信のデータパスを共有すると行
った可能性が残るものの、ネットワーク１０１が１００
Ｂａｓｅクラスになってくると、ＲＡＭ１０３が非同期
のＳＲＡＭであるため、アクセスサイクルの絶対時間が
稼げない理由もあり、実現が難しくなってくる（一般に
非同期ＳＲＡＭはアクセスが遅いと言える）。

【００１４】図１１は、ＲＡＭ１０３をデュアルポート
化し、送受信を別系統のデータパスにした場合の受信側
の構成を示すブロック図である。

【００１５】ネットワーク２０１は、ネットワーク１０
１に相当するものであり、ＭＡＣ部２０２は図１０のＭ
ＡＣ部１０２に相当する。また、ＲＡＭ２０３は、図１
０のＲＡＭ１０３に相当する緩衝用メモリであり、本例
ではデータアクセススピードを稼ぐためと、さらにはこ
れらの各部分をＡＳＩＣ等にワンチップ化する際の開発
の容易性／検証の容易性から同期式ＦＩＦＯを用いてい
る。なお、現状では、ＡＳＩＣに内蔵されるデュアルポ
ート系のＲＡＭのみならず、回路設計は同期設計が主流
である。

【００１６】ラッチ部２０４は、非同期データの同期化
を行うために設けられているフリップフロップよりなる
ラッチ回路であり、一般に非同期信号を同期化し、メタ
スを取り除くためには一般にダブルラッチ（同期化する
側のクロックで動作するフリップフロップで２回ラッチ
させる）を行うが、このラッチ部２０４がこれを行う。

【００１７】ＤＭＡＣ部２０５は図１０のＤＭＡＣ部１
０５に相当するもので、前記同期化ラッチ部２０４でシ
ステムバスクロックに同期化されたデータを内部バスを
介して機器内の主記憶装置へ転送する。ＤＭＡＣ自体の
方式、具体化方法は特に限定されない。

【００１８】データバス２０６は、図１０のデータバス
１０６の内部バスに相当する内部バスで、このバスを経
由して受信データを主記憶装置へデータ転送する。

【００１９】シーケンサ２０７は、ＭＡＣ部２０２から
の受信データを、緩衝用メモリであるＦＩＦＯ２０３へ
データ格納するための制御を司るものであり、シーケン
サ２０８は、システム側である前記ＤＭＡＣ部２０５お
よび同期化ラッチ部２０４の制御を司り、受信データの
主記憶装置への格納を実現するものである。

【００２０】なお、前記シーケンサ２０７、２０８は、
データの受信に当たり、ハンドシェークを行うことで、
データの受け手に同期化されたデータの転送を実現して
いる。

【００２１】図１２は、図１１に示す構成における動作
例を示すタイミングチャートであり、図中の信号名は、
ＣＬＫＡがネットワーク側クロック、ＤＡＴＡ＿Ａがネ
ットワーク側のデータでバスの状態で、具体的にはＭＡ
Ｃ部２０２からＦＩＦＯ２０３へ格納されるデータバス
である。

【００２２】ＷＲ信号は、ＦＩＦＯ２０３へのライト信
号であり、クロック同期型ＦＩＦＯ２０３へのバースス
トライト（１クロックにつき１データの格納）を実現し
ており、図中「↑」で示した部分でデータを格納するこ
とになる。

【００２３】次にＲＤ信号は、前記同期型ＦＩＦＯ２０
３からのデータリード信号であり、図中ＦＩＦＯのデー
タバス幅のデータリードサイクルを２回発行している。
ＲＤ信号によるＦＩＦＯ２０３から出力されるデータは
ＤＡＴＡ＿Ｂとして示されており、ＣＬＫＡに同期して
データが出力される。

【００２４】ＣＬＫＢはシステム側のクロックであり、
前記同期化ラッチ部２０４並びにＤＭＡＣ部２０５、シ
ーケンサ２０８がこのクロックで動作する。

【００２５】ＤＡＴＡ＿Ｃは、ＦＩＦＯ２０３の出力デ
ータであるＤＡＴＺ＿Ｂをシステムクロックで同期化す
る際の、同期化が終了後のデータバスを示しており、図
１２から分かるように、ＤＡＴＡ＿Ｂが確定した後、Ｃ
ＬＫＢの立ち上がりエッジ２回目でデータが確定してい
る。

【００２６】次にＲＥＱ信号は、前記シーケンサ２０７
が同前記シーケンサ２０８に対して、データの取り込み
が終了し、システム側へデータの引き抜きを要求する要
求信号である。なお、この要求信号ＲＥＱもデータと同
様に、ＣＬＫＢによりシステムクロックに同期化され、
シーケンサ２０８へと伝達される。

【００２７】ＲＥＱ信号は、同期化の後、次のクロック
エッジでサンプリングされ、前記シーケンサ２０８がデ
ータの引き抜き要求を検知したことを前記シーケンサ２
０７へ通知すべくＡＣＫ信号をアサートする。

【００２８】アサートされたＡＣＫ信号は、今度はＭＡ
Ｃ部２０２側の同期クロックであるＣＬＫＡに同期化さ
れ、前記シーケンサ２０７が前記シーケンサ２０８の出
力したＡＣＫ信号を、ネットワーク側のクロックＣＬＫ
Ａに同期化した後、次のＣＬＫＡのクロックエッジでサ
ンプリングし、同時に前記ＲＥＱ信号をネゲートし、ハ
ンドシェイクが双方のシーンサ２０７、２０８に認知さ
れ、そのハンドシェークを終了するためのトリガをネッ
トワーク側シーケンサ２０７からシステム側シーケンサ
２０８へ通知している。

【００２９】シーケンサ２０８によるネゲートされたＲ
ＥＱ信号のサンプリングは、同様にＲＥＱ信号のネゲー
トからＣＬＫＢによる同期化を経て、次のクロックエッ
ジで行われ、シーケンサ２０７のリクエストサイクルが
終了したことをシーケンサ２０８からシーケンサ２０７
へ伝達するためにＡＣＫ信号がネゲートされる。

【００３０】シーケンサ２０８によりネゲートされたＡ
ＣＫ信号は、同様にＣＬＫＡで同期化の後、次のクロッ
クエッジでサンプリングされ、その時点でシーケンサ２
０７が次のデータ転送のリクエストとしてＲＥＱ信号を
再びアサートすることが可能となり、以上で同期データ
転送単位のデータのハンドシェイクが終了することとな
る。

【００３１】なお、ＷＲ＿ＰはＤＭＡＣへのデータレデ
ィ信号で、この信号のアサート状態のサンプリングによ
り、１データ単位を前記内部バス２０６を経由し、主記
憶メモリにデータ転送可能となり、処理系の都合に合わ
せてデータ転送を実現することになる。

【００３２】

【発明が解決しようとする課題】図１２に示したデータ
のハンドシェイクは一例であり、もしＣＬＫＡとＣＬＫ
Ｂとのサイクル時間差が限定されているのであれば、図
１３のようにシーケンサ２０７が発行するＦＩＦＯ２０
３へのリードサイクル、すなわちＲＤ信号のアサートタ
イミングと、シーケンサ２０８へのデータ引き抜き要求
であるＲＥＱ信号とを同時にアサートするなど、同期化
によるレイテンシーを短くする方策はあるが、抜本的な
対策にはならず、図１２、図１３からも分かるように、
１データ単位（イーサネットの場合、データはバイトバ
ウンダリで規定されているので、１データ単位は通常８
ビットとなる）のデータ転送に対し、ＣＬＫＡ、ＣＬＫ
Ｂともにかなりのクロック数、すなわち時間がかかって
しまい、パフォーマンスが期待できない結果となってし
まう。

【００３３】すなわち、緩衝用のメモリであるＦＩＦＯ
２０３が充分容量を確保でき、パケットデータの取りこ
ぼし（ＦＩＦＯがデータフルの状態で受信データがまだ
存在する場合）が防げればデータ受信は可能なものの、
ＦＩＦＯ自体が大容量になってしまうという欠点があ
る。

【００３４】また、ＣＬＫＡとＣＬＫＢのサイクル時間
の差がかなり大きく、ＣＬＫＢがＣＬＫＡに対してかな
り高速で動作するのであれば、言い換えると、システム
の動作に対し、相対的にかなり遅いネットワークであれ
ば、これらデータ同期化によるペナルティはネットワー
クのデータレートによって隠蔽（見かけ上、表に出な
い）され、機器の構成が可能となるが、１００Ｂａｓ
ｅ、さらにはより高速なネットワークに接続される場
合、これまでに説明してきたようにデータの同期化によ
るペナルティがクリティカルな要因となってくる。

【００３５】また、ネットワーク側／システム側の各々
の基本クロックの数倍振同期クロックで同期化処理を行
うことも考えられるが、クロックスキュー／ＡＳＩＣ化
での検証問題があり、設計が困難になってくる。

【００３６】本発明は、以上のような従来の欠点を除去
するためになされたもので、非同期の基本クロックのみ
を用いながらも、同期化に対するペナルティを極力減ら
し、パフォーマンスを落とさずに、高速ネットワークに
も対応した機器の提供を目的としている。

【００３７】

【００３８】

【発明の実施の形態および実施例】本実施の形態では、
同期化するデータ単位をレジスタファイルに複数格納
し、複数格納したレジスタファイルを１同期化処理単位
にすることによって、同期化処理そのものの頻度を削減
するとともに、同期化に対するペナルティを削減するも
のである。

【００３９】具体的に機器を実現するために、受信側に
ついては、同期化処理単位を拡張するためのデータ保持
手段と、前記同期化処理単位のデータ量が同期化処理単
位の正数倍にならない場合、後処理を行うための手段
と、前記緩衝用バッファであるＦＩＦＯに格納されてい
るデータ量を検知し、その数にしたがってバーストリー
ドを行うか否かを決定する決定手段とを設ける。

【００４０】一方、送信側については同期化処理単位を
拡張するためのデータ保持手段と、同期化処理単位のデ
ータ量が同期化処理単位の正数倍にならない場合の後処
理を行うための手段と、前記緩衝用バッファであるＦＩ
ＦＯに格納されているデータ量を検知し、ＦＩＦＯへの
データ格納を制御する手段と、全ての各手段を制御する
ための手段とを設ける。

【００４１】以上のような構成により、緩衝用メモリの
容量を押さえつつ、高速な非同期系データ転送に対応し
た機器を提供することが可能である。

【００４２】図１は、本発明の一実施例によるデータ転
送制御装置の概要を示すブロック図である。

【００４３】ネットワーク５０１は、イーサネットに代
表されるネットワークであり、具体的には通信用のデー
タ線である。

【００４４】ＭＡＣ部５０２は、ＯＳＩモデルの物理層
とデータリンク層を一括して１ブロックにまとめたもの
であり、前記のようにＰＨＹとＭＡＣから構成されてお
り、ＭＡＣからの出力データ幅はイーサネットのデータ
バウンダリである８ビットである。

【００４５】ＦＩＦＯ５０３は、緩衝用バッファとして
設けられている同期型ＦＩＦＯであり、このＦＩＦＯネ
ットワークの受信動作周波数のクロックに同期してライ
ト／リードされている。

【００４６】レジスタファイル部５０４は、前記ＦＩＦ
Ｏ５０３からネットワーク側のクロックに同期して出力
される８ビットデータを、同ネットワーククロックに同
期して取り込むための１２８ビット構成のレジスタファ
イル部であり、ＦＩＦＯ５０３からの８ビット出力が１
６バイト分、ＬＳＢ側から順次格納されていく。格納ポ
ジジョンの生成は、後述するシーケンサ５０８が行う。

【００４７】ラッチ部５０５は、前記レジスタファイル
部５０４で出力される１２８ビットのデータを、システ
ムクロックで同期化するためのもので、メタス状態を消
すためにフリップフロップを用いてシステムクロックで
２回連続ラッチされているダブルラッチ構成となってい
る。

【００４８】ＤＭＡＣ部５０６は、前記同期化ラッチ部
５０５で出力されるデータについて、システム内に備わ
る主記憶装置にデータ転送を実現するために設けられて
いるＤＭＡコントローラ部であり、本実施例では受信デ
ータがバイトバウンダリであるために、説明の簡略化の
ため前記同期化ラッチ部５０５の出力を８ビットとし、
このＤＭＡＣ部５０６がデータを受ける形で示してい
る。従って、前記同期化ラッチ部５０５で同期化の後、
ＬＳＢ側から順次８ビットデータをセレクトし、ＤＭＡ
Ｃ部５０６にバイトデータを送る形になる。これらの制
御は、後述するシーケンサ５０９が行う。なお、ＤＭＡ
Ｃの実現方法については特に限定されることはない。

【００４９】データバス５０７は、システムの内部バス
を表し、図には記載されていないが、システム内に備わ
る大容量の主記憶装置に接続され、ＤＭＡＣ部５０６か
ら主記憶装置へ格納すべきデータがここを通過する。

【００５０】シーケンサ５０８は、ネットワーク側のク
ロックに同期して動作するシーケンサであり、ネットワ
ーク側のＭＡＣ部５０２、ＦＩＦＯ５０３、レジスタフ
ァイル部５０４を制御するとともに、以下に述べるシス
テム側のシーケンサ５０９とハンドシェイクのやり取り
も行う。

【００５１】シーケンサ５０９は、システム側のクロッ
クに同期して動作するシーケンサであり、システム側の
同期化ラッチ部５０５、ＤＭＡＣ部５０６を制御し、前
記ネットワーク側シーケンサ５０８とのハンドシェイク
も行っている。

【００５２】図２は、図１に示すデータ転送制御装置の
同期化部分における詳細を示すブロック図である。

【００５３】ＦＩＦＯ６０１は、ネットワーク側のクロ
ックに同期して動作するＦＩＦＯであり、図１に示すＦ
ＩＦＯ５０３に相当している。本実施例ではイーサネッ
トをネットワーク５０１に想定しており、ＭＡＣ部５０
２側からの受信データは８ビットバウンダリで本ＦＩＦ
Ｏ６０１に格納される。ＦＩＦＯ６０１へのデータライ
トについては、ＭＡＣ部５０２側からの同期クロックに
従い、パケット受信時はバーストライト（１クロックに
つき１バイトのライトの連続）が行われる。

【００５４】一方、本ＦＩＦＯ６０１からのデータのリ
ードについては、同様にネットワーク側のクロックに同
期して、シングルリード（１バイトリード）およびバー
ストリード（１クロックにつき１バイトリードの連続）
とを適宜切り分けて使用することになる。そのために、
本ＦＩＦＯ６０１から後述するシーケンサ６０８に対
し、ＦＩＦＯ６０１に格納されているデータ数の情報
（図中ＣＯＵＮＴ）が与えられる形となっている。この
格納データ数情報の出力については、具体的には一般的
に用いられているＦＩＦＯのフラグが相当することにな
る。

【００５５】次に、マルチプレクサ６０２とレジスタフ
ァイル部６０３により、上述したレジスタファイル部５
０４を構成している。

【００５６】マルチプレクサ６０２は、ＦＩＦＯ６０１
からの出力である８ビットのリードデータをシーケンサ
６０８の指示に従って、１２８ビットのデータ幅のどの
位置に出力するかを決定するものである。

【００５７】レジスタファイル部６０３は、前記マルチ
プレクサ６０２の出力を一次保持（ラッチ）するための
もので、本実施例では１２８ビット構成のレジスタで示
している。

【００５８】以上述べてきたＦＩＦＯ６０１、マルチプ
レクサ６０２、レジスタファイル部６０３、および後述
するネットワーク側の制御を司るシーケンサ６０８は、
全てネットワーク側のクロックに同期して動作する同期
回路となる。

【００５９】次に、データ同期部６０４、ラッチ部６０
５、データセレクタ部６０６により、上述したラッチ部
５０５を構成している。

【００６０】データ同期部６０４は、前記レジスタファ
イル部６０３から出力される１２８ビット幅のデータ
を、システム側のクロックに同期させる目的で備えられ
たものである。前記のように一般的にはダブルラッチ
（同期化させたいクロックのクロックエッジで動作する
フリップフロップにて、２段階以上打ち抜く）が用いら
れるが、本実施例でも同様の方策で同期化している。

【００６１】ラッチ部６０５は、データ同期部６０４で
システム側のクロックに同期したデータを一時保持する
ためのもので、１２８ビット幅のデータをラッチでき
る。

【００６２】セレクタ部６０６は、ラッチ部６０５でラ
ッチされた１２８ビットのデータを、後述するシステム
側のクロックに同期して動作するシーケンサ６１０の指
示に従い、１２８ビットのデータのうち、どの８ビット
をＤＭＡＣ部６０７へのデータとして供給するかを決定
するものである。

【００６３】ＤＭＡＣ部６０７は、図１のＤＭＡＣ部５
０６に相当するものであり、本実施例において、８ビッ
トの入力データをシステムバス側のデータバスに接続さ
れる主記憶装置へデータ転送を行う目的で設けられてい
る。

【００６４】昨今では、システムデータバス幅として３
２ビットから６４ビットのものが主流であるが、本実施
例では入力される８ビットをシステムバスのデータ幅に
拡張し、バスサイクルを発行する機能があるものとして
いる。この部分の実現方法については、様々な方法が既
に存在しているので詳細説明は割愛する。

【００６５】ただし、バイトアラインのデータ転送を実
現するために、本実施例ではＤＭＡＣそのもののデータ
入力バス幅を説明の簡易化のために８ビットとしている
が、この部分を、セレクタの出力バス幅（＝ＤＭＡＣへ
の入力データバス幅）を拡張して現在ドライブされてい
るデータバス上のデータの内、どのバイトラインがバリ
ッドであるかを示す制御信号（バイトイネーブル信号と
して一般に良く用いられている）をもって、バイトアラ
インのコントロールをしても勿論よい。

【００６６】以上、データ同期部６０４、データラッチ
部６０５、セレクタ部６０６、ＤＭＡＣ部６０７、およ
びシステム側の制御を司るシーケンサ６１０は全てシス
テム側のクロックに同期して動作する。

【００６７】次に、シーケンサ６０８、６１０は、図１
に示すネットワーク側のシーケンサ５０８、システム側
のシーケンサ５０９に相当するものであるが、詳細動作
については後述する。

【００６８】同期化部６０９は、前記シーケンサ６０
８、６１０の間のハンドシェークコントロールの同期化
を行うもので、説明の簡略化のため、以下の３ブロック
に簡略化して記してある。

【００６９】１つ目はネットワーク側シーケンサ６０８
からのデータリードリクエストのシステム側クロックへ
の同期化部であり、２つ目はシステム側シーケンサ６１
０から出力されるアクノーレッジ信号のネットワーク側
クロックへの同期化部である。そして、３つ目はネット
ワーク側シーケンサ６０８が出力するカウント値をシス
テム側シーケンサ６１０に伝搬するために、システム側
クロックに同期化する同期化部である。

【００７０】ここでネットワーク側からのカウント値の
意味するところは、レジスタファイル部６０３にデータ
ラッチされている８ビットデータ群のうち、どこまでの
８ビットデータがバリッドであるかを示すことになる。

【００７１】これは、例えば受信されるデータパケット
のデータ受信終了後、トータル受信データ量がレジスタ
ファイル部６０３の出力バス幅である１２８ビットバウ
ンダリ（１６バイトバウンダリ）にならないケースが存
在するわけで、その場合のバリッドデータをシステム側
シーケンサに伝える目的で備えられている。

【００７２】システム側シーケンサ６１０は、この値を
元に、有効なデータだけをラッチ部６０５からセレクタ
部６０６を経由して読み出し、ＤＭＡＣ部６０７にデー
タを格納／データ転送指示することで、システム側主記
憶装置にデータ転送が実現される。

【００７３】図３は、ネットワーク側のシーケンサの動
作を示すフローチャートであり、図４は、システム側の
シーケンサの動作を示すフローチャートである。また、
図５は、各々の動作シーケンスを表すタイミングチャー
トであり、後述するバーストリードサイクルを発行して
いる場合のものである。以下、これらの図に基づいて本
実施例の動作について説明していく。

【００７４】図３において、７０１では、シーケンサ６
０８が初期設定を行う。具体的には各ブロックの初期設
定である。

【００７５】次の７０２では、ＦＩＦＯ６０１からの出
力記号であるＣＯＵＮＴの出力値を常時サンプリングし
ておき、ＦＩＦＯ６０１に格納されているデータが０
（データが無い状態）かどうかを検出する。７０２で、
ＦＩＦＯ６０１にデータが滞っていないと判断されれ
ば、再び７０２へのループに入り、データがいくらか滞
っていた場合、次の７０３へと進む。

【００７６】７０３では、７０２と同様にＦＩＦＯの出
力であるＣＯＵＮＴの値をサンプリングし、１６バイト
以上のデータが滞っているかどうかを判断する。なお、
ここでは説明のため、ステップ７０２と７０３を分けて
記してあるが、これに限定されず、これらのステップを
同時判断しても良い。

【００７７】そして、７０３で１６バイト以上のデータ
がＦＩＦＯに格納されていると判断されれば７０４へ、
そうでなければ７０５へと進む。

【００７８】７０３で１６バイト以上のデータが滞って
いると判断された場合、ネットワーク側シーケンサ６０
８は１６バイトのバーストリードをＦＩＦＯ６０１に対
して発行する（７０４）。

【００７９】図５のタイミングチャートでは、上からネ
ットワーク側クロック（ＣＬＫＡ）、ＭＡＣ（図２には
記していない）からのライトデータ（ＤＡＴＡ＿Ａ）、
ＭＡＣからのライト信号（ＷＲ）、そしてシーケンサ６
０８から出力されるリード信号（ＲＤ）の順に記してあ
るが、ＦＩＦＯ６０１にバーストビート長である１６バ
イト分のデータが格納されていると判断された時点で、
ネットワーク側シーケンサ６０８がこのＲＤ信号をバー
ストサイクルとして発行し、ＦＩＦＯ６０１からの出力
リードデータ（ＤＡＴＡ＿Ｂ）がクロックＣＬＫＡに同
期し確定して行くことになる。

【００８０】このように、７０４のステップでは、１６
バイト分のデータがＦＩＦＯ６０１より読み出されるこ
とになり、レイテンシーの向上の目的で、バーストサイ
クルを発行している。この１６バイトのデータ読み出し
に従い、シーケンサ６０８はＦＩＦＯ６０１の出力デー
タである８ビットデータを、マルチプレクサ６０２を介
して１２８ビットのレジスタファイル部６０３のＬＳＢ
側の８ビットから順に詰め込み、１２８ビットのデータ
を一時保存する。図５の９０１に示したポイントが、１
２８ビットのデータがレジスタファイル部６０３に確定
した時点である。

【００８１】また、前記７０３において、１６バイト未
満のデータがＦＩＦＯ６０１に格納されていると判断さ
れた場合は、７０５で、シングルリードサイクルを発行
することになる。この７０５のステップが設けられてい
る理由は、１６バイトバウンダリ以外のデータを受信し
ている場合に、データの転送を実現するためである。通
常、１６バイトバウンダリ以外のデータを受信する場合
で、データパケットの最終データ付近（データの末尾）
をシステム側にデータ転送する場合、もしくはデータ転
送開始直後（ＭＡＣからのデータがＦＩＦＯに積み込ま
れ始めるが、しかし１６バイト滞っていない状態）に、
このステップを通ることになる。シングルリードサイク
ル自体は、図５のタイミングチャートでは記しているい
が、１ＣＬＫＡクロックのサイクルと同じタイミングで
ＲＤ信号がアクティブになり（最高ＣＬＫＡの半分の周
波数になる）、連続読み出しではなく１バイト毎にデー
タをリードするということである。

【００８２】７０５において、シングルリードサイクル
を発行したシーケンサ６０８は、読み出したデータを、
現在シーケンサ６０８自体が保持しているレジスタファ
イル部６０３への格納ポイント（初期は０で最もＬＳＢ
側の８ビット）へマルチプレクサ６０２を経由して格納
する。この格納が終了したならば、シーケンサ６０８が
保持しているレジスタファイル部６０３への格納ポイン
タ（図３のＣＮＴ）はインクリメントされ、次にデータ
を格納すべきレジスタファイル部６０３の位置をポイン
タに設定することになる。

【００８３】次に７０５でシングルリードサイクルが発
行され、１バイトのデータが正しいレジスタファイルの
位置に格納されたならば、レジスタファイル部６０３の
格納ポインタＣＮＴが１６であるかを判断する。すなわ
ち、これはレジスタファイル部６０３への格納が１２８
ビット分終了したか否かの判断になる。このステップ
で、１６バイトのデータシングルリードが終了したと判
断された場合、前記７０４でバーストリードが終了した
場合と同様に７０８へ進み、そうでない場合は７０７へ
と進む。

【００８４】７０７では再び７０２と同様に、ＦＩＦＯ
６０１にデータが格納されているかを判断し、格納され
ていれば再び７０５でシングルリードサイクルを発行す
る。また、システム側へ転送すべきデータが１２８ビッ
トバウンダリでない場合を想定し、このステップでパケ
ットデータの受信終了の判断として、タイムアウトか否
かの判断をしている（図３のＴＯＵＴ？）。

【００８５】なお、ここでは説明の簡略化のためにタイ
ムアウトでデータの受信終了を判断しているが、ＭＡＣ
部５０２からのデータ受信終了信号を用いて、ＦＩＦＯ
６０１のＥＭＰＴＹ（データが滞っていない状態）とと
もにデータ終了を検知してもよい。ただし、この場合次
のパケットとのギャップを考慮しなければならない（Ｍ
ＡＣ部でパケットの終了を検知し、最終データをＦＩＦ
Ｏから引き抜き終わる前に次のパケットのデータがＦＩ
ＦＯに書き込まれることがあり、パケット終了後、いず
れはＥＭＰＴＹになるものの、目的のパケットの読み出
しによるＥＭＰＴＹが生じなくなるケースがある）。

【００８６】７０７でタイムアウトが検出されたなら
ば、データ受信一時の終了と判断し、やはり７０４、７
０６の各ステップと同様に７０８へ進む。すなわち、１
６バイトのデータリードが終了するか、タイムアウトが
発生するまで７０５、７０６、７０７を繰り返すことに
なる。

【００８７】７０８へと進むと、シーケンサ６０８は、
システム側のシーケンサ６１０へデータ転送要求信号で
あるＲＥＱ信号をアサートする。図５のタイミングチャ
ートでは９０１として記してある。このＲＥＱ信号は、
同期化部６０９を通じて、システムクロックＣＬＫＢに
同期され、システム側のシーケンサ６１０へと伝搬する
ことになる。

【００８８】次に７０９へ進み、システム側シーケンサ
６１０から同期化部６０９を介して返されるＡＣＫ信号
をサンプリングし、そのアサートされるのを待つ。

【００８９】ＡＣＫのアサートを検知したならば、シー
ケンサ６０８はＲＥＱ信号をネゲートする（７１０）。
このＲＥＱのネゲートもアサート同様、同期化部６０９
を通じてシステム側シーケンサ６１０へ伝搬されること
になる。

【００９０】次に７１１で、システム側のシーケンサ６
１０の同期化部６０９を介して返されるＡＣＫ信号のネ
ゲートを待つ。そして、ＡＣＫ信号がネゲートされたな
らば、ＲＥＱ信号にて要求したデータ転送がシステム側
で終了したものとして、７１２に進む。

【００９１】７１２では受信動作自体の終了を検知して
おり、終了でなければ７０２のステップに戻り、次のデ
ータ転送に備えることになる。このステップは必ずしも
必要ではなく、直接次のデータ受信に備え、７０２に進
んでもよい。

【００９２】次に図４に基づいて、システム側シーケン
サ６１０の動作を説明する。

【００９３】まず、８０１でシステムクロック（図５の
ＣＬＫＢ）に同期して動作する各ブロックの初期化を行
う。これにはＤＭＡＣ部６０７の転送先である主記憶装
置のアドレスや、データ転送長等を設定することも含ま
れ、具体的な設定方法は特に限定しないが、一般的には
ハードリセット後、あるアドレス空間にマップされた各
ブロックの設定レジスタに、ＣＰＵ（ソフトウェア）が
各種設定値をデータとしたライトサイクルを発行するこ
とで設定する。

【００９４】８０２では、前記ネットワーク側のシーケ
ンサ６０８からのデータ受信要求信号であるＲＥＱ信号
を同期クロック（この場合、システムクロックであるＣ
ＬＫＢ）でサンプリングし、アサートされるのを待つ。

【００９５】８０２でＲＥＱ信号のアサートを検知する
と、８０３へ進み、ＡＣＫ信号をアサートし、ネットワ
ーク側シーケンサ６０８に同期化部６０９を介してＲＥ
Ｑ信号の検知を知らせる。このＡＣＫ信号が図３の７０
９でネットワーク側シーケンサ６０８に検知されること
になる。

【００９６】次にＲＥＱ信号のアサート検知と同様に、
ネットワーク側シーケンサ６０８からの同期化後のＣＮ
Ｔ値を評価し、１６バイトのデータがレジスタファイル
部６０３にセットされているか否かを判断する。ここで
ＣＮＴの値が意味するところは、レジスタファイル部６
０３に設定されている有効データバイト数である。

【００９７】従って、この時点でＣＮＴの値をシステム
側シーケンサ６１０が評価するという前提で、ネットワ
ーク側シーケンサ６０８は出力するＣＮＴ値とともに、
タイミングを決定しなければならない。本例では、ＲＥ
Ｑ信号のアサートと同一タイミングでＣＮＴ値を決定し
ているものとし、従って同期化部６０９を介してシステ
ム側シーケンサに伝搬されるタイミングはＲＥＱ信号と
同一である。

【００９８】８０４で１６バイトのデータがレジスタフ
ァイルに設定されていると判断された場合は８０５へ、
そうでない場合は８０６へと進む。

【００９９】８０５では、その動作を開始するタイミン
グについては、レジスタファイル部６０３の１２８ビッ
トのデータが、同期部（フリップフロップ）６０４にて
システムクロックＣＬＫＢに同期化が終了し、１２８ビ
ットのデータラッチ６０５にラッチされているタイミン
グになる。

【０１００】システム側シーケンサ６１０はセレクタ部
６０６を介してＤＭＡＣ部６０７に８ビットデータを順
次セレクトし、ＤＭＡＣ部６０７にデータをバーストラ
イトする。図５中、説明のためにＤＭＡＣ部６０７への
データ格納信号であるライト信号をＷＲ−Ｐとして記し
てある。このＷＲ−Ｐ信号が１６ＣＬＫＢクロック間ア
サートされ、１ＣＬＫＢクロック毎にセレクタ部６０６
のセレクトソースをインクリメントすることになる。

【０１０１】以上、８０５のステップで同期化された１
２８ビット／１６バイトのデータがＤＭＡＣ６０７に格
納されることになる。なお、ＤＭＡＣ部６０７に格納さ
れたデータは、適宜システム内の主記憶装置にデータ転
送される。

【０１０２】前記８０４にてＣＮＴ値が１６バイトと検
知されなかった場合は、ＤＭＡＣ部６０７に対するデー
タライトサイクルはシングルライトサイクルとなり、シ
ステムクロックＣＬＫＢ１サイクル分のＷＲ−Ｐ信号ア
サートをもって１バイトのデータがＤＭＡＣ部６０７に
格納される。従ってＷＲ−Ｐのパルスは、最高ＣＬＫＢ
の半分の動作周波数となる。

【０１０３】１バイトのデータがＤＭＡＣ部６０７に格
納されたならば、８０４のステップで評価したＣＮＴの
値から１を引き、同時にセレクタ部６０６のセレクトソ
ースを次の８ビットデータに切り替える（８０７）。セ
レクトソースの値の切り替えについては、次の８０８の
ステップで行ってもよいが、いずれにせよ８０６のライ
ト動作に対し、次のライトサイクルのデータセットアッ
プを保証する形でセレクトソースを切り替える必要があ
ることは言うまでもない。

【０１０４】８０８では、前記８０７のステップでデク
リメントしたＣＮＴを評価し、０であれば８０９へ、そ
うでなければ８０６へ進む。従って、上記８０６から８
０７、８０８のステップを、ラッチ部６０５に設定され
ている有効なデータ数分だけ行うことになる。

【０１０５】なお、本実施例では説明を分かりやすくす
るため、ＣＮＴ値が１６か否かで処理を振り分けて記し
てきたが、バーストビート長が固定である必要がないデ
ータ受容部（この場合、ＤＭＡＣ部６０７）であれば、
ＣＮＴ値に従いバーストビート長を有効データ数に合わ
せ、極力バーストサイクルを発行することでレイテンシ
ーの押さえることが可能である。

【０１０６】以上でネットワーク側シーケンサ６０８と
システム側シーケンサ６１０との１回ハンドシェークに
よってＤＭＡＣ部６０７へライトすべきデータは全てＤ
ＭＡＣに格納されたことになり、８０９でネットワーク
側シーケンサ６０８のＲＥＱ信号のネゲートを待つ。な
お、ネットワーク側クロックＣＬＫＡとシステムクロッ
クＣＬＫＢの周波数の差に依存して、この部分でＲＥＱ
が以前リクエスト状態で、ネゲートを待つという評価す
ることはない（スルーしてしまう）ことも考えられる。

【０１０７】ＲＥＱ信号のネゲートを検知したならば、
システム側シーケンサ６１０はＡＣＫ信号をネゲート
し、同期化部６０９を介してネットワーク側シーケンサ
６０８に伝搬される（８１０）。これは図３のフローチ
ャートでは、７１１のステップでネットワーク側シーケ
ンサ６０８に検知されることになる。

【０１０８】次に８１１のステップでは、以上のステッ
プでＤＭＡＣ部６０７に格納されたデータをシステムの
主記憶装置にデータ転送を行い、ＤＭＡの終了（この場
合ＤＭＡサイクルの終了ではなく、ＤＭＡＣに設定され
たデータ転送長の転送終了）を判断し、終了でなけれ
ば、８０２にステップへ戻り、次のデータのリードリク
エストを待つことになる。

【０１０９】以上述べてきたように、本実施例では従来
例のような１バイト毎の同期化およびハンドシェイクを
行うところを、１６バイト毎に行うことで、同期化とハ
ンドシェィクに伴うペナルティを減少させ、データ転送
レートを向上することができ、受信の場合であれば、Ｆ
ＩＦＯフル状態でのライト動作（オーバラン）の回避に
有効である。

【０１１０】なお、本実施例では、受信動作時について
説明してきたが、データ転送方向を逆に構築すれば、送
信部を同様に構成でき、同様の効果が期待できる。

【０１１１】また、以上の実施例では、レジスタファイ
ル部６０３を１２８ビット／１６バイト構成で説明して
きたが、特にこれに限定されるものではなく、ネットワ
ークおよびシステム側のデータレートから、その幅を実
装する機器に適合した形にすればよい。

【０１１２】また、以上の実施例では、レジスタファイ
ルのデータ幅に準拠して、非同期部のデータ受け渡しの
ハンドシェークをそのデータ幅で行っていたが、これに
限らず、例えば図６に示すようにパイプライン形式でさ
らにレイテンシーを抑え込むことも可能である。

【０１１３】図６は、図２で示した構成を一部変更した
もので、ＦＩＦＯ１００１がＦＩＦＯ６０１、マルチプ
レクサ１００２がマルチプレクサ６０２、レジスタファ
イル部１００３がレジスタファイル部６０３、データ同
期部１００４がデータ同期部６０４、ラッチ部１００５
がラッチ部６０５、セレクタ部１００６がセレクタ部６
０６、ＤＭＡＣ部１００７がＤＭＡＣ部６０７、ネット
ワーク側シーケンサ１００８がネットワーク側シーケン
サ６０８、同期化部１００９が同期化部６０９、システ
ム側シーケンサ１０１０がシステム側シーケンサ６１０
にそれぞれ相当している。

【０１１４】図２との差異は、同期化部１００９で同期
化する信号が、ＲＥＱ／ＡＣＫのハンドシェークではな
く、ネットワーク側シーケンサ１００８の出力するＦＩ
ＦＯ１００１からリードされるデータの、レジスタファ
イル部１００３へのライトポインタと、システム側シー
ケンサ１０１０のラッチ部１００５から８ビットデータ
を引き抜きＤＭＡＣ部１００７にセットする際のリード
ポインタという点であり、そのために各シーケンサ１０
０８、１０１０の処理が変更されている。

【０１１５】図７は、この変更を加えた際のネットワー
ク側シーケンサ１００８の動作を示すフローチャートで
あり、図８は、同システム側のシーケンサ１０１０の動
作を示すフローチャートである。

【０１１６】１１０１で、シーケンサ１００８は初期設
定を行う。具体的にはネットワーク側の各ブロックの初
期設定を行う。ここでネットワーク側シーケンサ１００
８のレジスタファイル１００３へのデータ格納ポインタ
であるＣＮＴの値の初期値として０を与える。

【０１１７】次の１１０２では、ＦＩＦＯ１００１から
の出力信号であるＣＯＵＮＴの出力値を常時サンプリン
グしておき、ＦＩＦＯ１００１に格納されているデータ
が０（データが無い状態）かどうかを検出する。１１０
２でＦＩＦＯ１００１にデータが滞っていないと判断さ
れれば、再び１１０２へのループに入り、データがいく
らか滞っていた場合、次の１１０３へと進む。

【０１１８】１１０３では、ネットワーク側シーケンサ
１００８が指し示すレジスタファイル１００３への格納
ポインタ（図中ＣＮＴと記してある）と、システム側シ
ーケンサ１０１０が指し示すラッチ部１００５からのデ
ータリードポインタ（図中ＣＮＴＢと記してある）を比
較する。

【０１１９】これはレジスタファイル部１００３に格納
された後、データ同期部１００４、ラッチ部１００５、
セレクタ部１００６を経由し、ネットワーク側シーケン
サ１００８が指し示す格納ポインタＣＮＴのデータがシ
ステム側シーケンサ１０１０によって引き抜かれ（具体
的にはＤＭＡＣへ転送され）、次の新たなバイトデータ
を上書きすることにより、破棄して構わないかどうかを
判断している。

【０１２０】ＣＮＴ＝ＣＮＴＢ？と言う判断理由につい
ては、図９に説明図として表を添付している。

【０１２１】図９において、上からネットワーク側デー
タ格納ポインタＣＮＴ、システム側読み出しポインタＣ
ＮＴＢ、そして、ＣＯＵＮＴと記してあるのはネットワ
ーク側シーケンサ１００８がレジスタファイル部１００
３に格納可能なデータバイト数を表しており、図中網掛
けで示すエリアは、システム側シーケンサ１０１０がＤ
ＭＡＣ部１００７に対する格納データとして、データの
引き抜きを終了していない部分である。この３つのデー
タの組を具体例として１４挙げ、表にしたものである。

【０１２２】網掛けエリア以外の値を使用しなければ、
データ欠損が生じてしまうことになり、その境界である
ＣＮＴ＝ＣＮＴＢが不確定エリア、すなわち非同期で動
作する格納側と読み出し側が重なる危険性がある位置と
なる。そこで、この状態でのデータ格納は行わないとい
う判断を、１１０３のステップで行っている。図９のＣ
ＯＵＮＴの値の算出の仕方については、後述する１１０
５〜１１０７のステップで説明する。

【０１２３】１１０３でＣＮＴ！＝ＣＮＴＢと判断され
たならば、１１０４のステップに進み、ＦＩＦＯ１００
１に対し、ネットワーク側シーケンサ１００８がＦＩＦ
Ｏ１００１へのバーストリードサイクルを発行するだけ
のデータ数に達しているかどうかを判断する。ここでは
具体的に２バイト以上のデータはバーストリードサイク
ルが発行可能であるため、それだけのデータが格納済か
否かを判断している。ここでバーストリードサイクルを
発行可能であると判断されれば１１０５へ、そうでなけ
れば１１１２へ進む。

【０１２４】１１０５では、ネットワーク側の格納ポイ
ンタＣＮＴと、システム側の読み出しポインタＣＮＴＢ
とを比較し、正数表記でどちらが大きな値かを判断して
いる。なお、システム側の読み出しポインタＣＮＴＢに
ついては、既に１１０３でサンプリングを行った値を用
いるものとする。従って、ＣＮＴ＝ＣＮＴＢはあり得な
いことになる。ＣＮＴ＞ＣＮＴＢと判断されれば１００
６へ、そうでなければ１１０７へ進む。

【０１２５】１１０７では、テンポラリのバーストビー
ト長であるＢＥＡＴの値を算出している。この場合ＣＮ
Ｔ−ＣＮＴＢ−１６＋１の値の絶対値である。

【０１２６】一方、１１０８では、同じようにテンポラ
リのバーストビート長であるＢＥＡＴの値を、ＣＮＴ−
ＣＮＴＢの絶対値に＋１して算出する。これらの算出ル
ール、並びに初期状態として、ＣＮＴ＝０、ＣＮＴＢ＝
１５、かつＣＮＴ、ＣＮＴＢともに１５進数である制限
をつけると、図９の値が算出されることになる。

【０１２７】次に１１０８に進み、ＦＩＦＯ１００１に
格納されているデータ量ＦＩＦＯと、前記１１０６もし
くは１１０７で算出されたビート長ＢＥＡＴの値を比較
し、ＦＩＦＯ＜ＢＥＡＴであれば１１０９へ、そうでな
ければ１１０９を経由せずに１１１０へと進む。

【０１２８】１１０９ではＢＥＡＴ長をＦＩＦＯ１００
１に格納されているデータ量に変更する。ＢＥＡＴ長が
確保できても、データがまだ無い場合について対応する
ためである。

【０１２９】１１１０では、以上のステップで決定され
たＢＥＡＴの値に従い、そのデータ長分のリードバース
トサイクルを、ネットワーク側シーケンサ１００８がＦ
ＩＦＯ１００１に対して発行し、バーストサイクルのク
ロックに同期してマルチプレクサ１００２を切り替えつ
つ、レジスタファイル１００３にデータを格納して行
く。

【０１３０】そして、リードサイクルが終了したなら
ば、ＣＮＴの値を発行したバーストビート長ＢＥＡＴ分
インクリメントする（１１１１）。

【０１３１】次に１１１４に進み、インクリメントされ
たＣＮＴの値を評価する。ここでは１６以上の整数値か
どうかを判断している。ここで１６未満と判断されたな
らば１１１６へ、そうでなければ１１１５へ進む。

【０１３２】１１１５ではインクリメントされたＣＮＴ
の値を修正する。すなわち先に述べたようにＣＮＴ値が
ハンドシェークの基準として取り得る値は０〜１５であ
るため、ＣＮＴ＝ＣＮＴ−１６と言う演算を行うことに
なる。なお、このＣＮＴ値は同期回路を経由して信号と
してシステム側シーケンサに伝搬されるので、ここでは
説明のためＣＮＴの値の出力として１６以上の値につい
て判断するよう記してきたが、ネットワーク側シーケン
サ１００８の出力するＣＮＴ値については１６以上の値
を取ることが無いよう構成されている。

【０１３３】１１１６では、ＦＩＦＯ１００１に新たな
データが格納されているかどうかを判断し、格納されて
いれば１１０３のステップへ戻る。また、パケットデー
タの終了や、全処理の終了のため、本実施例ではタイム
アウトを検知し、ＦＩＦＯ１００１にデータが格納され
ておらず、かつタイムアウトである場合には終了と判断
するよう記してある。従って、機器構成によっては１１
１６からのステップは無条件で直接１１０２へ帰還し、
以上説明してきた１００２〜１０１５までをループする
形をとっても勿論構わない。

【０１３４】一方、上述した１１０４のステップでバー
ストサイクルを発行できないデータ量であると判断され
た場合については、シングルリードサイクルをＦＩＦＯ
１００１に対して発行すべく、１１１２のステップへ進
み、このステップで１バイトのデータをレジスタファイ
ル１００３へ格納する。ネットワーク側シーケンサ１０
０８の格納ポインタＣＮＴとシステム側シーケンサ１０
１０の読み出しポインタＣＮＴＢの値については、既に
１１０３のステップを経て格納可能であると判断されて
いるので、その格納最小単位である１バイトについては
無条件でレジスタファイル１００３へ格納可能となる。

【０１３５】シングルリードをＦＩＦＯ１００１に対し
て発行し、１バイトのデータをレジスタファイル１００
３に格納したならば、読み出しポインタＣＮＴの値をイ
ンクリメントする（１１１３）。

【０１３６】次に、インクリメントされたＣＮＴの値を
前記バーストサイクル時と同様に１１１４のステップで
評価し、続く処理へと進む。また特に記してこなかった
が、マルチプレクサ１００２の切り替えについては、バ
ーストビートアクセス、シングルアクセスともにアクセ
スサイクル数に準じてサイクリックにループしているこ
とは言うまでもなく、またネットワーク側シーケンサ１
００８が出力するＣＮＴの値の変化ポイントは、レジス
タファイル部１００３への格納タイミングと同一で、従
って同期化後のＣＮＴのサンプリング結果と、データラ
ッチ１００５にデータが格納されるタイミングについて
は同一である。

【０１３７】もしくは、システムシーケンサ１０１０の
ＣＮＴサンプリングから動作を開始するまでのインター
バルを考慮して矛盾のないタイミング動作する範囲であ
れば適宜にタイミングを決定できる。

【０１３８】次に、図８のフローチャートに示すシステ
ム側シーケンサ１０１０の動作について説明する。

【０１３９】まず、１２０１のステップでシステム側シ
ーケンサ１０１０のコントロールする各ブロックの初期
化を行う。ここではＷＣＮＴ＝０、ＣＮＴＢ＝１５と記
してあるが、これが意味するところは、ネットワーク側
シーケンサ１００８の出力するＣＮＴの値の初期値が０
であり、システム側シーケンサの読み出しポインタの初
期値が１５ということである。ＷＣＮＴは、後述するス
テップで用いるテンポラリなレジスタである。

【０１４０】次に、１２０２のステップで、ネットワー
ク側シーケンサ１００８が同期部１００９を介してシス
テムクロックに同期したかたちで供給するＣＮＴの値
と、前ステップで初期値として０が与えられているＷＣ
ＮＴの値を比較する。同一であれば、このステップで、
そうでなくなるまでのループとなる。これは、ＣＮＴの
値、すなわちネットワーク側のシーケンサ１００８がレ
ジスタファイル１００３に何らかのデータをセットした
か否か（ＣＮＴの値が変化したか否か）を判断するため
に用いられる。従って、次のステップ１２０３に進む際
は、ＷＣＮＴをＣＮＴの値に変更する。

【０１４１】次に１２０３のステップでは、セレクタ部
１００６を介してラッチ部１００５からデータを読み出
し、ＤＭＡＣ部１００７にデータを転送する際、そのサ
イクルをバーストサイクルで行うか否かを判断してい
る。具体的には図９に示すＣＯＵＮＴの値を計算し、１
５−ＣＯＵＮＴの値をもって、読み出し可能なデータバ
イト数を判断する。バースト可能と判断されれば１２０
４へ、そうでなければシングルサイクルを発行すべく１
２０７へ進む。

【０１４２】１２０４では、１２０３で計算した１５−
ＣＯＵＮＴの値を、これからシステム側シーケンサ１０
１０がＤＭＡＣ部１００７に対して発行するバーストラ
イトサイクルのビート長として決定する。

【０１４３】次に１２０５では、決定されたビート長の
バーストライトサイクルを発行し、ラッチ部１００５か
らセレクタ部１００６を経由してバイトデータをビート
長分ＤＭＡＣ部１００７へ格納する。

【０１４４】バーストライトサイクルが１２０５で終了
したならば、ＣＮＴＢ＝ＣＮＴＢ＋ＢＥＡＴの演算を行
い、読み出しポインタＣＮＴＢの値をビート長分インク
リメントし（１２０６）、次の１２０９のステップへ進
む。

【０１４５】１２０９では、前記ネットワーク側のシー
ケンサ１００８の動作で説明したレジスタファイル１０
０３への格納ポインタＣＮＴの操作と同様に、読み出し
ポインタであるＣＮＴＢの値が１６以上か否かを判断
し、そうであれば１２１０へ、１６未満であれば１２１
１へ進む。

【０１４６】１２０９でＣＮＴＢの値が１６以上と判断
されたならば、ＣＮＴＢ＝ＣＮＴＢ−１６の演算を結果
を持ってＣＮＴＢの値を更新する（１２１０）。

【０１４７】そして、１２１１のステップでネットワー
ク側の処理全体を終了するか否かを判断し、継続であれ
ば１２０２のステップへ戻り、次のデータの処理を開始
する。なお、このステップは説明のために挿入された終
了判断のステップであり、実際には前記ステップでバー
ストサイクル発行中にＤＭＡの設定データ転送量を満た
してしまうケースもあり、このステップをシーケンサの
ステップと独立させ、直接１２０９もしくは１２１０の
ステップの後に１２０２のステップへ戻るループとして
もよい。ＤＭＡの終了検知は、あくまで説明のためであ
る。

【０１４８】一方、前記１２０３のステップでバースト
ライトサイクルが発行できないと判断されたならば、シ
ングルライトサイクルを発行し（１２０７）、シングル
ビート長のバイト数、すなわち１をＣＮＴＢに対しイン
クリメントし（１２０８）、バーストサイクルと同様に
ＣＮＴＢの値の更新のステップである１２０９へと進
む。

【０１４９】以上述べてきたように、これはＦＩＦＯ１
００１のデータリードに対して、マルチプレクサ１００
２、レジスタファイル部１００３およびデータ同期部１
００４を経て同期化を終了し、ラッチ部１００５がデー
タをＬＳＢ側から順次セットされていく過程で、セット
されたタイミングを見計らって、そのセットされものか
ら順次ＤＭＡＣ部１００７へライトするものである。

【０１５０】一方、ＤＭＡＣ部１００７にライトされた
データのラッチ部１００５の格納エリアは既に解放可能
であり、解放可能なエリアに次の同期化されたデータを
格納することで、非同期動作する回路間を同期化回路を
用いつつ、データ転送を実現したもので、いわゆるリン
グバッファの形態を取っている。

【０１５１】なお、以上の説明では各ウェイティングス
テップである１１０３、１２０２の双方でのデッドロッ
クについては特に説明してこなかったが、それを回避す
るタイミング生成を行っているものとしており、その実
現は上記説明から可能であることは明確である。

【０１５２】また、以上で説明したリングバッファ形式
の実現方法についても、構成要素となるレジスタファイ
ル部、同期部、データラッチ部等、そのデータ幅は１６
バイトに限定されるものではなく、一方、ＤＭＡＣ部と
これらのインターフェースもバイト幅で接続を限定する
ものどはなく、機器の構成、データ転送レート、コスト
等に準じて適宜構成可能である。

【０１５３】また、以上の説明では、データ転送につい
て受信時の動作を説明してきたが、これに限定されるも
のではなく、データ転送の方向を逆に構成すれば、当然
ネットワークへの送信部分にも利用可能である。

【０１５４】また、本説明では、ネットワークを例に取
り説明してきたが、それに限定されるものではなく、非
同期形のデータ伝送系を用いる各種システムにおいて有
効であり、特に各部分を同期設計する必要があるＡＳＩ
Ｃ開発／設計時に有効である。

【０１５５】

Claims

【特許請求の範囲】

【請求項１】所定のデータ伝送系に対応する固定同期
クロックで動作するインターフェースと、前記固定同期
クロックとは異なる同期クロックで動作するデータ処理
系とを有する非同期動作インターフェースを備えるとと
もに、同期メモリを用いた緩衝用バッファを備え、前記
緩衝用バッファの容量を越えるデータ量のデータ転送を
前記非同期に動作するデータ処理系内に行うリアルタイ
ムデータ転送系の機器に設けられる非同期系データ転送
制御装置であって、前記同期メモリからの出力を、そのデータ幅の整数倍に
マルチプレクスするマルチプレクサ手段と、前記マルチプレクサ手段からの出力を前記同期メモリの
データバス幅単位で一時記憶し、かつ、前記マルチプレ
クサ手段と同様に前記同期メモリのデータバス幅の整数
倍のデータとして出力する第１の一時記憶手段と、前記第１の一時記憶手段からの出力された前記同期メモ
リの整数倍の出力データを、その出力同期クロックとは
別の同期クロックに同期化するデータ同期手段と、前記データ同期手段からの出力を一時記憶する第２の一
時記憶手段と、前記第２の一時記憶手段からの出力データを所定の処理
データ単位に適宜に選択するセレクタ手段と、前記セレクタ手段によって選択された出力データをデー
タ転送するデータ転送手段と、を有することを特徴とする非同期系データ転送制御装
置。
【請求項２】請求項１において、前記各手段に設けられ、各々の異なる同期クロックに同
期して制御する複数の制御手段と、前記複数の制御手段の間でハンドシェークを行うハンド
シェーク手段と、前記ハンドシェークのための信号を検知し、方向別に受
手の同期クロックに同期化させる同期制御手段と、を有することを特徴とする非同期系データ転送制御装
置。
【請求項３】所定のデータ伝送系に対応する固定同期
クロックで動作するインターフェースと、前記固定同期
クロックとは異なる同期クロックで動作するデータ処理
系とを有する非同期動作インターフェースを備えるとと
もに、同期メモリを用いた緩衝用バッファを備え、前記
緩衝用バッファの容量を越えるデータ量のデータ転送を
前記非同期に動作するデータ処理系内に行うリアルタイ
ムデータ転送系機器の非同期系データ転送制御方法であ
って、前記同期メモリからの出力を、そのデータ幅の整数倍に
マルチプレクスするとともに、このマルチプレクスによ
り得られた出力を前記同期メモリのデータバス幅単位で
一時記憶し、次に、この一時記憶した前記同期メモリの
整数倍のデータを出力して、その出力同期クロックとは
別の同期クロックに同期化して一時記憶し、この一時記
憶したデータを所定の処理データ単位に適宜に選択し、
この出力データをデータ転送するようにしたことを特徴
とする非同期系データ転送制御方法。