WO2022045144A1 - 通信装置、通信システム及び通信方法 - Google Patents

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WO2022045144A1 PCT/JP2021/031014 JP2021031014W WO2022045144A1 WO 2022045144 A1 WO2022045144 A1 WO 2022045144A1 JP 2021031014 W JP2021031014 W JP 2021031014W WO 2022045144 A1 WO2022045144 A1 WO 2022045144A1
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packet
communication
slave
serial signal
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PCT/JP2021/031014
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俊久 百代
順也 山田
哲史 太田
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ソニーセミコンダクタソリューションズ株式会社
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    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock

Definitions

  • This disclosure relates to communication devices, communication systems and communication methods.
  • an FDD (Frequency Division Duplex) method or a TDD (Time Division Duplex) method is used. If there is a large difference between the amount of data sent from one SerDes to the other SerDes and the amount of data sent from the other SerDes to one SerDes, the TDD method is used to convert the data in the up and down directions. It is conceivable to make a difference in the transmission capacity.
  • the TDD system is a half-duplex communication system in which uplink and downlink communication cannot be performed at the same time, and only one-way communication can be performed.
  • SPI Serial Peripheral Interface
  • SPI Serial Peripheral Interface
  • SPI is a full-duplex communication method that can simultaneously perform uplink and downlink communication. While each of the above two SerDes communicates with another communication device by SPI, the SPI data is transmitted via SerDes to the communication device connected to the opposite SerDeS connected to SerDes itself. In this case, assuming that communication is performed between two SerDes by the TDD method, the SPI data of the full-duplex communication method cannot be transmitted as it is by the TDD method of the half-duplex communication method.
  • the present disclosure provides a communication device, a communication system, and a communication method capable of performing serial communication at high speed by combining different communication methods.
  • a group of serial signals compliant with SPI (Serial Peripheral Interface) transmitted from the master in synchronization with a clock is transmitted within one frame period of a predetermined communication protocol.
  • a communication device including a communication unit for transmitting to a communication partner device as a set of data blocks or transmitting to the communication partner device as a plurality of data blocks divided according to a plurality of frame periods.
  • a memory that stores the SPI-compliant first serial signal group transmitted from the master in synchronization with the clock, and stores the SPI-compliant second serial signal group transmitted from the slave in synchronization with the clock.
  • a packet encoder that converts the first serial signal group stored in the memory into a first packet of the predetermined communication protocol
  • a packet decoder that converts the second packet of the predetermined communication protocol received from the communication partner device into the second serial signal group may be provided.
  • the first packet may include frequency information, polarity information of the clock, and phase information of the clock with respect to the data signal of the first serial signal group conforming to the SPI.
  • the first packet may include information indicating that the first packet contains a set of data blocks within the one frame period, or information indicating that the first packet contains a plurality of data blocks divided according to the plurality of frame periods. good.
  • the first packet may include the total number of the plurality of data blocks and the division position information of the data blocks.
  • the first packet may include size information of the data block.
  • the first packet may include information indicating whether the data block is valid or invalid.
  • the first packet may include information indicating that the slave is to be reset.
  • the second packet may include at least one of information indicating the operating state of the slave and interrupt information from the slave.
  • the slave requests to read the state of the slave when the second packet contains the interrupt information and when the second packet itself arrives at the memory from the communication partner device. It may be determined that the interrupt signal is transmitted to the master.
  • the first packet may include information on a slave select signal included in the first serial signal group conforming to the SPI that selects the communication partner device or the slave.
  • the packet encoder may transmit the first packet to the communication partner device or the slave selected by the slave select signal.
  • Each serial signal included in the first serial signal group is sequentially stored in the memory in synchronization with the clock, and each serial signal included in the second serial signal group is synchronized with the clock and sequentially stored in the master.
  • a shift register for transmission may be provided.
  • the communication unit may transmit the first packet at the first timing specified by the predetermined communication protocol and receive the second packet at the second timing specified by the predetermined communication protocol. ..
  • the packet encoder may determine that when the slave select signal transmitted from the master transitions from the first logic to the second logic, the transmission of the first serial signal group from the master is completed.
  • the communication unit may send and receive the first packet and the second packet to and from the communication partner device by the communication protocol corresponding to TDD (Time Division Duplex).
  • TDD Time Division Duplex
  • a group of SPI-compliant serial signals transmitted from a slave in synchronization with a clock generated based on clock frequency information included in a packet from a communication partner device is used as one of predetermined communication protocols.
  • a packet decoder that converts the first packet of a predetermined communication protocol received from the communication partner device into a first serial signal group conforming to SPI, and A clock generator that generates the clock based on the clock frequency information included in the first serial signal group.
  • a memory that stores the first serial signal group synchronized with the clock and stores a second serial signal group conforming to the SPI transmitted from the slave in synchronization with the clock.
  • a packet encoder that converts the second serial signal group stored in the memory into a second packet of the predetermined communication protocol may be provided.
  • the second packet indicates information indicating whether or not the slave is in a busy state in which the first serial signal group cannot be received, and whether or not there is an error in the first serial signal group received by the slave. Information may be included.
  • the second packet may include interrupt information requesting the master to read the state of the slave.
  • a shift register may be provided for storing each serial signal included in the second serial signal group in the memory and transmitting each serial signal included in the first serial signal group to the slave.
  • the communication unit may transmit the second packet at the first timing specified by the predetermined communication protocol and receive the first packet at the second timing specified by the predetermined communication protocol. ..
  • the communication unit may send and receive the first packet and the second packet to and from the communication partner device by the communication protocol corresponding to TDD (Time Division Duplex).
  • TDD Time Division Duplex
  • a first communication device and a second communication device for transmitting and receiving packets according to a predetermined communication protocol.
  • the first communication device uses a first serial signal group conforming to SPI (Serial Peripheral Interface) transmitted from the master in synchronization with a clock as a set of data blocks within one frame period of a predetermined communication protocol. It has a first communication unit that transmits to the second communication device or transmits to the second communication device as a plurality of data blocks divided according to a plurality of frame periods.
  • the second communication device performs the second serial signal group conforming to the SPI transmitted from the slave in synchronization with the clock generated based on the clock frequency information included in the packet from the first communication device. It is transmitted to the first communication device as a set of data blocks within one frame period of a predetermined communication protocol, or transmitted to the first communication device as a plurality of data blocks divided according to a plurality of frame periods.
  • a communication system is provided.
  • the first communication device is A first memory that stores the first serial signal group transmitted in synchronization with the first clock from the master and stores the second serial signal group transmitted in synchronization with the first clock from the slave.
  • a first packet encoder that converts a first serial signal group stored in the first memory into a first packet of the predetermined communication protocol, and a first packet encoder.
  • a first packet decoder that converts the second packet of the predetermined communication protocol received from the second communication device into the second serial signal group, and It has a first communication unit that transmits the first packet at a timing specified by the predetermined communication protocol and receives the second packet at the timing specified by the predetermined communication protocol.
  • the second communication device is A second packet decoder that converts the received first packet into the first serial signal group, and A clock generator that generates a second clock based on the clock frequency information included in the first serial signal group.
  • a second memory that stores the first serial signal group in synchronization with the second clock and stores the second serial signal group transmitted from the slave in synchronization with the second clock.
  • a packet encoder that converts the second serial signal group stored in the second memory into the second packet, and It may have a second communication unit that transmits the second packet at the timing specified by the predetermined communication protocol and receives the first packet at the timing specified by the predetermined communication protocol. ..
  • the SPI-compliant serial signal group transmitted from the master in synchronization with the clock is transmitted to the communication partner device as a set of data blocks within one frame period of a predetermined communication protocol.
  • a communication method including a communication unit for transmitting to the communication partner device as a plurality of data blocks divided according to a plurality of frame periods.
  • the block diagram which shows the schematic structure of the communication system provided with the communication apparatus which concerns on 1st Embodiment.
  • Basic signal waveform diagram of SPI protocol The figure explaining the TDD scheme performed between M_SerDes and S_SerDes of FIG.
  • FIG. 7A The figure which shows typically the packet sent and received by UPLink and DownLink.
  • FIG. 11 is a block diagram of a main part of a communication system provided with a communication device according to a modification of FIG. 11.
  • FIG. 1 is a block diagram showing a schematic configuration of a communication system 2 including communication devices 1a and 1b according to the first embodiment.
  • Communication system 2 of FIG. 1 includes SPI / Master 11, Master SerDes (M_SerDes) 31, SPI / Slave 12, and Slave SerDes (S_SerDes) 41.
  • M_SerDes31 corresponds to the communication device 1a
  • S_SerDes41 corresponds to the communication device 1b.
  • SPI / Master11 and M_SerDes31 perform SPI-compliant serial communication (hereinafter, may be referred to as SPI communication).
  • SPI / Slave 12 and S_SerDes41 perform SPI-compliant serial communication (SPI communication).
  • M_SerDes31 and S_SerDes41 perform high-speed serial communication by the TDD method.
  • the signal transmission path from M_SerDes31 to S_SerDes41 is called UPLink
  • the signal transmission path from S_SerDes41 to M_SerDes31 is called DownLink.
  • serial communication is performed using a protocol that conforms to the SPI standard (hereinafter referred to as SPI protocol). Further, in the present specification, serial data transmitted / received by SPI communication may be referred to as SPI data.
  • M_SerDes31 is a set of data of a serial signal group conforming to SPI (Serial Peripheral Interface) transmitted from the master (SPI_Master11) in synchronization with the clock within one frame period of a predetermined communication protocol.
  • the communication unit (DLL31-4) is provided as a block to be transmitted to the communication partner device (S_SerDes41) or to be transmitted to the communication partner device (S_SerDes41) as a plurality of data blocks divided according to a plurality of frame periods.
  • S_SerDes41 predetermined a SPI-compliant serial signal group transmitted from the slave (SPI_Slave12) in synchronization with the clock generated based on the clock frequency information included in the packet from the communication partner device (M_SerDes31). It is transmitted to the communication partner device (M_SerDes31) as a set of data blocks within one frame period of the communication protocol of the above, or to the communication partner device (M_SerDes31) as a plurality of data blocks divided according to a plurality of frame periods.
  • a communication unit (DLL41-4) for transmission is provided.
  • FIG. 2 is a block diagram of a part related to SPI communication between SPI / Master 11 and SPI / Slave 12. Note that FIG. 2 shows an example in which SPI / Master 11 and SPI / Slave 12 directly perform SPI-compliant serial communication for the sake of simplicity of explanation.
  • the SPI / Master 11 has a shift register 11-1 and a buffer / memory 11-2.
  • the SPI / Slave 12 has a shift register 12-1 and a buffer / memory 12-2.
  • the shift register 12-1 in the SPI / Slave 12 operates in synchronization with the clock SCK supplied from the SPI / Master 11.
  • the shift register 11-1 in the SPI / Master 11 outputs serial data in order from the MSB (Most Significant Bit) side in synchronization with the SCK.
  • the output serial data is input to the LSB (Least Significant Bit) side of the shift register 12-1 in the SPI / Slave 12 via the MOSI pin.
  • the serial data output from the MSB side of the shift register 12-1 in the SPI / Slave 12 is input to the LSB side of the shift register 11-1 in the SPI / Master 11 via the MISO pin.
  • the data held in the shift register 11-1 in the SPI / Master 11 can be stored in the buffer / memory 11-2. Further, the shift register 11-1 can hold the data stored in the buffer / memory 11-2. Similarly, the data held by the shift register 12-1 in the SPI / Slave 12 can be stored in the buffer / memory12-2. Further, the shift register 12-1 can hold the data stored in the buffer / memory12-2.
  • FIG. 3 is a basic signal waveform diagram of the SPI protocol.
  • the SCK polarity when the slave selector signal (CS signal) output by SPI / Master 11 is idle high level in FIG. 3
  • the data when the CS signal is in the active state low level in FIG. 3
  • the SPI / Master 11 can arbitrarily select one of the four SPI modes.
  • SPI / Master11 knows the SPI mode that SPI / Slave can support in advance, and it is necessary to select the mode that supports it.
  • FIGS. 3A to 3D are signal waveform diagrams of four SPI modes.
  • SPI / Master 11 Since the SCK frequency is not specified by the SPI protocol and differs for each device that performs SPI communication, SPI / Master 11 selects the SCK frequency for each device that performs SPI communication. Therefore, SPI / Master 11 needs to know in advance the SCK frequency that each device that performs SPI communication can support.
  • the communication method using the SPI protocol will be described below.
  • communication by the SPI protocol is performed between SPI / Master 11 and SPI / Slave 12.
  • the SPI / Slave 12 connected to the SPI / Master 11 may be one or a plurality.
  • the SPI / Master 11 has a plurality of CS signals corresponding to the plurality of SPI / Slave 12, and the Slave to be communicated is selected by the corresponding CS signal for communication. be able to.
  • the CS signal for selecting the SPI / Slave 12 that the SPI / Master 11 wants to communicate with is included in the SPI control information as described later.
  • the SPI / Master 11 includes the SPI control information in the SPI data and transmits it to M_SerDes31.
  • SPI / Master 11 puts the CS signal connected to the SPI / Slave 12 to be communicated into the active state (Low in FIGS. 3A to 3D).
  • making various signals active may be referred to as asserting, and making various signals idle may be referred to as deasserting.
  • SPI / Master 11 and SPI / Slave 12 transfer the data to be transferred from the buffer / memory 11-2 and 12-2, respectively, to the shift registers 11-1 and 12-1.
  • the SPI / Master 11 generates an SCK and supplies it to its own shift register 11-1, and also supplies it to the shift register 12-1 in the SPI / Slave 12.
  • the shift registers 11-1 and 12-1 shift the retained data bit by bit by the toggle of SCK.
  • SCK toggles by the number of stages of the shift registers 11-1 and 12-1
  • the data of the shift registers 11-1 and 12-1 are exchanged.
  • SPI / Master 11 shifts the CS signal to an idle state (High in FIGS. 3A to 3D).
  • SPI / Master 11 and SPI / Slave 12 transfer the data of the shift registers 11-1 and 12-1 at that time to buffer / memory 11-2 and 12-2, so that the data from buffer / memory 11-2 and 12-2 Can be obtained, which ends SPI communication.
  • FIG. 2 shows an example in which SPI / Master 11 and SPI / Slave 12 directly perform SPI communication, but in FIG. 1, M_SerDes31 and S_SerDes41 are arranged between SPI / Master11 and M_SerDes31.
  • SPI / Master 11 and M_SerDes31 perform SPI communication
  • M_SerDes31 and S_SerDes41 perform serial communication by the TDD method
  • SPI / Slave 12 and S_SerDes41 perform SPI communication.
  • FIG. 4 is a diagram illustrating a TDD method performed between M_SerDes31 and S_SerDes41 in FIG.
  • FIG. 4 shows a simplified internal configuration of SPI / Master 11 and SPI / Slave 12 shown in FIG. Further, FIG. 4 shows an example in which peripheral devices 32 and 42 are connected to M_SerDes31 and S_SerDes41, respectively.
  • M_SerDes31 and S_SerDes41 are connected to each other by, for example, a cable 103 of several meters to several meters. Through this cable 103, M_SerDes31 and S_SerDes41 perform high-speed serial communication. There may be two or more devices that perform serial communication with M_SerDes31. In this case, each device has the same configuration as S_SerDes41 in FIG. Further, a plurality of sets of two devices having the same configuration as M_SerDes31 and S_SerDes41 in FIG. 4 may be provided, and high-speed serial communication may be performed for each set. M_SerDes31 and S_SerDes41 in FIG. 4 can be widely applied to applications for transmitting and receiving a large amount of data, such as an in-vehicle camera module.
  • M_SerDes31 and S_SerDes41 perform high-speed serial communication by TDD method.
  • the timing and frequency band of the TDD scheme are shown in the lower right of FIG.
  • the uplink signal transmission period and the downlink signal transmission period are provided so as not to overlap in time within one TDD cycle.
  • the signal transmission period of the upstream signal (called UPLink) from M_SerDes31 to S_SerDes41 is the signal transmission period of the downstream signal (called DownLink) from S_SerDes41 to M_SerDes31.
  • the frequency band used for UPLink signal transmission in the TDD system and the frequency band used for DownLink signal transmission are illustrated.
  • the TDD method most of the frequency bands overlap in the UPLink signal transmission and the DownLink signal transmission.
  • the downstream DownLink signal transmission having a large signal amount requires a wider frequency band than the uplink UPLink signal transmission.
  • the downlink DownLink signal transmission period does not overlap with the uplink UPLink signal transmission period, so an echo cancel circuit for separating both signals becomes unnecessary.
  • M_SerDes31 and S_SerDes41 are premised on signal transmission by the TDD method, but in some cases, signal transmission may also be possible by the FDD method.
  • the timing and frequency band of the FDD method are shown in the lower left of FIG. In the FDD method, the frequency band used for signal transmission from M_SerDes31 to S_SerDes41 and the frequency band used for signal transmission from S_SerDes41 to M_SerDes31 are different.
  • the signal transmission from M_SerDes31 to S_SerDes41 and the signal transmission from S_SerDes41 to M_SerDes31 can be performed at the same timing, and the upstream signal transmission and the downstream signal transmission can be performed using the entire period within one FDD cycle. Can be done.
  • the signal transmission in the upstream direction with a large signal amount is performed using a wide frequency band on the high frequency side.
  • Downward signal transmission with a small amount of signal is performed using a narrow frequency band on the low frequency side.
  • the frequency band used for the signal transmission in the upstream direction and the frequency band used for the signal transmission in the downstream direction are partially overlapped. Due to this overlap, an echo cancel circuit is required.
  • the echo canceling circuit is a circuit that accurately separates the upstream signal and the downstream signal.
  • M_SerDes31 and S_SerDes41 perform high-speed serial communication by TDD method
  • M_SerDes31 performs SPI-compliant serial communication with SPI / Master11
  • S_SerDes41 performs SPI-compliant serial communication with SPI / Slave12. An example of communication will be described.
  • serial communication is performed between M_SerDes31 and S_SerDes41 by the TDD method instead of SPI, it is necessary to perform protocol conversion inside M_SerDes31 and S_SerDes41.
  • serial communication by SPI is a full-duplex communication method
  • serial communication by TDD method is a half-duplex communication method, so data from SPI / Master 11 and SPI_Slave is sent and received by TDD method at the same timing. I can't.
  • the SPI / Master 11 of FIG. 1 has a shift register 11-1 and a buffer / memory 11-2, as well as a controller 11-3 and a SCK generator 11-4.
  • Controller 11-3 supplies a slave select signal (CS signal) for activating SPI communication to M_SerDes31 through the M_CSn pin.
  • CS signals are provided as many as the number of devices that perform SPI communication with SPI / Master 11.
  • M_CSn pins are assigned to M_SerDes31, S_SerDes41, and SPI / Slave12.
  • M_CSn the pin that outputs the CS signal output from SPI / Master 11 may be referred to as M_CSn (x).
  • M_CSn (0) is assigned to M_SerDes31
  • M_CSn (1) is assigned to SPI / Slave12.
  • Controller 11-3 controls the operation of SCK generator 11-4.
  • SCK generator 11-4 outputs SCK when any CS signal is in the active state.
  • the shift register 11-1 performs a shift operation in synchronization with the SCK.
  • the controller 11-3 detects that the SPI / Slave 12 outputs the interrupt signal S_INT by the interrupt signal M_INT from M_SerDes31, and starts SPI communication in the next frame using this interrupt signal M_INT as a trigger. Alternatively, when the controller 11-3 itself wants to transmit SPI data, SPI communication is started in the same manner (time t5 of M_CSn (1) in FIG. 6 described later).
  • M_SerDes31 is connected to SPI / Master 11.
  • M_SerDes31 has SPI block 31-1 for data communication with SPI / Master 11 according to the SPI protocol.
  • the SPI block 31-1 has a shift register 31-1-1 and a buffer / memory 31-1-2.
  • the controller 11-3 in SPI / Master 11 activates the CS signal corresponding to M_SerDes31 and the SCK generator 41-1-3 outputs SCK
  • the shift register 31-1-1 is synchronized with this SCK.
  • the data is output and supplied to the SPI / Master 11 via the MISO pin.
  • the shift register 31-1-1 takes in the SPI data output from the SPI / Master 11 via the MOSI pin in synchronization with the SCK.
  • the controller 11-3 stops the SCK output to the SCK generator 11-4 when the CS signal becomes idle. As a result, the shift register 31-1-1 holds the state immediately before the SCK is stopped.
  • the SPI block 31-1 in M_SerDes31 transfers all the data in the shift register 31-1-1 to the buffer / memory31-1-2 when the CS signal transitions to the idle state. As a result, the data transfer process by the SPI protocol from SPI / Master 11 to M_SerDes 31 is completed.
  • the data transfer from the shift register 31-1-1 in M_SerDes31 to the buffer / memory31-1-2 depends on the amount of data that the SPI / Master 11 wants to transfer and the data capacity of the shift register 31-1-1. Therefore, if there is a risk that the data in the shift register 31-1-1 may overflow while the CS signal is active, the data in the shift register 31-1-1 should be buffered / memory31-1- before overflowing. By transferring to 2, data loss can be prevented.
  • M_SerDes31 has packet encoder (ECP) 31-2, packet decoder (DCP) 31-3, DLL31-4, and PHY layer block (PHY) 31-5.
  • ECP31-2 in M_SerDes31 converts the SPI data stored in buffer / memory31-1-2 into a packet (SPI packet) conforming to the TDD method.
  • DLL31-4 combines the SPI packet generated by ECP31-2 with transmission packets other than the SPI packet to generate an UPLink packet.
  • PHY31-5 transmits the UPLink packet to S_SerDes41 via UPLink.
  • the S_SerDes41 in FIG. 1 is connected to SPI / Slave 12.
  • the S_SerDes41 has an SPI block 41-1 for transmitting and receiving data according to the SPI / Slave 12 and the SPI protocol.
  • the SPI block 41-1 has a controller (CNTR) 41-1-4, a SCK generator 41-1-3, a shift register 41-1-1, and a buffer / memory 41-1-2.
  • the controller 41-1-4 controls the timing and frequency of the SCK output from the SCK generator 41-1-3 based on the SPI control information from the SPI / Master 11.
  • S_SerDes41 has a packet encoder (ECP) 41-2, a packet decoder (DCP) 41-3, a DLL41-4, and a PHY layer block (PHY) 41-5.
  • ECP packet encoder
  • DCP packet decoder
  • PHY PHY layer block
  • ECP41-2 in S_SerDes41 converts the SPI data stored in buffer / memory41-1-2 into a packet (SPI packet) conforming to the TDD method.
  • DLL41-4 combines the SPI packet generated by ECP41-2 with transmission packets other than the SPI packet to generate an UPLink packet.
  • PHY41-5 transmits the UPLink packet to S_SerDes41 via UPLink.
  • FIG. 5 is a diagram illustrating information included in the transmission packet generated by ECP31-2 and 41-2.
  • FIG. 5 shows an identification symbol, an information name, a function in a transmission packet for transmitting data from SPI / Master 11 to SPI / Slave 12, and data transmission from SPI / Slave 12 to SPI / Master 11 for each information in the transmission packet.
  • the function in the transmission packet that performs the above is associated with the explanation.
  • C-1 is a transmission mode, and SPI / Master 11 commands it as a command.
  • the transmission mode included in the packet from SPI / Slave 12 is used by SPI / Master 11 to monitor the status. If C-1 is 0, a set of data blocks is transmitted within one frame period of TDD. If C-1 is 1, a plurality of data blocks divided according to a plurality of frame periods are transmitted.
  • C-2 is a slave selector signal (CSn signal), and SPI / Master 11 commands it as a command.
  • the CSn signal contained in the packet from the SPI / Slave 12 is used by the SPI / Master 11 to monitor the state.
  • the CSn signal is a signal that the SPI / Master 11 selects the SPI / Slave 12 that the SPI / Slave 12 wants to communicate with.
  • SerDes M_SerDes31 or S_SerDes41
  • C-3 is the SCK frequency, and SPI / Master 11 commands it as a command.
  • the SCK frequency contained in the packet from the SPI / Slave 12 is used by the SPI / Master 11 to monitor the state.
  • SPI / Master 11 specifies the SCK frequency on the SPI / Slave 12 side.
  • C-4 is in SPI mode, and SPI / Master 11 commands it as a command.
  • C-5 is the total number of data block DBs, and SPI / Master 11 provides it as information.
  • the total number of DBs contained in the packet from SPI / Slave 12 is used by SPI / Master 11 to monitor the status.
  • C-1 is 0 (when transmitting the divided DB)
  • C-5 is 1.
  • SPI / Slave 12 returns the number of received DBs since the start of SPI communication.
  • C-6 is the current position of the data block DB, and SPI / Master 11 provides it as information. It is not included in the packet from SPI / Slave 12. If C-6 is 0, it indicates invalid information. When C-1 is 0, it becomes 0. If C-6 is 1, it indicates that it is the first divided data. If it is 2, it indicates that the data is divided other than the beginning and the end. If it is 3, it indicates that it is the last divided data.
  • C-7 is the current state of the data block DB, and both SPI / Master 11 and SPI / Slave 12 provide it as information. If C-7 is 0, it indicates that it is dummy data, and if it is 1, it indicates that it is valid data.
  • C-8 is the size of the data block DB, and SPI / Master 11 provides it as information.
  • the data transmission size contained in the packet from SPI / Slave 12 is used by SPI / Master 11 to monitor the status.
  • C-8 represents the data transmission size in bytes, and the maximum size is 511 bytes.
  • C-9 is the interrupt information of SPI / Slave 12, and is an interrupt flag not included in the packet transmitted by SPI / Master 11 but included in the packet transmitted by SPI / Slave 12. If C-9 is 0, it indicates that there is no interrupt, and if it is 1, it indicates that there is an interrupt.
  • C-10 is the operating state on the SPI / Slave 12 side, and is not included in the packet transmitted by SPI / Master 11, but is included in the packet from SPI / Slave 12. If C-10 is 0, it is a normal state, if it is 1, it means busy (DCP31-3 is not empty, and if it is 2, an error has occurred (SPI data is corrupted).
  • C-11 is a reset of SPI block 41-1, and SPI / Master 11 commands it as a command. It is not included in the SPI / Slave 12 packet. If C-11 is 0, it is not reset, and if it is 1, the SPI block 41-1 of S_SerDes41 is reset.
  • D-1 is SPI data transmitted together with C-1 to C-11 described above, SPI data transmitted by SPI / Master 11 is output from the M_MOSI pin, and SPI data transmitted by SPI / Slave 12 is transmitted from the S_MISO pin. It is output.
  • E-1 is a CRC transmitted together with the above-mentioned C-1 to C-11 and D-1, and is included in both the SPI data transmitted from SPI / Master 11 and the SPI data transmitted from SPI / Slave 12. .. CRC is used for error detection of control data C-1 to C-11 and SPI data.
  • FIG. 6 is a timing diagram in which SPI / Master 11 communicates with SPI / Slave 12 and FIGS. 7A and 7B are flowcharts showing a processing procedure in which SPI / Master 11 communicates with SPI / Slave 12.
  • FIG. 8 is a diagram schematically showing packets sent and received by UPLink and DownLink. 6 to 8 show a processing procedure for transmitting and receiving a set of data blocks in one frame period of TDD.
  • SPI / Master 11 performs a process of generating SPI control information used in ECP31-2 and DCP31-3 in M_SerDes31 and transmitting it to M_SerDes31 (steps S1 to S4, time t1 to t4).
  • the SPI control information includes, for example, the SPI transmission mode, the SCK frequency information, the SPI mode, and the size and number of data block DBs during SPI communication.
  • SPI / Master 11 stores SPI control information in buffer / memory 11-2 in advance.
  • Controller 11-3 in SPI / Master 11 sets (asserts) M_CSn (0) to the active state (Low) in order to perform SPI communication with M_SerDes31 (step S1, time t1).
  • the controller 11-3 in the SPI / Master 11 controls the SCK generator 11-4 to output the clock M_SCK (step S2, time t2).
  • the SPI control information stored in the buffer / memory 11-2 is sequentially read out and transferred to the shift register 11-1.
  • the SPI control information to be transferred includes transmission mode, SCK frequency information, SPI mode, transmission data size, number of data blocks, and the like.
  • the shift register 11-1 outputs SPI control information in order in synchronization with the clock M_SCK (steps S2 to S3, time t2 to t3).
  • This SPI control information is input to M_SerDes31 via the M_MOSI pin.
  • the shift register 31-1-1 in M_SerDes31 takes in SPI control information from SPI / Master 11 in synchronization with M_SCK.
  • the shift register 31-1-1 synchronizes the data held in the shift register 31-1-1 with the M__SCK in parallel with fetching the SPI control information from the SPI / Master 11, and via the M_MISO pin. Send to SPI / Master 11. Since this data is invalid data, it is shown by a broken line at times t2 to t3 in FIG. SPI / Master 11 discards this data after receiving it.
  • the controller 11-3 in SPI / Master 11 stops the generation of M_SCK in SCK generator 11-4 and deasserts M_CSn (0) to the idle state (step S4, time t4). ..
  • M_SCK is stopped, the shift register 31-1-1 in M_SerDes31 transfers the held SPI control information from SPI / Master 11 to buffer / memory31-1-2.
  • Buffer / memory31-1-2 in M_SerDes31 transfers SPI control information from SPI / Master11 to ECP31-2.
  • ECP31-2 converts SPI control information into SPI packets.
  • SPI / Master 11 transmits SPI data to M_SerDes31 for the purpose of transmitting data to SPI / Slave 12.
  • the controller 11-3 in the SPI / Master 11 transitions (asserts) M_CSn (1) corresponding to the SPI / Slave 12 from the idle state to the active state (step S5, time t5).
  • the controller 11-3 outputs M_SCK to the SCK generator 11-4 (step S6, time t6).
  • the buffer / memory 11-2 reads out the data to be transmitted to the SPI / Slave 12 by the size of the transmission data and inputs it to the shift register 11-1.
  • the shift register 11-1 sequentially outputs data for SPI / Slave 12 via the M_MOSI pin in synchronization with M_SCK (step S7, time t7).
  • the shift register 31-1-1 in M_SerDes31 sequentially takes in the data output from SPI / Master 11 into the shift register 31-1-1 in synchronization with SCK.
  • the controller 11-3 in the SPI / Master 11 causes the SCK generator 11-4 to stop the output of M_SCK (step S8, time t8).
  • the controller 11-3 of the SPI / Master 11 puts M_CSn (1) in an idle state (deassert) and ends SPI communication (step S9, time t9).
  • M_SerDes31 transfers the data held in the shift register 31-1-1 to buffer / memory31-1-2.
  • the buffer / memory31-1-2 transfers the data transferred from the shift register 31-1-1 to the ECP31-2.
  • the ECP31-2 generates data including SPI control information received in the communication at times t1 to t3, a CS signal (M_CSn (1)) corresponding to SPI / Slave 12, and Data for SPI / Slave 12.
  • ECP31-2 adds a flag indicating that the packet is valid to the generated data to generate a transmission packet.
  • ECP31-2 transmits the generated transmission packet as SPI packet 51 to DLL31-4 as shown in FIG.
  • the DLL 31-4 collectively generates the UPLink packet 52 with the SPI packet 51 from the ECP 31-2 and other transmission packets, and outputs the UP Link packet 52 to the PHY layer block 31-5.
  • the PHY layer block 31-5 outputs the received UPLink packet 52 to the cable 103 according to the UPLink output timing by the TDD (step S10, time t10).
  • S_SerDes41 communicates with M_SerDes31 by TDD method and also performs SPI communication with SPI / Slave 12.
  • the PHY layer block 41-5 in S_SerDes 41 receives the UPLink Packet from M_SerDes31 via the cable 103 and outputs it to the Link layer block (DLL) 41-4.
  • Linklayer block41-4 in S_SerDes41 takes out an SPI packet containing SPI data from UPLinkPacket and outputs it to packet decoder (DCP) 41-3.
  • DCP41-3 detects that SPI / Slave 12 is the target of SPI communication based on the CSn information (C-2) in the received SPI packet. Then, the controller 41-1-4 detects that all the SPI data has been transmitted by the transmission mode information (C-1) in the SPI packet in order to start the SPI communication with the SPI / Slave 12.
  • Step S11 After acquiring the number of SCK cycles required for one SPI communication by the number of SPI data (C-5) and the size of SPI data (C-8), activate the Slave select signal S_CS (assert). ) (Step S11, time t11).
  • the controller 41-1-4 in S_SerDes41 acquires the SCK frequency information (C-3) included in the SPI packet, and causes the SCK generator 41-1-3 to output S_SCK at the acquired frequency (step). S12, time t12). At this time, the phase relationship between S_CS and SCK follows the SPI mode (C-4) in the SPI packet.
  • S_SerDes41 can transfer SPI / Slave 12 and SPI data.
  • the data transferred to the SPI / Slave 12 is an SPI packet (D-1) and is stored in the buffer / memory41-1-2.
  • the shift register 41-1-1 in S_SerDes41 sequentially outputs the SPI data transferred from the buffer / memory41-1-2 from the S_MOSI pin by the SCK supplied from the SCK generator 41-1-3 (step S13, Time t13).
  • the SPI data output from the SPI / Slave 12 to the S_MISO pin is stored in the shift register 41-1-1 and then transferred to the buffer / memory41-1-2 in a timely manner.
  • the SPI / Slave 12 sequentially fetches the SPI data from the S_MOSI pin of S_SerDes41 into the shift register 12-1 in synchronization with S_SCK, and sequentially outputs the data held by the shift register 12-1 from the S_MISO pin (step). S14, time t14).
  • the controller (41-1-4) drives S_SCK by the set SPI data size (C-8), it stops SCK and returns S_CS to the idle state in order to end SPI communication (4-1-4). Deassert) (step S15, time t15).
  • the SPI / Slave 12 finally transfers the SPI data from the S_MOSI pin from the shift register 12-1 to the buffer / memory 12-2 while receiving the SPI data from the S_MOSI pin of the S_SerDes 41. The reception of data from SPI / Master 11 is completed.
  • Buffer / memory41-1-2 transfers the SPI data received from SPI / Slave 12 to packet encoder (ECP) 41-2 in order to transmit it to SPI / Master 11.
  • ECP41-2 adds the SPI control information obtained by itself in the SPI packet to the SPI packet 53 together with the received SPI data. Further, ECP41-2 adds the information indicating the operating state of SPI / Slave 12 in FIG. 5 (C-10) and the CRC in (E-1) to the SPI packet.
  • ECP41-2 when SPI / Slave 12 outputs an interrupt signal (C-9), ECP41-2 also includes the interrupt signal information in the SPI packet 53. In this case, the SPI packet 53 does not transmit the SPI data from the SPI / Slave 12.
  • the reason for providing the interrupt signal is that in the SPI protocol, only SPI / Master 11 controls the CS signal and SCK, and SPI / Slave 12 cannot actively output data, so an interrupt signal is output from SPI / Master 11. I try to wait for the instructions.
  • the Link layer block (DLL) 41-4 combines the SPI packet 53 received from the ECP 41-2 with other transmission packets to generate a Down Link packet 54, and outputs the Down Link packet 54 to the PHY layer block 41-5.
  • the PHY layer block 41-5 outputs the received DownLink packet 54 to the cable 103 according to the DownLink output timing (step S16, time t16).
  • the PHY layer block 31-5 of M_SerDes31 receives the DownLink packet including the SPI packet 53 from SPI / Slave 12 output from S_SerDes41 and outputs it to DLL31-4.
  • the DLL 31-4 extracts the SPI packet 53 from the received DownLink packet 54 and outputs it to the packet decoder (DCP) 31-3.
  • DCP31-3 in M_SerDes31 receives the packet including I_DB # 1 transmitted to Master11 at the same time when SPI data O_DB # 1 is received from Master11, and stores it in buffer / memory31-1-2.
  • Buffer / memory31-1-2 asserts the interrupt signal M_INT to indicate that valid SPI data I_DB # 1 has returned from SPI / Slave 12 (step S17, time t17). ..
  • the controller 11-3 of the SPI / Master 11 starts SPI communication in order to read the SPI data from the SPI / Slave 12 from the M_SerDes31, and activates (asserts) M_CSn (1) (step S18). , Time t18).
  • the SPI / Master 11 controller 11-3 controls the SCK generator 11-4 and outputs M_SCK (11-10-2) (step S19, time t19).
  • the shift register 11-1 sequentially captures data from the M_MISO pin by the transmission data size (c-8) set in Frame # 1 in synchronization with SCK.
  • the buffer / memory31-1-2 in M_SerDes31 transfers the data from the SPI / Slave 12 to the shift register 31-1-1 in a timely manner, and the shift register 31-1-1 is the SCK generator 11- as described above.
  • Data is output sequentially in synchronization with 4. This data is captured from the M_MISO pin (step S20, time t20).
  • the SPI / Master 11 next reads the SPI data to be transferred to the SPI / Slave 12 from the buffer / memory 11-2, takes it into the shift register 11-1, and sequentially outputs it from the M_MOSI pin from the shift register 11-1. (Step S21, time t21). After the necessary data is read out, buffer / memory31-1-2 returns (deasserts) the interrupt signal M_INT to the idle state (step S22, time t22).
  • SPI / Master 11 When SPI / Master 11 reads the last SPI data from SPI / Slave 12, SPI / Master 11 asserts M_CSn (1) to output dummy data (step S24, time t24). Since this dummy data is invalid data and does not need to be transferred to the SPI slave, it is discarded without being transferred from the shift register 31-1-1 of M_SerDes31 to the buffer / memory31-1-2 (step S25). , Time t25). The final data from SPI / Slave 12 is output from the shift register 31-1-1 in M_SerDes31 through the M_MISO pin and taken into the shift register 11-1 in SPI / Master 11 (step S26, time t26).
  • a set of data transmitted by SPI / Master 11 to M_SerDes31 by SPI communication is transmitted to S_SerDes41 via UPLink within one frame period of the TDD method, and SPI /.
  • a set of data transmitted by Slave 12 to S_SerDes41 by SPI communication can be transmitted to M_SerDes31 via DownLink.
  • the data transmitted / received by SPI communication is divided into a plurality of frame periods of the TDD method and transmitted / received.
  • the communication system 2 according to the second embodiment is configured in the same manner as in FIG. 1, but the SPI control information transmitted by the SPI / Master 11 to the M_SerDes31 is different.
  • FIG. 9 is a timing diagram when the process of transmitting the divided data is repeated over a plurality of frames within one frame period.
  • 10A, 10B, and 10C are flowcharts showing a processing procedure of the communication system 2 that operates at the timing of FIG.
  • Steps S31 to S38 (time t31 to t38) in FIG. 10A are the same as steps S1 to S8 (time t1 to t8) in FIG. 7, and SPI / Master 11 generates SPI control information and ECP31- in M_SerDes31. Set to 2 and DCP31-3.
  • the processing operation after step S39 is basically the same as in FIGS. 7A and 7B, but in FIGS. 9, 10A, 10B and 10C, the data transmitted in one SPI frame is divided into a plurality of data. It is divided and each of the plurality of divided data is transmitted in one frame period of TDD.
  • the signal transmitted in one frame period of TDD is called a TDD burst signal.
  • the Slave Select signal M_CSn (1) between SPI / Master 11 and M_SerDes 31 and the Slave Select signal S_CS between S_SerDes 41 and SPI / Slave 12 are in the active state until the transfer of all the divided data in the SPI frame is completed. Is continued.
  • SPI / Master 11 asserts a CS signal (M_CSn (1)) to start transmission of SPI data (step S35, time t35).
  • the SPI / Master 11 causes the SCK generator 11-4 to output M_SCK for the purpose of transmitting one divided data (data block DB) (step S36, time t36).
  • the SPI / Master 11 outputs SPI data in order from the shift register 11-1 in synchronization with the SCK, and outputs the SPI data from the M_MOSI pin (step S37, time t37). Further, the SPI / Master 11 outputs a CS signal corresponding to the SPI / Slave 12 to be communicated to M_SerDes31 (step S38, time t38).
  • ECP31-2 in M_SerDes31 generates a packet containing SPI data and a CS signal (step S39, time t39). This packet is combined with other transmission packets by PHY layer block 31-5, and an UPLink packet is generated. This UPLink packet is transmitted to S_SerDes41 via UPLink.
  • SPI / Master 11 continues to assert the CS signal until all the divided data is transmitted (step S40, time t40).
  • the SPI / Master 11 stops the output of M_SCK from the SCK generator 11-4 until the next divided data is transmitted (step S41, time t41).
  • S_SerDes41 acquires the CS signal and SPI data from the received packet and asserts S_CS (step S42, time t42).
  • the controller 41-1-4 in S_SerDes41 causes the SCK generator 41-1-3 to output S_SCK (step S43, time t43).
  • S_SerDes41 temporarily stores the SPI data in the received packet in buffer / memory41-1-2 and then transfers it to the shift register 41-1-1.
  • the shift register 41-1-1 outputs data sequentially in synchronization with S_SCK.
  • the output data is input to SPI / Slave 12 from the S_MOSI pin (step S44, time t44). Further, the data output in synchronization with S_SCK from the shift register 12-1 in SPI / Slave 12 is input to S_SerDes41 from the S_MISO pin (step S45, time t45).
  • DLL41-4 in S_SerDes41 generates a transmission packet containing data from the S_MISO pin.
  • the PHY layer block 41-5 transmits a transmission packet to DownLink at the timing specified by the TDD method (step S46, time t46).
  • DLL31-4 in M_SerDes31 transmits the SPI packet included in the transmission packet transmitted from S_SerDes41 to DCP31-3.
  • DCP31-3 receives a packet including I_DB # 1 transmitted to Master 11 at the same time as receiving SPI data O_DB # 1 from Master 11, and stores it in buffer / memory311-2.
  • Buffer / memory31-1-2 asserts the interrupt signal M_INT to indicate that valid SPI data I_DB # 1 has returned from SPI / Slave 12 (step S47, time t47).
  • the SPI / Master 11 When the SPI / Master 11 detects that M_INT has been asserted, it causes the SCK generator 11-4 to output M_SCK (step S48, time t48).
  • the buffer / memory 11-2 transfers the data to be transmitted next to the shift register 11-1, and the shift register 11-1 synchronizes with the M_SCK and outputs the SPI data from the M_MOSI pin (step S49, time t49). ..
  • the data output from the M_SerDes31 via the M_MISO pin is taken into the shift register 11-1 (step S50, time t50).
  • S_SerDes41 maintains the active state (assertion) of S_CS until all the divided data are transmitted (step S52, time t52). Further, the SCK generator 41-1-3 in S_SerDes41 stops the output of S_SCK until the next SPI data is transmitted from M_SerDes31 (step S53, time t53).
  • step S54 time t54
  • S_SerDes41 transmits the last divided packet by UPLink (step S55, time t55)
  • S_SerDes41 outputs S_SCK (step S56, time t56).
  • S_SerDes41 outputs SPI data via the S_MOSI pin (step S57, time t57) and receives the final SPI data from SPI / Slave 12 via the S_MISO pin (step S58, time t58).
  • S_SerDes41 When S_SerDes41 finishes receiving the last SPI data, it deasserts S_CS (step S59, time t59). Further, S_SerDes41 transmits a transmission packet including the last SPI data to M_SerDes31 by DownLink (step S60, time t60).
  • M_SerDes31 activates M_INT in the same manner as in step S47 (step S61, time t61). Further, M_SerDes31 causes SCK generator 11-4 in SPI / Master 11 to output M_SCK (step S62, time 62). In synchronization with M_SCK, the data output from the shift register 31-1-1 via the M_MISO pin is taken into the shift register 11-1 in SPI / Master 11 (steps S63 to S64, time t63 to t64). When the SPI / Master 11 captures all the data, it puts the CS signal in an idle state (step S65, time t65). Further, since the data output from the shift register 11-1 in step S63 is a dummy, it is discarded (step S66, time t66).
  • each divided data obtained by dividing a set of data transmitted by SPI / Master 11 to M_SerDes 31 by SPI communication into a plurality of divided data is divided into a plurality of divided data in a plurality of frame periods of the TDD method via UPLink.
  • each divided data obtained by dividing a set of data transmitted by SPI / Slave 12 to S_SerDes41 by SPI communication can be transmitted to M_SerDes31 via DownLink in a plurality of frame periods of the TDD method. ..
  • the SPI / Master 11 performs serial communication with a plurality of SPI / Slave 12.
  • FIG. 11 is a block diagram of a main part of the communication system 2 provided with the communication device according to the third embodiment.
  • FIG. 11 shows S_SerDes41 and a plurality of SPI / Slave 12. Since the internal configurations of SPI / Slave 12 and M_SerDes 31 are the same as those in FIG. 1, they are omitted in FIG. 11. Further, in FIG. 11, the same reference numerals are given to the components common to those in FIG.
  • SPI / Master 11 specifies the CSn signal of SPI / Slave 12 to be communicated with the SPI control information transmitted to M_SerDes31.
  • the controller 41-1-4 in S_SerDes41 activates the CSn signal specified by SPI / Master 11.
  • FIG. 11 shows an example in which two SPI / Slave12_1 and SPI / Slave12_2 are connected to S_SerDes41.
  • SPI / Master11 sets the CSn signal in the SPI control signal to CS1 when it wants to perform data communication with SPI / Slave12_1.
  • the controller 41-1-4 in S_SerDes41 activates the S_CS1 pin that outputs the CS1 signal. Since the CS1 signal from the S_CS1 pin is input to SPI / Slave12_1, SPI / Slave12_1 receives SPI data in synchronization with S_SCK from S_SerDes41 and transmits SPI data to S_SerDes41 in synchronization with S_SCK.
  • the CSn signal in the SPI control signal is set to CS2.
  • the controller 41-1-4 in S_SerDes41 activates the S_CS2 pin that outputs the CS2 signal. Since the CS2 signal from the S_CS2 pin is input to SPI / Slave12_2, SPI / Slave12_2 receives SPI data in synchronization with S_SCK from S_SerDes41 and transmits SPI data to S_SerDes41 in synchronization with S_SCK.
  • FIG. 12 is a block diagram of a main part of a communication system 2 provided with a communication device according to a modification of FIG. 11.
  • FIG. 12 shows two SPI / Slave 12s capable of performing serial communication at the same time as SPI / Master 11, but three or more SPI / Slave 12s can perform serial communication at the same time as SPI / Master 11. May be good.
  • the shift registers 12-1 in the two SPI / Slave 12_1 and 12_1 in FIG. 12 are daisy-chained, and the data output from the MSB of the shift register 12-1 in the SPI / Slave 12_2 in synchronization with SCK is The data is input to the LSB of the shift register 12-1 in SPI / Slave12_1 and the data output from the MSB is transmitted to S_SerDes41 by SPI communication.
  • the SPI / Master 11 can perform serial communication with a plurality of SPI / Slave 12 in both directions by designating each SPI / Slave 12 with the CSn signal in the SPI control information. .. Further, by daisy-chaining a plurality of SPI / Slave 12, the SPI / Master 11 can perform serial communication at the same time as the plurality of SPI / Slave 12.
  • the present technology can have the following configurations.
  • a group of serial signals compliant with SPI (Serial Peripheral Interface) transmitted from the master in synchronization with the clock is transmitted to the communication partner device as a set of data blocks within one frame period of a predetermined communication protocol.
  • a communication device including a communication unit that transmits data to the communication partner device as a plurality of data blocks divided according to a plurality of frame periods.
  • the first serial signal group conforming to the SPI transmitted in synchronization with the clock from the master is stored, and the second serial signal group conforming to the SPI transmitted in synchronization with the clock from the slave is stored.
  • Memory to store and A packet encoder that converts the first serial signal group stored in the memory into a first packet of the predetermined communication protocol
  • the communication device according to (1) comprising: a packet decoder that converts a second packet of the predetermined communication protocol received from a communication partner device into the second serial signal group.
  • the first packet includes frequency information and polarity information of the clock, and phase information of the clock with respect to a data signal of the first serial signal group conforming to the SPI. ..
  • the communication device (5) The communication device according to (4), wherein when the first packet includes the plurality of data blocks, the total number of the plurality of data blocks and the division position information of the data blocks are included. (6) The communication device according to (4) or (5), wherein the first packet includes size information of the data block. (7) The communication device according to any one of (2) to (6), wherein the first packet contains information indicating whether the data block is valid or invalid. (8) The communication device according to any one of (2) to (7), wherein the first packet contains information indicating that the slave is to be reset. (9) The communication device according to any one of (2) to (8), wherein the second packet includes at least one of information indicating an operating state of the slave and interrupt information from the slave. ..
  • the memory reads out the state of the slave when the second packet contains the interrupt information and when the second packet itself arrives at the memory from the communication partner device.
  • the first packet includes information on a slave select signal included in the first serial signal group conforming to the SPI that selects the communication partner device or the slave.
  • the communication device according to item 1. (12) The communication device according to (11), wherein the packet encoder transmits the first packet to the communication partner device or the slave selected by the slave select signal.
  • Each serial signal included in the first serial signal group is sequentially stored in the memory in synchronization with the clock, and each serial signal included in the second serial signal group is sequentially synchronized with the clock.
  • the communication device according to any one of (2) to (12), comprising a shift register for transmitting to the master.
  • the communication unit transmits the first packet at the first timing specified by the predetermined communication protocol, and receives the second packet at the second timing specified by the predetermined communication protocol. , The communication device according to any one of (2) to (13).
  • the packet encoder determines that the transmission of the first serial signal group from the master is completed (2).
  • the communication unit sends and receives the first packet and the second packet to and from the communication partner device by the communication protocol corresponding to TDD (Time Division Duplex), (2) to (15). ) The communication device according to any one of the paragraphs.
  • a communication device including a communication unit that is transmitted to the communication partner device as a set of data blocks, or is transmitted to the communication partner device as a plurality of data blocks divided according to a plurality of frame periods.
  • a packet decoder that converts a first packet of a predetermined communication protocol received from the communication partner device into a first serial signal group conforming to SPI.
  • a clock generator that generates the clock based on the clock frequency information included in the first serial signal group.
  • a memory that stores the first serial signal group synchronized with the clock and stores a second serial signal group conforming to the SPI transmitted from the slave in synchronization with the clock.
  • the communication device comprising: a packet encoder that converts the second serial signal group stored in the memory into a second packet of the predetermined communication protocol.
  • Information indicating that the second packet includes a set of data blocks transmitted within one frame period of the second serial signal group, or a plurality of transmitted packets divided into a plurality of frame periods.
  • the communication device which includes information indicating that the data block is included.
  • the second packet contains information indicating whether or not the slave is in a busy state in which the first serial signal group cannot be received, and whether or not there is an error in the first serial signal group received by the slave.
  • the communication device according to (18) or (19), which includes information indicating the above.
  • the communication device according to any one of (18) to (20), wherein the second packet includes interrupt information requesting that the master read the state of the slave.
  • a shift register for storing each serial signal included in the second serial signal group in the memory and transmitting each serial signal included in the first serial signal group to the slave (18) to The communication device according to any one of (21).
  • the communication unit transmits the second packet at the first timing specified by the predetermined communication protocol, and receives the first packet at the second timing specified by the predetermined communication protocol. , (18) to (22).
  • the communication unit transmits and receives the first packet and the second packet to and from the communication partner device by the communication protocol corresponding to TDD (Time Division Duplex), (18) to (23). )
  • the communication device according to any one of the paragraphs.
  • a first communication device and a second communication device for transmitting and receiving packets according to a predetermined communication protocol are provided.
  • the first communication device uses a first serial signal group conforming to SPI (Serial Peripheral Interface) transmitted from the master in synchronization with a clock as a set of data blocks within one frame period of a predetermined communication protocol. It has a first communication unit that transmits to the second communication device or transmits to the second communication device as a plurality of data blocks divided according to a plurality of frame periods. The second communication device performs the second serial signal group conforming to the SPI transmitted from the slave in synchronization with the clock generated based on the clock frequency information included in the packet from the first communication device.
  • SPI Serial Peripheral Interface
  • the first communication device is A first memory that stores the first serial signal group transmitted in synchronization with the first clock from the master and stores the second serial signal group transmitted in synchronization with the first clock from the slave.
  • a first packet encoder that converts a first serial signal group stored in the first memory into a first packet of the predetermined communication protocol, and a first packet encoder.
  • a first packet decoder that converts a second packet of the predetermined communication protocol received from the second communication device into the second serial signal group, and a first packet decoder.
  • the second communication device has a first communication unit that transmits the first packet at a timing specified by the predetermined communication protocol and receives the second packet at the timing specified by the predetermined communication protocol.
  • the second communication device is A second packet decoder that converts the received first packet into the first serial signal group, and A clock generator that generates a second clock based on the clock frequency information included in the first serial signal group.
  • a second memory that stores the first serial signal group in synchronization with the second clock and stores the second serial signal group transmitted from the slave in synchronization with the second clock.
  • a packet encoder that converts the second serial signal group stored in the second memory into the second packet, and It has a second communication unit that transmits the second packet at the timing specified by the predetermined communication protocol and receives the first packet at the timing specified by the predetermined communication protocol (25).
  • the described communication system A group of SPI-compliant serial signals transmitted from the master in synchronization with the clock is transmitted to the communication partner device as a set of data blocks within one frame period of a predetermined communication protocol, or during multiple frame periods.
  • a communication method including a communication unit that transmits data to the communication partner device as a plurality of data blocks divided according to the data blocks.
  • 1a communication device, 1b communication device, 2 communication system 11 SPI / Master, 11-1 sequential shift register, 11-1 shift register, 11-2 buffer / memory, 11-3 controller, 11-4 SCK generator, 12 SPI / Slave, 12-1 shift register, 12-2 buffer / memory, 31 M_SerDes, 31-1 SPI block, 31-1-1 shift register, 31-1-2 buffer / memory, 31-3 packet decoder (DCP) , 31-5 PHY layer block, 32 peripheral devices, 41 S_SerDes, 41-1 SPI block, 41-1-1 shift register, 41-1-2 buffer / memory, 41-1-3 SCK generator, 41-1- 4 Controller, 41-2 packet encoder (ECP), 41-3 packet decoder (DCP), 41-4 Link layer block (DLL), 41-5 PHY layer block, 42 peripheral devices, 51 SPI packet, 52 UP Link packet , 53 SPI packet, 54 DownLink packet, 103 cable

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Abstract

［課題］異なる通信方式を組み合わせて高速にシリアル通信を行う。 ［解決手段］通信装置は、マスタからクロックに同期して送信されたSPI（Serial Peripheral Interface）に準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える。

Description

通信装置、通信システム及び通信方法
　本開示は、通信装置、通信システム及び通信方法に関する。
　Master用のSerDesとSlave用のSerDesとの間で、高速シリアル通信を行う技術が提案されている（特許文献１参照）。
　２つのSerDesの間でシリアル通信を行う場合、例えば、FDD（Frequency Division Duplexing）方式やTDD（Time Division Duplex）方式が用いられる。一方のSerDesから他方のSerDesに送信されるデータ量と、他方のSerDesから一方のSerDesに送信されるデータ量に大きな違いがある場合、TDD方式を採用して、上り方向と下り方向でデータの伝送容量に違いを持たせることが考えられる。TDD方式は、上り方向と下り方向の通信を同時に行うことはできず、片方向の通信しか行えない半二重通信方式である。
特開２０１１－２３９０１１号公報
　シリアル通信の規格の一つに、SPI（Serial Peripheral Interface）と呼ばれるものがある。SPIは、上りと下りの通信を同時に行える全二重通信方式である。上述した２つのSerDesのそれぞれが他の通信装置とSPIで通信を行いつつ、そのSPIデータをSerDes自身に接続されている対向側のSerDeSに接続されている通信装置に、SerDesを介して伝送する場合、２つのSerDes間でTDD方式で通信を行う場合を想定すると、全二重通信方式のSPIのデータをそのままでは、半二重通信方式のTDD方式では送信できない。
　そこで、本開示では、異なる通信方式を組み合わせて高速にシリアル通信を行うことができる通信装置、通信システム及び通信方法を提供するものである。
　上記の課題を解決するために、本開示によれば、マスタからクロックに同期して送信されたSPI（Serial Peripheral Interface）に準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える、通信装置が提供される。
　前記マスタから前記クロックに同期して送信されたSPIに準拠する第１シリアル信号群を記憶するとともに、スレーブから前記クロックに同期して送信されたSPIに準拠する第２シリアル信号群を記憶するメモリと、
　前記メモリに記憶された前記第１シリアル信号群を前記所定の通信プロトコルの第１パケットに変換するパケットエンコーダと、
　通信相手装置から受信された前記所定の通信プロトコルの第２パケットを前記第２シリアル信号群に変換するパケットデコーダと、を備えてもよい。
　前記第１パケットは、前記クロックの周波数情報、極性情報、及び前記SPIに準拠する前記第１シリアル信号群のデータ信号に対する前記クロックの位相情報を含んでもよい。
　前記第１パケットは、前記１つのフレーム期間内にひとまとまりのデータブロックを含むことを示す情報、又は前記複数のフレーム期間に応じて分割される複数のデータブロックを含むことを示す情報を含んでもよい。
　前記第１パケットは、前記複数のデータブロックを含む場合には、前記複数のデータブロックの総数と、前記データブロックの分割位置情報とを含んでもよい。
　前記第１パケットは、前記データブロックのサイズ情報を含んでもよい。
　前記第１パケットは、前記データブロックが有効か、又は無効かを示す情報を含んでもよい。
　前記第１パケットは、前記スレーブをリセットすることを示す情報を含んでもよい。
　前記第２パケットは、前記スレーブの動作状態を示す情報と、前記スレーブからの割り込み情報との少なくとも１つを含んでもよい。
　前記メモリは、前記第２パケットに前記割り込み情報が含まれる場合と、前記第２パケットそれ自体が前記通信相手装置から前記メモリに届いた場合とにおいて、前記スレーブの状態の読み出しを前記スレーブが要求していると判断して、前記マスタに割り込み信号を送信してもよい。
　前記第１パケットは、前記通信相手装置又は前記スレーブを選択する前記SPIに準拠する前記第１シリアル信号群に含まれるスレイブセレクト信号の情報を含んでもよい。
　前記パケットエンコーダは、前記スレイブセレクト信号で選択された前記通信相手装置又は前記スレーブを宛先として、前記第１パケットを送信してもよい。
　前記第１シリアル信号群に含まれる各シリアル信号を前記クロックに同期させて順次前記メモリに記憶するとともに、前記第２シリアル信号群に含まれる各シリアル信号を前記クロックに同期させて順次前記マスタに送信するシフトレジスタを備えてもよい。
　前記通信部は、前記第１パケットを前記所定の通信プロトコルで規定された第１タイミングで送信するとともに、前記所定の通信プロトコルで規定された第２タイミングで前記第２パケットを受信してもよい。
　前記パケットエンコーダは、前記マスタから送信されたスレイブセレクト信号が第１論理から第２論理に遷移すると、前記マスタからの前記第１シリアル信号群の送信が終了したと判断してもよい。
　前記通信部は、前記通信相手装置との間で、ＴＤＤ（Time Division Duplex）に応じた前記通信プロトコルにて前記第１パケット及び前記第２パケットを送受してもよい。
　本開示によれば、通信相手装置からのパケットに含まれるクロック周波数情報に基づいて生成されたクロックに同期して、スレーブから送信されたSPIに準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして前記通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える、通信装置が提供される。
　前記通信相手装置から受信された所定の通信プロトコルの第１パケットを、SPIに準拠する第１シリアル信号群に変換するパケットデコーダと、
　前記第１シリアル信号群に含まれる前記クロック周波数情報に基づいて、前記クロックを発生させるクロック発生器と、
　前記クロックに同期して前記第１シリアル信号群を記憶するとともに、スレーブから前記クロックに同期して送信されたSPIに準拠する第２シリアル信号群を記憶するメモリと、
　前記メモリに記憶された前記第２シリアル信号群を前記所定の通信プロトコルの第２パケットに変換するパケットエンコーダと、を備えてもよい。
　前記第２パケットは、前記第２シリアル信号群の１つのフレーム期間内に送信されるひとまとまりのデータブロックを含むことを示す情報、又は複数のフレーム期間に分割して送信される複数のデータブロックを含むことを示す情報とを含んでもよい。
　前記第２パケットは、前記スレーブが前記第１シリアル信号群を受信できないビジー状態であるか否かを示す情報と、前記スレーブが受信した前記第１シリアル信号群にエラーがあるか否かを示す情報とを含んでもよい。
　前記第２パケットは、マスタが前記スレーブの状態を読み出すことを要求する割り込み情報を含んでもよい。
　前記第２シリアル信号群に含まれる各シリアル信号を前記メモリに記憶するとともに、前記第１シリアル信号群に含まれる各シリアル信号を前記スレーブに送信するシフトレジスタを備えてもよい。
　前記通信部は、前記第２パケットを前記所定の通信プロトコルで規定された第１タイミングで送信するとともに、前記所定の通信プロトコルで規定された第２タイミングで前記第１パケットを受信してもよい。
　前記通信部は、前記通信相手装置との間で、ＴＤＤ（Time Division Duplex）に応じた前記通信プロトコルにて前記第１パケット及び前記第２パケットを送受してもよい。
　本開示によれば、所定の通信プロトコルにてパケットを送受する第１通信装置及び第２通信装置を備え、
　前記第１通信装置は、マスタからクロックに同期して送信されたSPI（Serial Peripheral Interface）に準拠する第１シリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして前記第２通信装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記第２通信装置に送信する第１通信部を有し、
　前記第２通信装置は、前記第１通信装置からのパケットに含まれるクロック周波数情報に基づいて生成されたクロックに同期して、スレーブから送信されたSPIに準拠する第２シリアル信号群を、前記所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして前記第１通信装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記第１通信装置に送信する、通信システムが提供される。
　前記第１通信装置は、
　マスタから第１クロックに同期して送信された前記第１シリアル信号群を記憶するとともに、スレーブから前記第１クロックに同期して送信された前記第２シリアル信号群を記憶する第１メモリと、
　前記第１メモリに記憶された第１シリアル信号群を前記所定の通信プロトコルの第１パケットに変換する第１パケットエンコーダと、
　前記第２通信装置から受信された前記所定の通信プロトコルの第２パケットを前記第２シリアル信号群に変換する第１パケットデコーダと、
　前記第１パケットを前記所定の通信プロトコルで規定されたタイミングで送信するとともに、前記所定の通信プロトコルで規定されたタイミングで前記第２パケットを受信する第１通信部と、を有し、
　前記第２通信装置は、
　受信された前記第１パケットを、前記第１シリアル信号群に変換する第２パケットデコーダと、
　前記第１シリアル信号群に含まれるクロック周波数情報に基づいて、第２クロックを発生させるクロック発生器と、
　前記第２クロックに同期して、前記第１シリアル信号群を記憶するとともに、前記スレーブから前記第２クロックに同期して送信された前記第２シリアル信号群を記憶する第２メモリと、
　前記第２メモリに記憶された前記第２シリアル信号群を前記第２パケットに変換するパケットエンコーダと、
　前記第２パケットを前記所定の通信プロトコルで規定されたタイミングで送信するとともに、前記所定の通信プロトコルで規定されたタイミングで前記第１パケットを受信する第２通信部と、を有してもよい。
　本開示によれば、マスタからクロックに同期して送信されたSPIに準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える、通信方法が提供される。
第１の実施形態に係る通信装置を備えた通信システムの概略構成を示すブロック図。 SPI/MasterとSPI/SlaveのSPI通信に関わる部分のブロック図。 SPIプロトコルの基本的な信号波形図。 図１のM_SerDesとS_SerDesの間で行われるTDD方式を説明する図。 ECPが生成する伝送パケットに含まれる情報を説明する図。 SPI/MasterがSPI/Slaveと通信を行うタイミング図。 SPI/MasterがSPI/Slaveと通信を行う処理手順を示すフローチャート。 図７Ａに続くフローチャート。 UP LinkとDown Linkで送受されるパケットを模式的に示す図。 １フレーム期間内に分割データを伝送する処理を複数フレームにわたって繰り返す場合のタイミング図。 図９のタイミングで動作する通信システムの処理手順を示すフローチャート。 図１０Ａに続くフローチャート。 図１０Ｂに続くフローチャート。 第３の実施形態に係る通信装置を備えた通信システムの要部のブロック図。 図１１の一変形例に係る通信装置を備えた通信システムの要部のブロック図。
　以下、図面を参照して、通信装置、通信システム及び通信方法の実施形態について説明する。以下では、通信装置、通信システム及び通信方法の主要な構成部分を中心に説明するが、通信装置、通信システム及び通信方法には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１は第１の実施形態に係る通信装置１ａ、１ｂを備えた通信システム２の概略構成を示すブロック図である。図１の通信システム２は、SPI/Master１１と、Master SerDes (M_SerDes)３１と、SPI/Slave１２と、Slave SerDes (S_SerDes)４１とを備えている。このうち、M_SerDes３１が通信装置１ａに対応し、S_SerDes４１が通信装置１ｂに対応する。
　SPI/Master１１とM_SerDes３１とは、SPIに準拠したシリアル通信（以下、SPI通信と呼ぶことがある）を行う。同様に、SPI/Slave１２とS_SerDes４１とは、SPIに準拠したシリアル通信（SPI通信）を行う。M_SerDes３１とS_SerDes４１は、TDD方式にて高速シリアル通信を行う。図１では、M_SerDes３１からS_SerDes４１への信号伝送経路をUP Linkと呼び、S_SerDes４１からM_SerDes３１への信号伝送経路をDown Linkと呼ぶ。SPI通信では、SPIの規格に準拠したプロトコル（以下、SPIプロトコルと呼ぶ）にてシリアル通信を行う。また、本明細書では、SPI通信で送受されるシリアルデータを、SPIデータと呼ぶことがある。
　後述するように、M_SerDes３１は、マスタ（SPI_Master１１）からクロックに同期して送信されたSPI（Serial Peripheral Interface）に準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして通信相手装置（S_SerDes４１）に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして通信相手装置（S_SerDes４１）に送信する通信部（DLL３１－４）を備える。また、S_SerDes４１は、通信相手装置（M_SerDes３１）からのパケットに含まれるクロック周波数情報に基づいて生成されたクロックに同期して、スレーブ（SPI_Slave１２）から送信されたSPIに準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして通信相手装置（M_SerDes３１）に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして通信相手装置（M_SerDes３１）に送信する通信部（DLL４１－４）を備える。
　図２はSPI/Master１１とSPI/Slave１２のSPI通信に関わる部分のブロック図である。なお、図２では、説明の簡略化のため、SPI/Master１１とSPI/Slave１２が直接、SPIに準拠したシリアル通信を行う例を示している。
　図２に示すように、SPI/Master１１は、シフトレジスタ１１－１とbuffer/memory１１－２とを有する。同様に、SPI/Slave１２は、シフトレジスタ１２－１とbuffer/memory１２－２とを有する。
　SPI/Slave１２内のシフトレジスタ１２－１は、SPI/Master１１から供給されるクロックSCKに同期して動作する。SPI/Master１１内のシフトレジスタ１１－１は、SCKに同期してMSB（Most Significant Bit）側から順にシリアルデータを出力する。出力されたシリアルデータは、MOSIピンを介して、SPI/Slave１２内のシフトレジスタ１２－１のLSB（Least Significant Bit）側に入力される。SPI/Slave１２内のシフトレジスタ１２－１のMSB側から出力されたシリアルデータは、MISOピンを介して、SPI/Master１１内のシフトレジスタ１１－１のLSB側に入力される。SPI/Master１１内のシフトレジスタ１１－１が保持しているデータは、buffer/memory１１－２に記憶することができる。また、シフトレジスタ１１－１は、buffer/memory１１－２が記憶しているデータを保持できる。同様に、SPI/Slave１２内のシフトレジスタ１２－１が保持しているデータは、buffer/memory１２－２に記憶することができる。また、シフトレジスタ１２－１は、buffer/memory１２－２が記憶しているデータを保持できる。
　図３はSPIプロトコルの基本的な信号波形図である。SPIプロトコルでは、SPI/Master１１が出力するスレイブセレクタ信号（CS信号）がアイドル時（図３ではハイレベル）のSCKの極性と、CS信号がアクティブ状態（図３ではローレベル）になるときにデータをラッチするクロック（SCK）のエッジ（立ち上がりエッジ又は立ち下がりエッジ）との組合せが４つある。これら４つの組み合わせはSPI modeと呼ばれる。SPI/Master１１は、４つのSPI modeのうち一つを任意に選択することができる。SPI/Master11は、あらかじめSPI/Slaveが対応できるSPI modeを知っており、それに対応したモードを選択する必要がある。
　図３Ａ～図３Ｄは４つのSPI modeの信号波形図である。図３Ａに示すSPI mode=0は、CS信号がアイドル時にSCKがLowであり、SCKの立ち上がりでデータを保持する。図３Ｂに示すSPI mode=1は、CS信号がアイドル時にSCKがLowであり、SCKの立ち下がりでデータを保持する。図３Ｃに示すSPI mode=2は、CS信号がアイドル時にSCKがHighであり、SCKの立ち下上がりでデータを保持する。図３Ｄに示すSPI mode=3は、CS信号がアイドル時にSCKがHighであり、SCKの立ち上がりでデータを保持する。
　SCKの周波数は、SPIプロトコルでは規定されておらず、SPI通信を行う個々のデバイス毎に異なるため、SPI/Master１１は、SPI通信を行う個々のデバイス毎に、SCKの周波数を選択する。そのためSPI/Master１１は、SPI通信を行う各デバイスが対応できるSCK周波数をあらかじめ知っておく必要がある
　以下、SPIプロトコルを用いた通信方法を説明する。図２の例では、SPIプロトコルによる通信は、SPI/Master１１とSPI/Slave１２の間で行われる。SPI/Master１１に接続されるSPI/Slave１２は、一つでも複数でもよい。SPI/Master１１に複数のSPI/Slave１２が接続される場合、SPI/Master１１は、複数のSPI/Slave１２に対応する複数のCS信号を持ち、通信したいSlaveを対応するCS信号で選択して通信を行うことができる。SPI/Master１１が通信したいSPI/Slave１２を選択するためのCS信号は、後述するようにSPI制御情報に含まれる。SPI/Master１１は、SPI制御情報をSPIデータに含めてM_SerDes３１に送信する。
　SPI/Master１１は、SPI通信を行う場合、通信したいSPI/Slave１２に接続されたCS信号をアクティブ状態(図３Ａ～図３ＤではLow)にする。本明細書では、各種の信号をアクティブ状態にすることをアサート、アイドル状態にすることをデアサートと呼ぶことがある。
　SPI/Master１１とSPI/Slave１２は、転送したいデータをそれぞれのbuffer/memory１１－２、１２－２からシフトレジスタ１１－１、１２－１に転送する。SPI/Master１１は、SCKを生成して、自身のシフトレジスタ１１－１に供給するとともに、SPI/Slave１２内のシフトレジスタ１２－１にも供給する。各シフトレジスタ１１－１、１２－１は、SCKのトグルにより保持データを1bitごとシフトする。SCKがシフトレジスタ１１－１、１２－１の段数分トグルすることで、シフトレジスタ１１－１、１２－１のデータが入れ替わる。その後、SPI/Master１１は、CS信号をアイドル状態(図３Ａ～図３ＤではHigh)に遷移させる。SPI/Master１１とSPI/Slave１２は、その時点のシフトレジスタ１１－１、１２－１のデータをbuffer/memory１１－２、１２－２に転送することで、buffer/memory１１－２、１２－２からデータを取得でき、これによりSPI通信が終了する。
　図２では、SPI/Master１１とSPI/Slave１２が直接SPI通信を行う例を示したが、図１では、SPI/Master１１とM_SerDes３１の間に、M_SerDes３１とS_SerDes４１が配置されている。図１では、SPI/Master１１とM_SerDes３１がSPI通信を行い、M_SerDes３１とS_SerDes４１がTDD方式によるシリアル通信を行い、SPI/Slave１２とS_SerDes４１がSPI通信を行う。
　図４は図１のM_SerDes３１とS_SerDes４１の間で行われるTDD方式を説明する図である。図４では、図１に示すSPI/Master１１とSPI/Slave１２の内部構成を簡略化して図示している。また、図４では、M_SerDes３１とS_SerDes４１にそれぞれ、peripheral devices３２、４２が接続されている例を示している。
　M_SerDes３１とS_SerDes４１は、例えば数ｍ～10数ｍのケーブル１０３で互いに接続されている。このケーブル１０３を介して、M_SerDes３１とS_SerDes４１は高速シリアル通信を行う。なお、M_SerDes３１とシリアル通信を行う２台以上のデバイスが存在してもよい。この場合、各デバイスは図４のS_SerDes４１と同様の構成を有する。また、図４のM_SerDes３１とS_SerDes４１と同様の構成を持つ２つのデバイスを組とする複数組を設けて、組ごとに高速シリアル通信を行ってもよい。図４のM_SerDes３１とS_SerDes４１は、例えば、車載カメラモジュールなど、大量のデータを送受信する用途に幅広く適用できる。
　M_SerDes３１とS_SerDes４１は、TDD方式による高速シリアル通信を行う。図４の右下には、TDD方式のタイミングと周波数帯域が図示されている。TDD方式では、図４の右側に示すように、1TDDサイクル内に、上り方向の信号伝送期間と下り方向の信号伝送期間が時間的に重ならないように設けられている。図４のTDDタイミング図の例では、M_SerDes３１からS_SerDes４１への上り方向の信号（UP Linkと呼ぶ）の信号伝送期間が、S_SerDes４１からM_SerDes３１への下り方向の信号（Down Linkと呼ぶ）の信号伝送期間よりも極端に短い例、すなわちUP Link の信号比率がDownlinkの信号比率よりも極端に小さい例を示している。例えば、S_SerDes４１内のセンサが撮像した映像信号をM_SerDes３１に送信する場合には、図４のTDDタイミング図のような信号比率になる。
　図４の右側には、TDD方式におけるUP Linkの信号伝送に用いられる周波数帯域と、Down Linkの信号伝送に用いられる周波数帯域とが図示されている。図示のように、TDD方式では、UP Linkの信号伝送とDown Linkの信号伝送において、周波数帯域の大半が重なっている。例えば、S_SerDes４１内のセンサが撮像した映像信号をM_SerDes３１に送信する場合には、信号量の大きい下り方向Down Linkの信号伝送は、上り方向UP Linkの信号伝送よりも広い周波数帯域を必要とするため、上り方向UP Linkの信号伝送に用いられる周波数帯域を含むより広範な周波数帯域を用いて行われる。TDD方式では、下り方向Down Linkの信号伝送期間が上り方向UP Linkの信号伝送期間と重ならないため、両信号を分離するためのエコーキャンセル回路が不要になる。
　本実施形態に係るM_SerDes３１とS_SerDes４１は、TDD方式にて信号伝送を行うことを前提としているが、場合によってはFDD方式でも信号伝送を行えるようにしてもよい。図４の左下にはFDD方式のタイミングと周波数帯域が図示されている。FDD方式では、M_SerDes３１からS_SerDes４１への信号伝送に用いる周波数帯域と、S_SerDes４１からM_SerDes３１への信号伝送に用いる周波数帯域とが異なっている。このため、M_SerDes３１からS_SerDes４１への信号伝送と、S_SerDes４１からM_SerDes３１への信号伝送とを同タイミングで行うことができ、上り方向の信号伝送と下り方向の信号伝送を１FDDサイクル内の全期間を利用して行うことができる。
　また、FDD方式では、信号量の大きい上り方向の信号伝送は、高周波側の広い周波数帯域を用いて行われる。信号量の小さい下り方向の信号伝送は、低周波側の狭い周波数帯域を用いて行われる。図４の左下の例では、周波数の利用効率を高めるために、上り方向の信号伝送で用いられる周波数帯域と、下り方向の信号伝送で用いられる周波数帯域とを一部重複させている。この重複部分があるために、エコーキャンセル回路が必要となる。エコーキャンセル回路は、上り方向の信号と下り方向の信号とを精度よく分離する回路である。
　以下では、M_SerDes３１とS_SerDes４１がTDD方式にて高速シリアル通信を行うとともに、M_SerDes３１はSPI/Master１１との間でSPIに準拠したシリアル通信を行い、S_SerDes４１はSPI/Slave１２との間でSPIに準拠したシリアル通信を行う例を説明する。
　M_SerDes３１とS_SerDes４１の間では、SPIではなくTDD方式によるシリアル通信を行うため、M_SerDes３１とS_SerDes４１の内部でプロトコル変換を行う必要がある。また、SPIによるシリアル通信は全二重通信方式であるのに対し、TDD方式によるシリアル通信は半二重通信方式であるため、SPI/Master１１やSPI_SlaveからのデータをそのままのタイミングでTDD方式で送受信することはできない。
　以下、図１の通信システム２の構成を詳細に説明する。図１のSPI/Master１１は、図４に示したように、シフトレジスタ１１－１とbuffer/memory１１－２を有する他に、コントローラ１１－３とSCK generator１１－４とを備えている。
　コントローラ１１－３は、SPI通信をアクティブ状態にするためのスレイブセレクト信号（CS信号）を、M_CSnピンを通して、M_SerDes３１に供給する。CS信号は、SPI/Master１１とSPI通信を行うデバイスの数だけ設けられる。例えば、図１では、M_SerDes３１、S_SerDes４１、及びSPI/Slave１２にそれぞれ異なるM_CSnピンが割り当てられている。本明細書では、SPI/Master１１から出力されるCS信号を出力するピンを、M_CSn(x)と表記することがある。例えば、M_CSn(0)をM_SerDes３１に割り当てて、M_CSn(1)をSPI/Slave１２に割り当てる。
　コントローラ１１－３は、SCK generator１１－４の動作を制御する。SCK generator１１－４は、いずれかのCS信号がアクティブ状態のときに、SCKを出力する。シフトレジスタ１１－１は、SCKに同期してシフト動作を行う。
　コントローラ１１－３は、SPI/Slave１２が割り込み信号S_INTを出力したことを、M_SerDes３１からの割り込み信号M_INTで検出し、この割り込み信号M_INTをトリガとして、次のフレームのSPI通信を開始する。あるいは、コントローラ１１－３自身がSPIデータを送信したい場合も、同様にSPI通信を開始する（後述する図６のM_CSn(1)の時刻t5）。
　M_SerDes３１は、SPI/Master１１に接続されている。M_SerDes３１は、SPI/Master１１とSPIプロトコルに従ってデータ通信を行うために、SPIブロック３１－１を有する。SPIブロック３１－１は、シフトレジスタ３１－１－１とbuffer/memory３１－１－２を有する。SPI/Master１１内のコントローラ１１－３がM_SerDes３１に対応するCS信号をアクティブ状態にして、SCK generator４１－１－３がSCKを出力すると、このSCKに同期して、シフトレジスタ３１－１－１はSPIデータを出力して、MISOピンを介してSPI/Master１１に供給する。また、シフトレジスタ３１－１－１は、SPI/Master１１からMOSIピンを介して出力されたSPIデータを、SCKに同期して取り込む。
　コントローラ１１－３は、CS信号がアイドル状態になると、SCK generator１１－４に対してSCKの出力を停止させる。これにより、シフトレジスタ３１－１－１はSCKが停止される直前の状態を保持する。
　M_SerDes３１内のSPIブロック３１－１は、CS信号がアイドル状態に遷移すると、シフトレジスタ３１－１－１内の全データをbuffer/memory３１－１－２に転送する。これにより、SPI/Master１１からM_SerDes３１へのSPIプロトコルによるデータ転送処理が終了する。
　なお、M_SerDes３１内のシフトレジスタ３１－１－１からbuffer/memory３１－１－２へのデータ転送は、SPI/Master１１が転送したいデータ量とシフトレジスタ３１－１－１のデータ容量に依存する。よって、CS信号がアクティブ状態の間に、シフトレジスタ３１－１－１内のデータが溢れるおそれがある場合は、溢れる前に、シフトレジスタ３１－１－１内のデータをbuffer/memory３１－１－２に転送することで、データの欠落を防止できる。
　この他、M_SerDes３１は、packet encoder (ECP)３１－２と、packet decoder (DCP)３１－３と、DLL３１－４と、PHY layer block (PHY)３１－５とを有する。M_SerDes３１内のECP３１－２は、buffer/memory３１－１－２に記憶されたSPIデータをTDD方式に準拠したパケット（SPIパケット）に変換する。DLL３１－４は、ECP３１－２で生成されたSPIパケットを、SPIパケット以外の他の伝送パケットとまとめて、UP Link packetを生成する。PHY３１－５は、UP Link packetをUP Linkを介してS_SerDes４１に送信する。
　図１のS_SerDes４１は、SPI/Slave１２に接続される。S_SerDes４１は、SPI/Slave１２とSPIプロトコルに従ってデータの送受信を行うために、SPIブロック４１－１を有する。SPIブロック４１－１は、コントローラ（ＣＮＴＲ）４１－１－４と、SCK generator４１－１－３と、シフトレジスタ４１－１－１と、buffer/memory４１－１－２とを有する。コントローラ４１－１－４は、SPI/Master１１からのSPI制御情報に基づいて、SCK generator４１－１－３から出力されるSCKのタイミングと周波数を制御する。コントローラ４１－１－４がSPI/Slave１２に対応するCS信号をアクティブ状態にして、SCK generator４１－１－３がSCKを出力したときに、このSCKに同期して、シフトレジスタ４１－１－１はSPIデータを出力して、S_MOSIピンを介してSPI/Slave１２に供給する。また、シフトレジスタ４１－１－１には、SPI/Slave１２からS_MISOピンを介して出力されたSPIデータが、SCKに同期して入力される。この他、S_SerDes４１は、packet encoder (ECP)４１－２と、packet decoder (DCP)４１－３と、DLL４１－４と、PHY layer block (PHY)４１－５とを有する。S_SerDes４１内のECP４１－２は、buffer/memory４１－１－２に記憶されたSPIデータをTDD方式に準拠したパケット（SPIパケット）に変換する。DLL４１－４は、ECP４１－２で生成されたSPIパケットを、SPIパケット以外の他の伝送パケットとまとめて、UP Link packetを生成する。PHY４１－５は、UP Link packetをUP Linkを介してS_SerDes４１に送信する。
　図５はECP３１－２、４１－２が生成する伝送パケットに含まれる情報を説明する図である。図５には、伝送パケット内の情報ごとに、識別記号と、情報名と、SPI/Master１１からSPI/Slave１２にデータ伝送を行う伝送パケットでの機能と、SPI/Slave１２からSPI/Master１１にデータ伝送を行う伝送パケットでの機能と、説明とが対応づけられている。
　C-1は、伝送モードであり、SPI/Master１１がコマンドとして指令する。SPI/Slave１２からのパケットに含まれる伝送モードは、SPI/Master１１が状態をモニタするために用いられる。C-1が０であれば、TDDの１つのフレーム期間内にひとまとまりのデータブロックを伝送する。C-1が１であれば、複数のフレーム期間に応じて分割される複数のデータブロックを伝送する。
　C-2は、スレイブセレクタ信号（CSn信号）であり、SPI/Master１１がコマンドとして指令する。SPI/Slave１２からのパケットに含まれるCSn信号は、SPI/Master１１が状態をモニタするために用いられる。CSn信号は、SPI/Master１１が通信したいSPI/Slave１２を選択する信号である。CSn信号では、個々のSPI/Slave１２を選択するだけでなく、SerDes（M_SerDes３１又はS_SerDes４１）を選択することもできる。
　C-3は、SCK周波数であり、SPI/Master１１がコマンドとして指令する。SPI/Slave１２からのパケットに含まれるSCK周波数は、SPI/Master１１が状態をモニタするために用いられる。C-3は、SPI/Master１１がSPI/Slave１２側のSCK周波数を指定するものである。
　C-4は、SPIモードであり、SPI/Master１１がコマンドとして指令する。SPI/Slave１２からのパケットに含まれるSPIモードは、SPI/Master１１が状態をモニタするために用いられる。例えば、C-4が０であれば図３Ａのmode=0が選択され、１であれば図３Ｂのmode=1が選択され、２であれば図３Ｃのmode=2が選択され、３であれば図３Ｄのmode=3が選択される。
　C-5は、データブロックDBの総数であり、SPI/Master１１が情報として提供する。SPI/Slave１２からのパケットに含まれるDB総数は、SPI/Master１１が状態をモニタするために用いられる。C-1が０のとき（分割DBの送信時）にはC-5は１である。SPI/Slave１２は、SPI通信が開始されてからの受信DB数を返す。
　C-6は、現在のデータブロックDBの位置であり、SPI/Master１１が情報として提供する。SPI/Slave１２からのパケットには含まれない。C-6が０であれば、無効な情報であることを示す。C-1が０の場合は０になる。C-6が１であれば、先頭の分割データであることを示す。２であれば、先頭と最後以外の分割データであることを示す。３であれば、最後の分割データであることを示す。
　C-7は、現在のデータブロックDBの状態であり、SPI/Master１１とSPI/Slave１２がともに情報として提供する。C-7が０であればダミーデータであることを示し、１であれば有効データであることを示す。
　C-8は、データブロックDBのサイズであり、SPI/Master１１が情報として提供する。SPI/Slave１２からのパケットに含まれるデータ伝送サイズは、SPI/Master１１が状態をモニタするために用いられる。C-8は、データ伝送サイズをバイト単位で表したものであり、最大サイズは５１１バイトである。
　C-9は、SPI/Slave１２の割り込み情報であり、SPI/Master１１が送信するパケットには含まれず、SPI/Slave１２が送信するパケットに含まれる割り込みフラグである。C-9が０であれば割り込みなしを示し、１であれば割り込みありを示す。
　C-10は、SPI/Slave１２側の動作状態であり、SPI/Master１１が送信するパケットには含まれず、SPI/Slave１２からのパケットに含まれている。C-10が０であれば正常状態、１であればビジー（DCP３１－３が空でない、２であればエラーが起こった（SPIデータが壊れた）ことを示す。
　C-11は、SPIブロック４１－１のリセットであり、SPI/Master１１がコマンドとして指令する。SPI/Slave１２のパケットには含まれていない。C-11が０であればリセットせず、１であればS_SerDes４１のSPIブロック４１－１をリセットする。
　D-1は、上述したC-1～C-11とともに送信されるSPIデータであり、SPI/Master１１が送信するSPIデータはM_MOSIピンから出力され、SPI/Slave１２が送信するSPIデータはS_MISOピンから出力される。
　E-1は、上述したC-1～C-11とD-1とともに送信されるCRCであり、SPI/Master１１から送信されるSPIデータとSPI/Slave１２から送信されるSPIデータの双方に含まれる。CRCは、制御データC-1～C-11とSPIデータのエラー検出に用いられる。
　図６はSPI/Master１１がSPI/Slave１２と通信を行うタイミング図、図７Ａ及び図７ＢはSPI/Master１１がSPI/Slave１２と通信を行う処理手順を示すフローチャートである。図８はUP LinkとDown Linkで送受されるパケットを模式的に示す図である。図６～図８は、TDDの１つのフレーム期間にひとまとまりのデータブロックを送受信する処理手順を示している。
　まず、SPI/Master１１は、M_SerDes３１内のECP３１－２とDCP３１－３で使用されるSPI制御情報を生成して、M_SerDes３１に送信する処理を行う（ステップＳ１～Ｓ４、時刻ｔ１～ｔ４）。SPI制御情報は、例えば、SPI伝送モードと、SCK周波数情報と、SPIモードと、SPI通信時のデータブロックDBのサイズ及び数とを含んでいる。SPI/Master１１は、SPI制御情報を予めbuffer/memory１１－２に記憶しておく。
　SPI/Master１１内のコントローラ１１－３は、M_SerDes３１とSPI通信をするために、M_CSn(0)をアクティブ状態(Low)に（アサート）する（ステップＳ１、時刻ｔ１）。
　SPI/Master１１内のコントローラ１１－３は、SCK generator１１－４を制御して、クロックM_SCKを出力させる（ステップＳ２、時刻ｔ２）。クロックM_SCKに同期して、buffer/memory１１－２に記憶されているSPI制御情報が順次読み出されてシフトレジスタ１１－１に転送される。転送されるSPI制御情報は、伝送モード、SCK周波数情報、SPIモード、伝送データサイズ、データブロックの数などである。シフトレジスタ１１－１は、クロックM_SCKに同期してSPI制御情報を順に出力する（ステップＳ２～Ｓ３、時刻ｔ２～ｔ３）。このSPI制御情報は、M_MOSIピンを介してM_SerDes３１に入力される。M_SerDes３１内のシフトレジスタ３１－１－１は、M_SCKに同期して、SPI/Master１１からのSPI制御情報を取り込む。
　シフトレジスタ３１－１－１は、SPI/Master１１からのSPI制御情報を取り込むのに並行して、シフトレジスタ３１－１－１に保持されていたデータをM__SCKに同期して、M_MISOピンを介してSPI/Master１１に送信する。このデータは、無効なデータであるため、図６の時刻ｔ２～ｔ３では破線で示している。SPI/Master１１は、このデータを受信後に廃棄する。
　SPI/Master１１のデータ転送が終了すると、SPI/Master１１内のコントローラ１１－３はSCK generator１１－４にM_SCKの生成を停止させるとともに、M_CSn(0)をアイドル状態にデアサートする（ステップＳ４、時刻ｔ４）。M_SerDes３１内のシフトレジスタ３１－１－１は、M_SCKが停止すると、保持されているSPI/Master１１からのSPI制御情報をbuffer/memory３１－１－２に転送する。
　M_SerDes３１内のbuffer/memory３１－１－２は、SPI/Master１１からのSPI制御情報をECP３１－２に転送する。ECP３１－２は、SPI制御情報をSPIパケットに変換する。
　次に、SPI/Master１１は、SPI/Slave１２へのデータ伝送を行う目的で、M_SerDes３１にSPIデータを送信する。具体的には、SPI/Master１１内のコントローラ１１－３は、SPI/Slave１２に対応するM_CSn(1)をアイドル状態からアクティブ状態に遷移させる（アサートする）（ステップＳ５、時刻ｔ５）。
　また、コントローラ１１－３は、SCK generator１１－４に対してM_SCKを出力させる（ステップＳ６、時刻ｔ６）。buffer/memory１１－２は、SPI/Slave１２に伝送されるべきデータを、伝送データサイズ分だけ読み出してシフトレジスタ１１－１に入力する。シフトレジスタ１１－１は、M_SCKに同期して、SPI/Slave１２向けのデータを順次、M_MOSIピンを介して出力する（ステップＳ７、時刻ｔ７）。
　M_SerDes３１内のシフトレジスタ３１－１－１は、SPI/Master１１から出力されたデータを、SCKに同期して順次シフトレジスタ３１－１－１に取り込む。SPI/Master１１内のコントローラ１１－３は、伝送データサイズ分のデータ転送が終了すると、SCK generator１１－４にM_SCKの出力を停止させる（ステップＳ８、時刻ｔ８）。その後、SPI/Master１１のコントローラ１１－３は、M_CSn(1)をアイドル状態（デアサート）にして、SPI通信を終了する（ステップＳ９、時刻ｔ９）。
　M_SerDes３１は、M_SCKが停止すると、シフトレジスタ３１－１－１に保持されたデータをbuffer/memory３１－１－２に転送する。buffer/memory３１－１－２は、シフトレジスタ３１－１－１から転送されたデータをECP３１－２に転送する。ECP３１－２は、時刻ｔ１～ｔ３の通信で受信されたSPI制御情報と、SPI/Slave１２に対応するCS信号（M_CSn(1)）と、SPI/Slave１２向けのDataとを含むデータを生成する。ECP３１－２は、生成されたデータに、パケットが有効であることを示すフラグを付加して伝送パケットを生成する。
　ECP３１－２は、生成した伝送パケットを図８に示すようにSPIパケット５１として、DLL３１－４に送信する。DLL３１－４はECP３１－２からのSPIパケット５１と他の伝送パケットとをまとめてUP Link packet５２を生成し、PHY layer block３１－５に出力する。PHY layer block３１－５は、受信されたUP Link packet５２をTDDによるUP Link出力タイミングに従って、ケーブル１０３に出力する（ステップＳ１０、時刻ｔ１０）。
　S_SerDes４１は、M_SerDes３１とTDD方式で通信を行うとともに、SPI/Slave１２とSPI通信を行う。S_SerDes４１内のPHY layer block４１－５は、ケーブル１０３を介してM_SerDes３１からのUP Link Packetを受信し、Link layer block（DLL）４１－４に出力する。
　S_SerDes４１内のLink layer block４１－４は、UP Link PacketからSPIデータを含むSPIパケットを取り出して、packet decoder（DCP）４１－３に出力する。DCP４１－３は、受信されたSPIパケット内のCSn情報（C-2）に基づいて、SPI/Slave１２がSPI通信対象であることを検出する。そして、コントローラ４１－１－４は、SPI/Slave１２とのSPI通信を開始するために、SPIパケット内の伝送モード情報（C-1）により、SPIデータのすべてが送信されたことを検出するとともに、SPIデータの個数（C-5）と、SPIデータのサイズ（C-8）とにより、１回のSPI通信に必要なSCKサイクル数を取得した後、Slave select信号S_CSをアクティブ状態に（アサート）する（ステップＳ１１、時刻ｔ１１）。
　次に、S_SerDes４１内のコントローラ４１－１－４は、SPIパケットに含まれるSCK周波数情報（C-3）を取得して、取得された周波数でSCK generator４１－１－３にS_SCKを出力させる（ステップＳ１２、時刻ｔ１２）。このとき、S_CSとSCKの位相関係は、SPIパケット内のSPIモード（C-4）に従う。これにより、S_SerDes４１はSPI/Slave１２とSPIデータの転送が可能になる。SPI/Slave１２に転送されるデータは、SPIパケット（D-1）であり、buffer/memory４１－１－２に記憶される。
　S_SerDes４１内のシフトレジスタ４１－１－１は、buffer/memory４１－１－２から転送されるSPIデータを、SCK generator４１－１－３から供給されるSCKにより、順次S_MOSIピンから出力する（ステップＳ１３、時刻ｔ１３）。これに並行して、SPI/Slave１２からS_MISOピンに出力されるSPIデータは、シフトレジスタ４１－１－１に記憶された後、適時buffer/memory４１－１－２に転送される。
　SPI/Slave１２は、S_SerDes４１のS_MOSIピンからのSPIデータを、S_SCKに同期して順次シフトレジスタ１２－１に取り込むとともに、シフトレジスタ１２－１が保持していたデータを順次S_MISOピンから出力する（ステップＳ１４、時刻ｔ１４）。
　コントローラ(41-1-4)は、設定されたSPIデータのサイズ（C-8）だけ、S_SCKを駆動したら、SPI通信を終了するために、SCKを停止させるとともに、S_CSをアイドル状態に戻す（デアサートする）（ステップＳ１５、時刻ｔ１５）。これに並行して、SPI/Slave１２は、S_SerDes４１のS_MOSIピンからSPIデータを受信中に、適時シフトレジスタ１２－１からbuffer/memory１２－２にS_MOSIピンからのSPIデータを転送することで、最終的にSPI/Master１１からのデータの受信が完了する。
　buffer/memory４１－１－２は、SPI/Slave１２から受信したSPIデータをSPI/Master１１に送信するために、packet encoder(ECP)４１－２に転送する。ECP４１－２は、受信されたSPIデータと共に、自身がSPIパケットで得たSPI制御情報をSPIパケット５３に付加する。また、ECP４１－２は、図５の（C-10）のSPI/Slave１２の動作状態を示す情報と、（E-1）のCRCをSPIパケットに付加する。
　また、ECP４１－２は、SPI/Slave１２が割り込み信号（C-9）を出力した場合、割り込み信号の情報もSPIパケット５３に含める。この場合、SPIパケット53は、SPI/Slave12からのSPIデータを伝送しない。割り込み信号を設けた理由は、SPIプロトコルでは、SPI/Master１１のみがCS信号とSCKを制御し、SPI/Slave１２は能動的にはデータを出力できないことから、割り込み信号を出して、SPI/Master１１からの指示を待つようにしている。
　Link layer block (DLL)４１－４は、ECP４１－２から受信したSPIパケット５３を他の伝送パケットとまとめて Down Link packet５４を生成し、PHY layer block４１－５に出力する。PHY layer block ４１－５は、受信したDown Link packet５４をDown Link出力タイミングに従って、ケーブル１０３に出力する（ステップＳ１６、時刻ｔ１６）。
　M_SerDes３１のPHY layer block３１－５は、S_SerDes４１から出力されるSPI/Slave１２からのSPIパケット５３を含むDown Link packetを受信し、DLL３１－４に出力する。DLL３１－４は、受信したDown Link packet５４からSPIパケット５３を抜き出し、packet decoder(DCP)３１－３に出力する。
　M_SerDes３１内のDCP３１－３は、Master１１からSPIデータO_DB#1を受信したときに同時にMaster１１に送信されるI_DB#1を含むパケットを受信して、buffer/memory３１－１－２に格納する。有効なSPIデータI_DB#1がSPI/Slave１２から返ってきたことを示すために、buffer/memory３１－１－２は、割り込み信号M_INTをアサートする（ステップＳ１７、時刻ｔ１７）。。割り込み信号M_INTを受け取ったSPI/Master１１のコントローラ１１－３は、SPI/Slave１２からのSPIデータをM_SerDes３１から読み出すためにSPI通信を開始し、M_CSn(1)をアクティブ状態に（アサート）する（ステップＳ１８、時刻ｔ１８）。
　SPI/Master１１のコントローラ１１－３は、SCK generator１１－４を制御し、M_SCK(11-10-2)を出力させる（ステップＳ１９、時刻ｔ１９）。シフトレジスタ１１－１は、SCKに同期して、Frame#1で設定された伝送データサイズ（c-8）分だけ、M_MISOピンからデータを順次取り込む。この時、M_SerDes３１内のbuffer/memory３１－１－２は、適時SPI/Slave１２からのデータをシフトレジスタ３１－１－１に転送し、シフトレジスタ３１－１－１は、前述したようにSCK generator１１－４に同期して順次データを出力する。このデータは、M_MISOピンより取り込まれる（ステップＳ２０、時刻ｔ２０）。これに並行して、SPI/Master１１は、次にSPI/Slave１２に転送したいSPIデータをbuffer/memory１１－２から読み出してシフトレジスタ１１－１に取り込み、順次シフトレジスタ１１－１よりM_MOSIピンより出力する（ステップＳ２１、時刻ｔ２１）。必要なデータが読み出された後、buffer/memory３１－１－２は、割り込み信号M_INTをアイドル状態に戻す（デアサートする）（ステップＳ２２、時刻ｔ２２）。
　ここまでの動作で、SPI/Master１１とSPI/Slave１２間でSPIデータの転送は完了される。以上の一連の動作が、必要なSPIデータの転送回数だけ繰り返される（ステップＳ２３、時刻ｔ２３）。
　SPI/Master１１がSPI/Slave１２からの最後のSPIデータを読み出す際、SPI/Master１１は、ダミーデータを出力するためにM_CSn(1)をアサートする（ステップＳ２４、時刻ｔ２４）。このダミーデータは、無効データであり、SPIスレーブに転送する必要がないため、M_SerDes３１のシフトレジスタ３１－１－１からbuffer/memory３１－１－２に転送されることなく、破棄される（ステップＳ２５、時刻ｔ２５）。SPI/Slave１２からの最後のデータは、M_SerDes３１内のシフトレジスタ３１－１－１からM_MISOピンを通して出力されて、SPI/Master１１内のシフトレジスタ１１－１に取り込まれる（ステップＳ２６、時刻ｔ２６）。
　このように、第１の実施形態では、SPI/Master１１がSPI通信でM_SerDes３１に送信したひとまとまりのデータを、TDD方式の１フレーム期間内に、UP Linkを介してS_SerDes４１に送信するとともに、SPI/Slave１２がSPI通信でS_SerDes４１に送信したひとまとまりのデータを、Down Linkを介してM_SerDes３１に送信することができる。これにより、全二重通信方式のSPI通信と、半二重通信方式のTDD通信とを組み合わせて、SPI/Master１１とSPI/Slave１２間で、M_SerDes３１とS_SerDes４１を介してシリアル通信を行うことができる。
　（第２の実施形態）
　第２の実施形態は、SPI通信で送受信されるデータを、TDD方式の複数のフレーム期間に分割して送受信するものである。
　第２の実施形態に係る通信システム２は、図１と同様に構成されているが、SPI/Master１１がM_SerDes３１に送信するSPI制御情報が異なっている。
　図９は１フレーム期間内に分割データを伝送する処理を複数フレームにわたって繰り返す場合のタイミング図である。図１０Ａ、図１０Ｂ及び図１０Ｃは図９のタイミングで動作する通信システム２の処理手順を示すフローチャートである。
　図１０ＡのステップＳ３１～Ｓ３８（時刻ｔ３１～ｔ３８）は図７のステップＳ１～Ｓ８（時刻ｔ１～ｔ８）と同様であり、SPI/Master１１は、SPI制御情報を生成して、M_SerDes３１内のECP３１－２とDCP３１－３に設定する。ステップＳ３９以降の処理動作も、基本的には図７Ａ及び図７Ｂと同様であるが、図９、図１０Ａ、図１０Ｂ及び図１０Ｃでは、一つのSPIフレーム内に伝送されるデータを複数個に分割し、複数の分割データのそれぞれをTDDの１フレーム期間に伝送する。TDDの１フレーム期間に伝送される信号はTDDバースト信号と呼ばれる。
　SPIフレーム内のすべての分割データの転送が完了するまでの間、SPI/Master１１とM_SerDes３１の間のSlave Select信号 M_CSn(1)と、S_SerDes４１とSPI/Slave１２の間のSlave Select信号S_CSは、アクティブ状態が継続される。
　SPI/Master１１は、SPIデータの伝送を開始するためにCS信号（M_CSn(1))をアサートする（ステップＳ３５、時刻ｔ３５）。SPI/Master１１は、一つの分割データ（データブロックDB）を伝送する目的で、SCK generator１１－４にM_SCKを出力させる（ステップＳ３６、時刻ｔ３６）。
　次に、SPI/Master１１は、SCKに同期して、シフトレジスタ１１－１からSPIデータを順に出力し、M_MOSIピンから出力する（ステップＳ３７、時刻ｔ３７）。また、SPI/Master１１は、通信対象であるSPI/Slave１２に対応するCS信号をM_SerDes３１に出力する（ステップＳ３８、時刻ｔ３８）。次に、M_SerDes３１内のECP３１－２は、SPIデータとCS信号を含むパケットを生成する（ステップＳ３９、時刻ｔ３９）。このパケットは、PHY layer block３１－５で他の伝送パケットとまとめられ、UP Link packetが生成される。このUP Link packetは、UP Linkを介してS_SerDes４１に送信される。
　SPI/Master１１は、すべての分割データが送信されるまで、CS信号をアサートし続ける（ステップＳ４０、時刻ｔ４０）。SPI/Master１１は、次の分割データが送信されるまで、SCK generator１１－４からのM_SCKの出力を停止させる（ステップＳ４１、時刻ｔ４１）。
　S_SerDes４１は、受信されたパケットからCS信号とSPIデータを取得し、S_CSをアサートする（ステップＳ４２、時刻ｔ４２）。S_SerDes４１内のコントローラ４１－１－４は、SCK generator４１－１－３にS_SCKを出力させる（ステップＳ４３、時刻ｔ４３）。S_SerDes４１は、受信されたパケット内のSPIデータをいったんbuffer/memory４１－１－２に記憶させた後に、シフトレジスタ４１－１－１に転送する。シフトレジスタ４１－１－１は、S_SCKに同期してデータを順次出力する。出力されたデータは、S_MOSIピンからSPI/Slave１２に入力される（ステップＳ４４、時刻ｔ４４）。また、SPI/Slave１２内のシフトレジスタ１２－１からS_SCKに同期して出力されたデータは、S_MISOピンからS_SerDes４１に入力される（ステップＳ４５、時刻ｔ４５）。
　S_SerDes４１内のDLL４１－４は、S_MISOピンからのデータを含む伝送パケットを生成する。PHY layer block４１－５は、TDD方式で規定されるタイミングで、伝送パケットをDown Linkに送信する（ステップＳ４６、時刻ｔ４６）。
　M_SerDes３１内のDLL３１－４は、S_SerDes４１から送信された伝送パケットに含まれるSPIパケットをDCP３１－３に送信する。DCP３１－３は、Master１１からSPIデータO_DB#1を受信したときに同時にMaster１１に送信されるI_DB#1を含むパケットを受信して、buffer/memory３１－１－２に記憶する。有効なSPIデータI_DB#1がSPI/Slave１２から返ってきたことを示すために、buffer/memory３１－１－２は、割り込み信号M_INTをアサートする（ステップＳ４７、時刻ｔ４７）。
　SPI/Master１１は、M_INTがアサートされたことを検出すると、SCK generator１１－４にM_SCKを出力させる（ステップＳ４８、時刻ｔ４８）。buffer/memory１１－２は、次に伝送されるべきデータをシフトレジスタ１１－１に転送し、シフトレジスタ１１－１はM_SCKに同期させてSPIデータをM_MOSIピンから出力する（ステップＳ４９、時刻ｔ４９）。これに並行して、M_SerDes３１からM_MISOピンを介して出力されたデータをシフトレジスタ１１－１に取り込む（ステップＳ５０、時刻ｔ５０）。
　SPI/Master１１は、M_SerDes３１からの全データを読み出すと、M_INTをアイドル状態に戻す（デアサートする）（ステップＳ５１、時刻ｔ５１）。
　S_SerDes４１は、すべての分割データが送信されるまでは、S_CSのアクティブ状態（アサート）を維持する（ステップＳ５２、時刻ｔ５２）。また、S_SerDes４１内のSCK generator４１－１－３は、次のSPIデータがM_SerDes３１から送信されてくるまでは、S_SCKの出力を停止する（ステップＳ５３、時刻ｔ５３）。
　その後、ステップＳ４０～Ｓ５３の処理動作が繰り返される（ステップＳ５４、時刻ｔ５４）。M_SerDes３１が最後の分割パケットをUP Linkで送信すると（ステップＳ５５、時刻ｔ５５）、S_SerDes４１はS_SCKを出力する（ステップＳ５６、時刻ｔ５６）。そして、S_SerDes４１は、S_MOSIピンを介してSPIデータを出力するとともに（ステップＳ５７、時刻ｔ５７）、S_MISOピンを介して、SPI/Slave１２からの最後のSPIデータを受信する（ステップＳ５８、時刻ｔ５８）。
　S_SerDes４１は、最後のSPIデータを受信し終わると、S_CSをアイドル状態に（デアサート）する（ステップＳ５９、時刻ｔ５９）。また、S_SerDes４１は、最後のSPIデータを含む伝送パケットをDown LinkでM_SerDes３１に送信する（ステップＳ６０、時刻ｔ６０）。
　M_SerDes３１はステップＳ４７と同様にM_INTをアクティブ状態にする（ステップＳ６１、時刻ｔ６１）。また、M_SerDes３１は、SPI/Master１１内のSCK generator１１－４にM_SCKを出力させる（ステップＳ６２、時刻６２）。M＿SCKに同期して、シフトレジスタ３１－１－１からM_MISOピンを介して出力されたデータをSPI/Master 11内のシフトレジスタ１１－１に取り込む（ステップＳ６３～Ｓ６４、時刻ｔ６３～ｔ６４）。SPI/Master１１は、すべてのデータを取り込むと、CS信号をアイドル状態にする（ステップＳ６５、時刻ｔ６５）。また、ステップＳ６３でシフトレジスタ１１－１から出力されるデータはダミーであるため廃棄される（ステップＳ６６、時刻ｔ６６）。
　このように、第２の実施形態では、SPI/Master１１がSPI通信でM_SerDes３１に送信したひとまとまりのデータを複数に分割した各分割データを、TDD方式の複数のフレーム期間で、UP Linkを介してS_SerDes４１に送信するとともに、SPI/Slave１２がSPI通信でS_SerDes４１に送信したひとまとまりのデータを分割した各分割データを、TDD方式の複数のフレーム期間で、Down Linkを介してM_SerDes３１に送信することができる。
　（第３の実施形態）
　第３の実施形態は、SPI/Master１１が複数のSPI/Slave１２とシリアル通信を行うものである。
　図１１は第３の実施形態に係る通信装置を備えた通信システム２の要部のブロック図である。図１１には、S_SerDes４１と複数のSPI/Slave１２が図示されている。SPI/Slave１２とM_SerDes３１の内部構成は図１と同様であるため、図１１では割愛している。また、図１１では、図１と共通する構成部分に同一符号を付している。
　SPI/Master１１は、M_SerDes３１に送信されるSPI制御情報にて、通信を行いたいSPI/Slave１２のCSn信号を指定する。S_SerDes４１内のコントローラ４１－１－４は、SPI/Master１１が指定したCSn信号をアクティブ状態にする。図１１は、S_SerDes４１に２つのSPI/Slave１２＿１とSPI/Slave１２＿２が接続される例を示している。
　SPI/Master１１は、SPI/Slave１２＿１とデータ通信を行いたい場合は、SPI制御信号におけるCSn信号をCS1に設定する。これにより、S_SerDes４１内のコントローラ４１－１－４はCS1信号を出力するS_CS1ピンをアクティブ状態にする。S_CS1ピンからのCS1信号はSPI/Slave１２＿１に入力されるため、SPI/Slave１２_１はS_SerDes４１からのS_SCKに同期してSPIデータを受信するとともに、S_SerDes４１に対してS_SCKに同期してSPIデータを送信する。
　また、SPI/Master１１は、SPI/Slave１２＿２とデータ通信を行いたい場合は、SPI制御信号におけるCSn信号をCS2に設定する。これにより、S_SerDes４１内のコントローラ４１－１－４はCS2信号を出力するS_CS2ピンをアクティブ状態にする。S_CS2ピンからのCS2信号はSPI/Slave１２＿２に入力されるため、SPI/Slave１２＿２はS_SerDes４１からのS_SCKに同期してSPIデータを受信するとともに、S_SerDes４１に対してS_SCKに同期してSPIデータを送信する。
　図１１の通信システム２では、SPI/Master１１が通信したいSPI/Slave１２をSPI制御信号内のCSn信号で指定する例を示したが、図１２に示すように複数のSPI/Slave１２がディジーチェーン接続されていてもよい。
　図１２は図１１の一変形例に係る通信装置を備えた通信システム２の要部のブロック図である。図１２には、SPI/Master１１と同時にシリアル通信を行うことが可能な２つのSPI/Slave１２が図示されているが、３つ以上のSPI/Slave１２がSPI/Master１１と同時にシリアル通信を行えるようにしてもよい。
　図１２の２つのSPI/Slave１２＿１、１２＿２内のシフトレジスタ１２－１同士は、ディジーチェーンされており、SCKに同期してSPI/Slave１２＿２内のシフトレジスタ１２－１のMSBから出力されたデータは、SPI/Slave１２＿１内のシフトレジスタ１２－１のLSBに入力されるとともに、MSBから出力されたデータは、SPI通信でS_SerDes４１に送信される。
　図１２の通信装置では、SPI/Slave１２の数だけ図６のステップS24～S26の処理を繰り返す必要がある。
　このように、第３の実施形態では、SPI/Master１１がSPI制御情報内のCSn信号で個々のSPI/Slave１２を指定することで、複数のSPI/Slave１２と双方向にシリアル通信を行うことができる。また、複数のSPI/Slave１２をディジーチェーンすることで、SPI/Master１１は複数のSPI/Slave１２と同時にシリアル通信を行うことができる。
　なお、本技術は以下のような構成を取ることができる。
　（１）マスタからクロックに同期して送信されたSPI（Serial Peripheral Interface）に準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える、通信装置。
　（２）前記マスタから前記クロックに同期して送信されたSPIに準拠する第１シリアル信号群を記憶するとともに、スレーブから前記クロックに同期して送信されたSPIに準拠する第２シリアル信号群を記憶するメモリと、
　前記メモリに記憶された前記第１シリアル信号群を前記所定の通信プロトコルの第１パケットに変換するパケットエンコーダと、
　通信相手装置から受信された前記所定の通信プロトコルの第２パケットを前記第２シリアル信号群に変換するパケットデコーダと、を備える、（１）に記載の通信装置。
　（３）前記第１パケットは、前記クロックの周波数情報、極性情報、及び前記SPIに準拠する前記第１シリアル信号群のデータ信号に対する前記クロックの位相情報を含む、（２）に記載の通信装置。
　（４）前記第１パケットは、前記１つのフレーム期間内にひとまとまりのデータブロックを含むことを示す情報、又は前記複数のフレーム期間に応じて分割される複数のデータブロックを含むことを示す情報を含む、（２）又は（３）に記載の通信装置。
　（５）前記第１パケットは、前記複数のデータブロックを含む場合には、前記複数のデータブロックの総数と、前記データブロックの分割位置情報とを含む、（４）に記載の通信装置。
　（６）前記第１パケットは、前記データブロックのサイズ情報を含む、（４）又は（５）に記載の通信装置。
　（７）前記第１パケットは、前記データブロックが有効か、又は無効かを示す情報を含む、（２）乃至（６）のいずれか一項に記載の通信装置。
　（８）前記第１パケットは、前記スレーブをリセットすることを示す情報を含む、（２）乃至（７）のいずれか一項に記載の通信装置。
　（９）前記第２パケットは、前記スレーブの動作状態を示す情報と、前記スレーブからの割り込み情報との少なくとも１つを含む、（２）乃至（８）のいずれか一項に記載の通信装置。
　（１０）前記メモリは、前記第２パケットに前記割り込み情報が含まれる場合と、前記第２パケットそれ自体が前記通信相手装置から前記メモリに届いた場合とにおいて、前記スレーブの状態の読み出しを前記スレーブが要求していると判断して、前記マスタに割り込み信号を送信する、（９）に記載の通信装置。
　（１１）前記第１パケットは、前記通信相手装置又は前記スレーブを選択する前記SPIに準拠する前記第１シリアル信号群に含まれるスレイブセレクト信号の情報を含む、（２）乃至（１０）のいずれか一項に記載の通信装置。
　（１２）前記パケットエンコーダは、前記スレイブセレクト信号で選択された前記通信相手装置又は前記スレーブを宛先として、前記第１パケットを送信する、（１１）に記載の通信装置。
　（１３）前記第１シリアル信号群に含まれる各シリアル信号を前記クロックに同期させて順次前記メモリに記憶するとともに、前記第２シリアル信号群に含まれる各シリアル信号を前記クロックに同期させて順次前記マスタに送信するシフトレジスタを備える、（２）乃至（１２）のいずれか一項に記載の通信装置。
　（１４）前記通信部は、前記第１パケットを前記所定の通信プロトコルで規定された第１タイミングで送信するとともに、前記所定の通信プロトコルで規定された第２タイミングで前記第２パケットを受信する、（２）乃至（１３）のいずれか一項に記載の通信装置。
　（１５）前記パケットエンコーダは、前記マスタから送信されたスレイブセレクト信号が第１論理から第２論理に遷移すると、前記マスタからの前記第１シリアル信号群の送信が終了したと判断する、（２）乃至（１４）のいずれか一項に記載の通信装置。
　（１６）前記通信部は、前記通信相手装置との間で、ＴＤＤ（Time Division Duplex）に応じた前記通信プロトコルにて前記第１パケット及び前記第２パケットを送受する、（２）乃至（１５）のいずれか一項に記載の通信装置。
　（１７）通信相手装置からのパケットに含まれるクロック周波数情報に基づいて生成されたクロックに同期して、スレーブから送信されたSPIに準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして前記通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える、通信装置。
　（１８）前記通信相手装置から受信された所定の通信プロトコルの第１パケットを、SPIに準拠する第１シリアル信号群に変換するパケットデコーダと、
　前記第１シリアル信号群に含まれる前記クロック周波数情報に基づいて、前記クロックを発生させるクロック発生器と、
　前記クロックに同期して前記第１シリアル信号群を記憶するとともに、スレーブから前記クロックに同期して送信されたSPIに準拠する第２シリアル信号群を記憶するメモリと、
　前記メモリに記憶された前記第２シリアル信号群を前記所定の通信プロトコルの第２パケットに変換するパケットエンコーダと、を備える、（１７）に記載の通信装置。
　（１９）前記第２パケットは、前記第２シリアル信号群の１つのフレーム期間内に送信されるひとまとまりのデータブロックを含むことを示す情報、又は複数のフレーム期間に分割して送信される複数のデータブロックを含むことを示す情報とを含む、（１８）に記載の通信装置。
　（２０）前記第２パケットは、前記スレーブが前記第１シリアル信号群を受信できないビジー状態であるか否かを示す情報と、前記スレーブが受信した前記第１シリアル信号群にエラーがあるか否かを示す情報とを含む、（１８）又は（１９）に記載の通信装置。
　（２１）前記第２パケットは、マスタが前記スレーブの状態を読み出すことを要求する割り込み情報を含む、（１８）乃至（２０）のいずれか一項に記載の通信装置。
　（２２）前記第２シリアル信号群に含まれる各シリアル信号を前記メモリに記憶するとともに、前記第１シリアル信号群に含まれる各シリアル信号を前記スレーブに送信するシフトレジスタを備える、（１８）乃至（２１）のいずれか一項に記載の通信装置。
　（２３）前記通信部は、前記第２パケットを前記所定の通信プロトコルで規定された第１タイミングで送信するとともに、前記所定の通信プロトコルで規定された第２タイミングで前記第１パケットを受信する、（１８）乃至（２２）のいずれか一項に記載の通信装置。
　（２４）前記通信部は、前記通信相手装置との間で、ＴＤＤ（Time Division Duplex）に応じた前記通信プロトコルにて前記第１パケット及び前記第２パケットを送受する、（１８）乃至（２３）のいずれか一項に記載の通信装置。
　（２５）所定の通信プロトコルにてパケットを送受する第１通信装置及び第２通信装置を備え、
　前記第１通信装置は、マスタからクロックに同期して送信されたSPI（Serial Peripheral Interface）に準拠する第１シリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして前記第２通信装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記第２通信装置に送信する第１通信部を有し、
　前記第２通信装置は、前記第１通信装置からのパケットに含まれるクロック周波数情報に基づいて生成されたクロックに同期して、スレーブから送信されたSPIに準拠する第２シリアル信号群を、前記所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして前記第１通信装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記第１通信装置に送信する、通信システム。
　（２６）前記第１通信装置は、
　マスタから第１クロックに同期して送信された前記第１シリアル信号群を記憶するとともに、スレーブから前記第１クロックに同期して送信された前記第２シリアル信号群を記憶する第１メモリと、
　前記第１メモリに記憶された第１シリアル信号群を前記所定の通信プロトコルの第１パケットに変換する第１パケットエンコーダと、
　前記第２通信装置から受信された前記所定の通信プロトコルの第２パケットを前記第２シリアル信号群に変換する第１パケットデコーダと、
　前記第１パケットを前記所定の通信プロトコルで規定されたタイミングで送信するとともに、前記所定の通信プロトコルで規定されたタイミングで前記第２パケットを受信する第１通信部と、を有し、
　前記第２通信装置は、
　受信された前記第１パケットを、前記第１シリアル信号群に変換する第２パケットデコーダと、
　前記第１シリアル信号群に含まれるクロック周波数情報に基づいて、第２クロックを発生させるクロック発生器と、
　前記第２クロックに同期して、前記第１シリアル信号群を記憶するとともに、前記スレーブから前記第２クロックに同期して送信された前記第２シリアル信号群を記憶する第２メモリと、
　前記第２メモリに記憶された前記第２シリアル信号群を前記第２パケットに変換するパケットエンコーダと、
　前記第２パケットを前記所定の通信プロトコルで規定されたタイミングで送信するとともに、前記所定の通信プロトコルで規定されたタイミングで前記第１パケットを受信する第２通信部と、を有する、（２５）記載の通信システム。
　マスタからクロックに同期して送信されたSPIに準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える、通信方法。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１ａ　通信装置、１ｂ　通信装置、２　通信システム、１１　SPI/Master、１１－１　順次シフトレジスタ、１１－１　シフトレジスタ、１１－２　buffer/memory、１１－３　コントローラ、１１－４　SCK generator、１２　SPI/Slave、１２－１　シフトレジスタ、１２－２　buffer/memory、３１　M_SerDes、３１－１　ＳＰＩブロック、３１－１－１　シフトレジスタ、３１－１－２　buffer/memory、３１－３　packet decoder(DCP)、３１－５　PHY layer block、３２　peripheral devices、４１　S_SerDes、４１－１　SPIブロック、４１－１－１　シフトレジスタ、４１－１－２　buffer/memory、４１－１－３　SCK generator 、４１－１－４　コントローラ、４１－２　packet encoder(ECP)、４１－３　packet decoder(DCP)、４１－４　Link layer block(DLL)、４１－５　PHY layer block、４２　peripheral devices、５１　SPIパケット、５２　UP Link packet、５３　SPIパケット、５４　Down Link packet、１０３　ケーブル

Claims (27)

  1. 　マスタからクロックに同期して送信されたSPI（Serial Peripheral Interface）に準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える、通信装置。
  2. 　前記マスタから前記クロックに同期して送信されたSPIに準拠する第１シリアル信号群を記憶するとともに、スレーブから前記クロックに同期して送信されたSPIに準拠する第２シリアル信号群を記憶するメモリと、
    　前記メモリに記憶された前記第１シリアル信号群を前記所定の通信プロトコルの第１パケットに変換するパケットエンコーダと、
    　通信相手装置から受信された前記所定の通信プロトコルの第２パケットを前記第２シリアル信号群に変換するパケットデコーダと、を備える、請求項１に記載の通信装置。
  3. 　前記第１パケットは、前記クロックの周波数情報、極性情報、及び前記SPIに準拠する前記第１シリアル信号群のデータ信号に対する前記クロックの位相情報を含む、請求項２に記載の通信装置。
  4. 　前記第１パケットは、前記１つのフレーム期間内にひとまとまりのデータブロックを含むことを示す情報、又は前記複数のフレーム期間に応じて分割される複数のデータブロックを含むことを示す情報を含む、請求項２に記載の通信装置。
  5. 　前記第１パケットは、前記複数のデータブロックを含む場合には、前記複数のデータブロックの総数と、前記データブロックの分割位置情報とを含む、請求項４に記載の通信装置。
  6. 　前記第１パケットは、前記データブロックのサイズ情報を含む、請求項４に記載の通信装置。
  7. 　前記第１パケットは、前記データブロックが有効か、又は無効かを示す情報を含む、請求項２に記載の通信装置。
  8. 　前記第１パケットは、前記スレーブをリセットすることを示す情報を含む、請求項２に記載の通信装置。
  9. 　前記第２パケットは、前記スレーブの動作状態を示す情報と、前記スレーブからの割り込み情報との少なくとも１つを含む、請求項２に記載の通信装置。
  10. 　前記メモリは、前記第２パケットに前記割り込み情報が含まれる場合と、前記第２パケットそれ自体が前記通信相手装置から前記メモリに届いた場合とにおいて、、前記スレーブの状態の読み出しを前記スレーブが要求していると判断して、前記マスタに割り込み信号を送信する、請求項９に記載の通信装置。
  11. 　前記第１パケットは、前記通信相手装置又は前記スレーブを選択する前記SPIに準拠する前記第１シリアル信号群に含まれるスレイブセレクト信号の情報を含む、請求項２に記載の通信装置。
  12. 　前記パケットエンコーダは、前記スレイブセレクト信号で選択された前記通信相手装置又は前記スレーブを宛先として、前記第１パケットを送信する、請求項１１に記載の通信装置。
  13. 　前記第１シリアル信号群に含まれる各シリアル信号を前記クロックに同期させて順次前記メモリに記憶するとともに、前記第２シリアル信号群に含まれる各シリアル信号を前記クロックに同期させて順次前記マスタに送信するシフトレジスタを備える、請求項２に記載の通信装置。
  14. 　前記通信部は、前記第１パケットを前記所定の通信プロトコルで規定された第１タイミングで送信するとともに、前記所定の通信プロトコルで規定された第２タイミングで前記第２パケットを受信する、請求項２に記載の通信装置。
  15. 　前記パケットエンコーダは、前記マスタから送信されたスレイブセレクト信号が第１論理から第２論理に遷移すると、前記マスタからの前記第１シリアル信号群の送信が終了したと判断する、請求項２に記載の通信装置。
  16. 　前記通信部は、前記通信相手装置との間で、ＴＤＤ（Time Division Duplex）に応じた前記通信プロトコルにて前記第１パケット及び前記第２パケットを送受する、請求項２に記載の通信装置。
  17. 　通信相手装置からのパケットに含まれるクロック周波数情報に基づいて生成されたクロックに同期して、スレーブから送信されたSPIに準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして前記通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える、通信装置。
  18. 　前記通信相手装置から受信された所定の通信プロトコルの第１パケットを、SPIに準拠する第１シリアル信号群に変換するパケットデコーダと、
    　前記第１シリアル信号群に含まれる前記クロック周波数情報に基づいて、前記クロックを発生させるクロック発生器と、
    　前記クロックに同期して前記第１シリアル信号群を記憶するとともに、スレーブから前記クロックに同期して送信されたSPIに準拠する第２シリアル信号群を記憶するメモリと、
    　前記メモリに記憶された前記第２シリアル信号群を前記所定の通信プロトコルの第２パケットに変換するパケットエンコーダと、を備える、請求項１７に記載の通信装置。
  19. 　前記第２パケットは、前記第２シリアル信号群の１つのフレーム期間内に送信されるひとまとまりのデータブロックを含むことを示す情報、又は複数のフレーム期間に分割して送信される複数のデータブロックを含むことを示す情報とを含む、請求項１８に記載の通信装置。
  20. 　前記第２パケットは、前記スレーブが前記第１シリアル信号群を受信できないビジー状態であるか否かを示す情報と、前記スレーブが受信した前記第１シリアル信号群にエラーがあるか否かを示す情報とを含む、請求項１８に記載の通信装置。
  21. 　前記第２パケットは、マスタが前記スレーブの状態を読み出すことを要求する割り込み情報を含む、請求項１８に記載の通信装置。
  22. 　前記第２シリアル信号群に含まれる各シリアル信号を前記メモリに記憶するとともに、前記第１シリアル信号群に含まれる各シリアル信号を前記スレーブに送信するシフトレジスタを備える、請求項１８に記載の通信装置。
  23. 　前記通信部は、前記第２パケットを前記所定の通信プロトコルで規定された第１タイミングで送信するとともに、前記所定の通信プロトコルで規定された第２タイミングで前記第１パケットを受信する、請求項１８に記載の通信装置。
  24. 　前記通信部は、前記通信相手装置との間で、ＴＤＤ（Time Division Duplex）に応じた前記通信プロトコルにて前記第１パケット及び前記第２パケットを送受する、請求項１８に記載の通信装置。
  25. 　所定の通信プロトコルにてパケットを送受する第１通信装置及び第２通信装置を備え、
    　前記第１通信装置は、マスタからクロックに同期して送信されたSPI（Serial Peripheral Interface）に準拠する第１シリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして前記第２通信装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記第２通信装置に送信する第１通信部を有し、
    　前記第２通信装置は、前記第１通信装置からのパケットに含まれるクロック周波数情報に基づいて生成されたクロックに同期して、スレーブから送信されたSPIに準拠する第２シリアル信号群を、前記所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして前記第１通信装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記第１通信装置に送信する、通信システム。
  26. 　前記第１通信装置は、
    　マスタから第１クロックに同期して送信された前記第１シリアル信号群を記憶するとともに、スレーブから前記第１クロックに同期して送信された前記第２シリアル信号群を記憶する第１メモリと、
    　前記第１メモリに記憶された第１シリアル信号群を前記所定の通信プロトコルの第１パケットに変換する第１パケットエンコーダと、
    　前記第２通信装置から受信された前記所定の通信プロトコルの第２パケットを前記第２シリアル信号群に変換する第１パケットデコーダと、
    　前記第１パケットを前記所定の通信プロトコルで規定されたタイミングで送信するとともに、前記所定の通信プロトコルで規定されたタイミングで前記第２パケットを受信する第１通信部と、を有し、
    　前記第２通信装置は、
    　受信された前記第１パケットを、前記第１シリアル信号群に変換する第２パケットデコーダと、
    　前記第１シリアル信号群に含まれるクロック周波数情報に基づいて、第２クロックを発生させるクロック発生器と、
    　前記第２クロックに同期して、前記第１シリアル信号群を記憶するとともに、前記スレーブから前記第２クロックに同期して送信された前記第２シリアル信号群を記憶する第２メモリと、
    　前記第２メモリに記憶された前記第２シリアル信号群を前記第２パケットに変換するパケットエンコーダと、
    　前記第２パケットを前記所定の通信プロトコルで規定されたタイミングで送信するとともに、前記所定の通信プロトコルで規定されたタイミングで前記第１パケットを受信する第２通信部と、を有する、請求項２５に記載の通信システム。
  27. 　マスタからクロックに同期して送信されたSPIに準拠するシリアル信号群を、所定の通信プロトコルの１つのフレーム期間内にひとまとまりのデータブロックとして通信相手装置に送信するか、又は複数のフレーム期間に応じて分割される複数のデータブロックとして前記通信相手装置に送信する通信部を備える、通信方法。
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