JPH07235926A

JPH07235926A - パケット送信・受信回路

Info

Publication number: JPH07235926A
Application number: JP2434994A
Authority: JP
Inventors: Yasuhiro Tazoe; 靖宏田副; Hidemi Kaise; 英巳貝瀬; Kyota Shimizu; 恭太清水
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-02-22
Filing date: 1994-02-22
Publication date: 1995-09-05

Abstract

(57)【要約】【目的】メモリ使用率を向上させ、しかも全体構成を
簡単、小型にする。【構成】伝送網側から与えられた受信パケットの遅延
ゆらぎを吸収する受信系ＦＩＦＯメモリと、装置内伝送
路からのデータを伝送網側にパケット送信する処理系に
介在する送信系ＦＩＦＯメモリとを有するパケット送信
・受信回路に関する。受信系ＦＩＦＯメモリと送信系Ｆ
ＩＦＯメモリとして同一のメモリ２を共用すると共に、
この共用メモリのアクセスを制御するメモリ制御部１５
を設けた。このメモリ制御部は、受信系ＦＩＦＯメモリ
としての共用メモリに対する書込み要求及び読出し要
求、並びに、送信系ＦＩＦＯメモリとしての共用メモリ
に対する書込み要求及び読出し要求の競合を調停して共
用メモリをアクセスさせる競合調停回路を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送網と装置内部との
間等に介在するパケット送信・受信回路に関し、例え
ば、非同期転送モード（ＡＴＭ）のアダプテーションレ
イヤ処理に関連するＦＩＦＯメモリ（ＦＩＦＯメモリ）
回りの改良構成として適用し得る。

【０００２】

【従来の技術】例えば、電話網に代表される既存の同期
転送モード（ＳＴＭ）網と、ＡＴＭ網とを結合させるた
めには、ＡＴＭアダプテーションレイヤ・タイプ１の機
能の実現が必要である。

【０００３】すなわち、受信側について例を挙げて説明
すると、受信したＡＴＭセルをＡＴＭセルヘッダ、ＳＡ
Ｒ（セル分割・組立サブレイヤ）−ＰＤＵ（プロトコル
データユニット）ヘッダ及びＳＡＲ−ＰＤＵペイロード
に分解すると共に、ＡＴＭセルヘッダ内のＶＰＩ／ＶＣ
Ｉに従って、ＳＡＲ−ＰＤＵペイロードをセル遅延揺ら
ぎ吸収用バッファ（ＦＩＦＯメモリ）に格納し、また、
ＳＡＲ−ＰＤＵヘッダに基づいてシーケンス番号の連続
性や誤り検出等を行ない、格納したデータをＳＴＭハイ
ウェイのタイムスロット周期によって読出すような処理
が実行される。一方、送信側においては、かかる処理の
逆処理が実行される。

【０００４】上述のような処理を行なうセル受信回路
を、１又は複数個の集積回路（ＬＳＩ）によって実現す
ることが検討され、また、セル送信回路も、１又は複数
個の集積回路（ＬＳＩ）によって実現することが検討さ
れており、しかも相互に独立に実現されることが検討さ
れている（下記文献参照）。

【０００５】文献『田島一幸、河合正昭、内藤英俊、滝
澤雄二、井口一雄、中村則和、関戸雅美著、「ＡＴＭシ
ステム用2.4 Ｇb/s ＡＴＭセル送受信処理ＬＳＩの開
発」、１９９３年電子情報通信学会秋季大会、Ｂ−６７
５』このようなセル受信回路やセル送信回路において、
セル遅延揺らぎ吸収用等のバッファ（ＦＩＦＯメモリ）
として用いられるメモリに、既存のＲＡＭを適用してい
るものがある。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のセル受信回路やセル送信回路に関連して、以下
のような欠点があった。

【０００７】セル遅延揺らぎ吸収用バッファ（ＦＩＦＯ
メモリ）として既存のＲＡＭを用いている従来のセル受
信回路においては、ＲＡＭは上記用途の専用メモリとな
っており、ＦＩＦＯメモリとして必要な最大容量と一致
する容量のＲＡＭが存在しない場合、ＲＡＭ内に不使用
部分が生じてこのメモリ領域が無駄となる。このような
ことは、セル送信回路側についても同様に言える。

【０００８】その結果、ＦＩＦＯメモリとしての使用容
量に対して適当な容量のＲＡＭがない場合、送信側及び
受信側のそれぞれで無駄なメモリ領域が生じ、処理シス
テム全体から見るとかなり多くなってしまう。しかも、
ＦＩＦＯメモリに対する同じような構成の制御回路を、
送信側及び受信側のそれぞれが備えていた。

【０００９】因に、上記文献に記載のように、ＦＩＦＯ
メモリをアダプテーションレイヤ処理用の集積回路（Ｌ
ＳＩ）内に作り込めば、ＦＩＦＯメモリの存在のために
無駄なメモリ領域が生じることはなくなる。しかし、セ
ル送信回路及びセル受信回路の双方にメモリが存在する
ことにはかわりはなく、同じような構成の制御回路を、
送信側及び受信側のそれぞれが備えていることになる。
また、ＦＩＦＯメモリ領域に面積等が割かれるため、ア
ダプテーションレイヤ処理を実行する構成を１個の集積
回路は実現できず、上記文献のようにかなり多数の集積
回路が必要となる（装置内伝送路側の処理ＩＣまで考慮
すると４個）。

【００１０】上記のような課題は、ＡＴＭセルを取扱う
セル送信回路（パケット送信回路）やセル受信回路（パ
ケット受信回路）について生じているだけでなく、他の
パケットを取扱う伝送路側と装置側とのインタフェース
部分における送信・受信構成について同様に生じてい
る。

【００１１】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、伝送網側から与えられた受信パ
ケットの遅延ゆらぎを吸収する受信系ＦＩＦＯメモリ
と、装置内伝送路からのデータを伝送網側にパケット送
信する処理系に介在する送信系ＦＩＦＯメモリとを有す
るパケット送信・受信回路において、以下のようにし
た。

【００１２】すなわち、受信系ＦＩＦＯメモリと送信系
ＦＩＦＯメモリとして同一のメモリを共用すると共に、
この共用メモリのアクセスを制御するメモリ制御部を設
け、メモリ制御部が、受信系ＦＩＦＯメモリとしての共
用メモリに対する書込み要求及び読出し要求、並びに、
送信系ＦＩＦＯメモリとしての共用メモリに対する書込
み要求及び読出し要求の競合を調停して共用メモリをア
クセスさせる競合調停回路を備える。

【００１３】

【作用】本発明のパケット送信・受信回路においては、
単一のメモリを、伝送網側から与えられた受信パケット
の遅延ゆらぎを吸収する受信系ＦＩＦＯメモリと、装置
内伝送路からのデータを伝送網側にパケット送信する処
理系に介在する送信系ＦＩＦＯメモリとで共用させるこ
とで、メモリにおける不使用部分を少なくして有効に用
いると共に、メモリ制御構成を共用化して全体構成を簡
単、小型（占有面積の縮小を含む）にしたものである。

【００１４】

【実施例】

（Ａ）第１実施例以下、本発明をＡＴＭシステムに適用した第１実施例の
セル送信・受信回路（パケット送信・受信回路）を、図
面を参照しながら詳述する。この第１実施例のセル送信
・受信回路は、ＡＴＭアダプテーションレイヤ・タイプ
１機能を実現し得るものであり、その全体構成を図１に
示している。

【００１５】図１において、第１実施例のセル送信・受
信回路は、集積回路（ＬＳＩ）構成のセル送信・受信回
路本体１と外部メモリ２とでなり、セル送信・受信回路
本体１には、後述するようにＦＩＦＯメモリとして動作
するＲＡＭ構成の外部メモリ２が接続されている。な
お、セル送信・受信回路本体１には、当該セル送信・受
信回路を有する装置全体の動作を制御するＣＰＵ３も接
続されている。

【００１６】セル送信・受信回路本体１は、ＡＡＬ（Ａ
ＴＭアダプテーションレイヤ）処理部１０、セル分解部
１１、セル組立部１２、ＳＴＭハイウェイ送信部１３、
ＳＴＭハイウェイ受信部１４、外部メモリ制御部１５及
びＣＰＵインタフェース部１６からなる。

【００１７】ＡＡＬ処理部１０は、例えばＩＴＵ−Ｔ勧
告Ｉ．３６３に基づくＡＴＭアダプテーションレイヤ・
タイプ１の送信処理や受信処理を行なうものである。例
えば、ユーザ情報の分割・組立、セル遅延揺らぎ吸収、
セル損失及び誤ったセル挿入の処理、受信側での送信ク
ロック周波数の回復、受信側におけるソースのデータ構
造の再生等の処理機能を担っている。

【００１８】セル分解部１１は、伝送網側から受信した
ＡＴＭセルを、ＡＴＭセルヘッダ、ＳＡＲ（セル分割・
組立サブレイヤ）−ＰＤＵ（プロトコルデータユニッ
ト）ヘッダ、ＳＡＲ−ＰＤＵペイロードに分解する。セ
ル分解部１１は、分解して得たＡＴＭセルヘッダ及びＳ
ＡＲ−ＰＤＵヘッダをＡＡＬ処理部１０に与えると共
に、ＳＡＲ−ＰＤＵペイロードを内部バッファに保持し
つつ外部メモリ２に対するアクセス要求と共に外部メモ
リ制御部１５に与える。

【００１９】セル組立部１２は、ＡＡＬ処理部１０から
与えられたＡＴＭセルヘッダ及びＳＡＲ−ＰＤＵヘッダ
と、外部メモリ制御部１５から与えられたＳＡＲ−ＰＤ
Ｕペイロードとから、ＡＴＭセルを組み立てて伝送網側
に送出するものである。なお、セル組立部１２は、ＡＴ
Ｍセルを組み立てるために、ＳＡＲ−ＰＤＵペイロード
が必要となったときに、外部メモリ制御部１５に対して
外部メモリ２に対するアクセス要求を送出する。

【００２０】ＳＴＭハイウェイ送信部１３は、外部メモ
リ制御部１５に対して外部メモリ２のアクセス要求を与
えて、外部メモリ２からデータを取り出し、ＳＴＭハイ
ウェイにおけるタイムスロットにそのデータを挿入して
出力するものである。

【００２１】ＳＴＭハイウェイ受信部１４は、ＳＴＭハ
イウェイからタイムスロットに挿入されて与えられたデ
ータを内部バッファに保持しつつ、外部メモリ制御部１
５に対し、外部メモリ２のアクセス要求と共に与えて、
外部メモリ２に格納させるものである。

【００２２】外部メモリ制御部１５は、各部から与えら
れたアクセス要求に応じて外部メモリ２を制御するもの
であり、各部から与えられたデータを外部メモリ２に書
き込んだり、外部メモリ２からデータを読み出したりす
るものである。外部メモリ制御部１５は、外部メモリ２
をＦＩＦＯメモリとして動作するように制御する。ま
た、外部メモリ制御部１５は、各部からの外部メモリ２
に対するアクセス要求が競合した場合の調停も行なうも
のである。また、ＡＡＬ処理部１０の制御下で、セル損
失及び誤ったセル挿入の処理等を行なうものである。

【００２３】ＣＰＵインタフェース部１６は、外部ＣＰ
Ｕ３からの指示に応じて、当該セル送信・受信回路本体
１の内部状態を所定状態に設定したり、所定データをＣ
ＰＵ３に送出したりなどするものである。

【００２４】図２は、この第１実施例の外部メモリ制御
部１５の詳細構成を示すものであり、外部メモリ２のア
クセスに係る構成だけを取り出して示している。すなわ
ち、アイドルセルの挿入構成等は省略している。

【００２５】図２において、外部メモリ制御部１５は、
競合調停回路２０、アドレスポインタ２１、アドレス変
換部２２及びデータバスセレクタ２３を備えている。

【００２６】競合調停回路２０には、セル分解部１１、
セル組立部１２、ＳＴＭハイウェイ送信部１３又はＳＴ
Ｍハイウェイ受信部１４からのアクセス要求信号ＲＥＱ
−Ａ、ＲＥＱ−Ｂ、ＲＥＱ−Ｃ又はＲＥＱ−Ｄが入力さ
れるようになされている。競合調停回路２０は、入力さ
れたアクセス要求信号を保持し、出力信号の形成タイミ
ングにおいて、保持しているアクセス要求信号が１個の
場合にはそのアクセス要求信号に応じた出力信号を形成
し、保持しているアクセス要求信号が２個以上の場合に
は最優先のアクセス要求信号に応じた出力信号を形成す
る。

【００２７】この第１実施例の場合、例えば、セル分解
部１１からのアクセス要求信号ＲＥＱ−Ａ、セル組立部
１２からのアクセス要求信号ＲＥＱ−Ｂ、ＳＴＭハイウ
ェイ送信部１３からのアクセス要求信号ＲＥＱ−Ｃ、Ｓ
ＴＭハイウェイ受信部１４からのアクセス要求信号ＲＥ
Ｑ−Ｄの順に優先順位（ＲＥＱ−Ａが最も高い）が設定
されている。

【００２８】また、この第１実施例の競合調停回路２０
は、出力信号として、例えば、ＡＴＭセルの受信系に係
る構成からのアクセス要求信号を選択しているか送信系
に係る構成からのアクセス要求信号を選択しているかを
示す信号Ｔｘ／Ｒｘと、外部メモリ２に対する要求アク
セスが読出しか又は書込みかを示す信号Ｒ／Ｗとを送出
する。なお、図示は省略しているが、動作停止を指示す
る信号等を出力しても良い。ここで、ＡＴＭセルの受信
系とはセル分解部１１−外部メモリ２−ＳＴＭハイウェ
イ送信部１３の処理系列であり、ＡＴＭセルの送信系と
はＳＴＭハイウェイ受信部１４−外部メモリ２−セル組
立部１２の処理系列である。

【００２９】競合調停回路２０は、調停の結果、アクセ
ス要求信号ＲＥＱ−Ａを選択したときには、出力信号Ｔ
ｘ／Ｒｘを受信系にかつ出力信号Ｒ／Ｗを書込みに設定
し、アクセス要求信号ＲＥＱ−Ｂを選択したときには、
出力信号Ｔｘ／Ｒｘを送信系にかつ出力信号Ｒ／Ｗを読
出しに設定し、アクセス要求信号ＲＥＱ−Ｃを選択した
ときには、出力信号Ｔｘ／Ｒｘを受信系にかつ出力信号
Ｒ／Ｗを読出しに設定し、アクセス要求信号ＲＥＱ−Ｄ
を選択したときには、出力信号Ｔｘ／Ｒｘを送信系にか
つ出力信号Ｒ／Ｗを書込みに設定する。

【００３０】この第１実施例の場合、外部メモリ２のメ
モリ空間の全体又は一部は、図３（ｂ）に示すように、
受信系に係るＦＩＦＯメモリとして用いられる領域２−
Ｒと、送信系に係るＦＩＦＯメモリとして用いられる領
域２−Ｔとに分割されている。

【００３１】アドレスポインタ２１も、図３（ａ）に示
すように、ＡＴＭセルの受信系と送信系とに関連して２
個の部分に別れており、受信系及び送信系のそれぞれに
ついて、ライトポインタ及びリードポインタの値２１−
ＲＷ及び２１−ＲＲ、２１−ＴＷ及び２１−ＴＲを保持
している。例えば、ＡＴＭセルの受信系に係るライトポ
インタの値２１−ＲＷは、外部メモリ２における受信系
用のＦＩＦＯメモリ領域２−Ｒにおける直前の書込み位
置を、ＦＩＦＯメモリ領域２−Ｒにおける相対的な位置
で示したものであり、それ自体が外部メモリ２の絶対的
なアドレスを指示するものではない。他のポインタの値
も同様である。

【００３２】アドレスポインタ２１には、競合調停回路
２０からの出力信号Ｔｘ／Ｒｘ及びＲ／Ｗが与えられ
る。アドレスポインタ２１は、出力信号Ｔｘ／Ｒｘが受
信系を指示し、かつ、出力信号Ｒ／Ｗが書込みを指示し
ているときには、受信系のライトポインタの値２１−Ｒ
Ｗを１インクリメントし、そのインクリメント後の値を
送信系又は受信系を明らかにしてアドレス変換部２２に
出力する。アドレスポインタ２１は、出力信号Ｔｘ／Ｒ
ｘと出力信号Ｒ／Ｗの他の組合わせのときも、同様にし
て、その組合わせで定まるポインタの値を１インクリメ
ントし、そのインクリメント後の値を送信系又は受信系
を明らかにしてアドレス変換部２２に出力する。

【００３３】なお、保持されているポインタの値が最大
値の場合には（ＦＩＦＯメモリ領域の最終エリアに対応
している場合には）、１インクリメントではなく初期値
（ＦＩＦＯメモリ領域の先頭エリアの対応値）に更新す
る。

【００３４】アドレス変換部２２は、アドレスポインタ
２１から与えられたポインタの値を、外部メモリ２のア
ドレスデータに変換して、外部メモリ２に接続されてい
るアドレスバスＡＤＤに出力する。

【００３５】データバスセレクタ２３には、セル分解部
１１、セル組立部１２、ＳＴＭハイウェイ送信部１３及
びＳＴＭハイウェイ受信部１４からそれぞれ延出されて
いるデータバスＤＡＴ−Ａ、ＤＡＴ−Ｂ、ＤＡＴ−Ｃ及
びＤＡＴ−Ｄが接続されており、また、外部メモリ２か
ら延出されているデータバスＤＡＴにも接続されてい
る。

【００３６】データバスセレクタ２３は、例えば３ステ
ートバッファ素子構成の複数のドライバでなる書込みデ
ータ選択部２３Ｗと、例えば３ステートバッファ素子構
成の複数のドライバでなる読出しデータ選択部２３Ｒと
でなる。書込みデータ選択部２３Ｗは、入力側において
データバスＤＡＴ−Ａ及びＤＡＴ−Ｄが接続されてお
り、出力側においてデータバスＤＡＴが接続されてい
る。また、読出しデータ選択部２３Ｒは、入力側におい
てデータバスＤＡＴが接続されており、出力側において
データバスＤＡＴ−Ｂ及びＤＡＴ−Ｃが接続されてい
る。

【００３７】このデータバスセレクタ２３にも、競合調
停回路２０からの出力信号Ｔｘ／Ｒｘ及びＲ／Ｗが与え
られる。データバスセレクタ２３は、出力信号Ｔｘ／Ｒ
ｘが受信系を指示し、かつ出力信号Ｒ／Ｗが書込みを指
示しているときには、データバスＤＡＴ−Ａと共通デー
タバスＤＡＴとを接続させ、出力信号Ｔｘ／Ｒｘが送信
系を指示し、かつ出力信号Ｒ／Ｗが読出しを指示してい
るときには、データバスＤＡＴ−Ｂと共通データバスＤ
ＡＴとを接続させ、出力信号Ｔｘ／Ｒｘが受信系を指示
し、かつ出力信号Ｒ／Ｗが読出しを指示しているときに
は、データバスＤＡＴ−Ｃと共通データバスＤＡＴとを
接続させ、出力信号Ｔｘ／Ｒｘが送信系を指示し、かつ
出力信号Ｒ／Ｗが書込みを指示しているときには、デー
タバスＤＡＴ−Ｄと共通データバスＤＡＴとを接続させ
る。

【００３８】外部メモリ２には、競合調停回路２０から
の出力信号Ｒ／Ｗが読出し／書込みの制御信号として与
えられる。

【００３９】かくして、外部メモリ２は、出力信号Ｒ／
Ｗが指示している読出し又は書込みを、アドレスバスＡ
ＤＤ上のアドレスデータが規定するメモリ領域に対して
行ない、データバスＤＡＴにデータを出力し、又は、デ
ータバスＤＡＴ上のデータを取り込む。

【００４０】次に、以上のような構成を有する第１実施
例のセル送信・受信回路の動作を、図４を参照しながら
外部メモリ制御部１５の動作を中心に説明する。

【００４１】セル分解部１１、セル組立部１２、ＳＴＭ
ハイウェイ送信部１３及びＳＴＭハイウェイ受信部１４
はそれぞれ、独立に動作し、外部メモリ２に対するアク
セス要求信号ＲＥＱ−Ａ、ＲＥＱ−Ｂ、ＲＥＱ−Ｃ、Ｒ
ＥＱ−Ｄを非同期に発生する。ここでは、図４の時点ｔ
１に示すように、これら４種類のアクセス要求信号ＲＥ
Ｑ−Ａ、ＲＥＱ−Ｂ、ＲＥＱ−Ｃ及びＲＥＱ−Ｄが同時
に発生したとして説明する。この場合、セル分解部１１
及びＳＴＭハイウェイ受信部１４は、外部メモリ２に対
する書込みを要求しているので、自己に接続されている
データバスＤＡＴ−Ａ及びＤＡＴ−Ｄにデータを出力す
る（アクセス要求信号と完全に同期している必要はない
が、図４では完全に同期しているとして図示してい
る）。

【００４２】このような状況下では、競合調停回路２０
は、最優先のアクセス要求信号ＲＥＱ−Ａを選択し、信
号Ｔｘ／ＲＸを受信系を示すものにすると共に、信号Ｒ
／Ｗを書込みを指示するものとする。

【００４３】これにより、アドレスポインタ２１は、保
持していた受信系のライトポインタの値２１−ＲＷを１
インクリメントした値をアドレス変換部２２に変換し、
アドレス変換部２２は、これに応じたセル受信系用のＦ
ＩＦＯメモリ領域２−Ｒ内のエリアを規定するアドレス
データを出力する。一方、データバスセレクタ２３にお
いては、セル分解部１１から延出されているデータバス
ＤＡＴ−Ａを外部メモリ２に接続されているデータバス
ＤＡＴに接続させる。また、外部メモリ２には、書込み
を指示する信号Ｒ／Ｗも与えられている。かくして、外
部メモリ２のアドレスデータが指示するエリアに、デー
タバスＤＡＴ−Ａ（ＤＡＴ）上のデータＡ１が格納され
る。

【００４４】競合調停回路２０は、例えば外部から与え
られる図示しないクロック信号に基づいて、１個のアク
セス要求信号を選択した場合の経過時間をとらえてお
り、所定時間経過すると、アクセス要求信号が残ってい
るか確認する。ここでは、アクセス要求信号ＲＥＱ−
Ｂ、ＲＥＱ−Ｃ及びＲＥＱ−Ｄが残っており、その中で
は、アクセス要求信号ＲＥＱ−Ｂが最優先であるのでこ
の要求信号を選択し、信号Ｔｘ／ＲＸを送信系を示すも
のにすると共に、信号Ｒ／Ｗを読出しを指示するものと
する。

【００４５】これにより、アドレスポインタ２１は、保
持していた送信系のリードポインタの値２１−ＴＲを１
インクリメントした値をアドレス変換部２２に変換し、
アドレス変換部２２は、これに応じたセル送信系用のＦ
ＩＦＯメモリ領域２−Ｔ内のエリアを規定するアドレス
データを出力する。一方、データバスセレクタ２３にお
いては、セル組立部１２から延出されているデータバス
ＤＡＴ−Ｂを外部メモリ２に接続されているデータバス
ＤＡＴに接続させる。また、外部メモリ２には、読出し
を指示する信号Ｒ／Ｗも与えられている。かくして、外
部メモリ２のアドレスデータが指示するエリアから、デ
ータバスＤＡＴ上にデータＢ１が読み出され、このデー
タＢ１がさらにデータバスＤＡＴ−Ｂを介してセル組立
部１２に与えられて取り込まれる（セル組立部１２内の
バッファに格納される）。

【００４６】競合調停回路２０が、次に、アクセス要求
信号が残っているかを確認したタイミングでは、アクセ
ス要求信号ＲＥＱ−Ｃ及びＲＥＱ−Ｄが残っており、そ
の中では、アクセス要求信号ＲＥＱ−Ｃが優先であるの
でこの要求信号を選択し、信号Ｔｘ／ＲＸを受信系を示
すものにすると共に、信号Ｒ／Ｗを読出しを指示するも
のとする。

【００４７】これにより、アドレスポインタ２１は、保
持していた受信系のリードポインタの値２１−ＲＲを１
インクリメントした値をアドレス変換部２２に変換し、
アドレス変換部２２は、これに応じたセル受信系用のＦ
ＩＦＯメモリ領域２−Ｒ内のエリアを規定するアドレス
データを出力する。一方、データバスセレクタ２３にお
いては、ＳＴＭハイウェイ送信部１３から延出されてい
るデータバスＤＡＴ−Ｃを外部メモリ２に接続されてい
るデータバスＤＡＴに接続させる。また、外部メモリ２
には、読出しを指示する信号Ｒ／Ｗも与えられている。
かくして、外部メモリ２のアドレスデータが指示するエ
リアから、データバスＤＡＴ上にデータＣ１が読み出さ
れ、このデータＣ１がさらにデータバスＤＡＴ−Ｃを介
してＳＴＭハイウェイ送信部１３に与えられて取り込ま
れる（その内部のバッファに格納される）。

【００４８】なお、このデータＣ１は、過去において、
セル分解部１１から外部メモリ２に与えられ、そのセル
受信系のＦＩＦＯメモリ領域２−Ｒに格納されていたも
のである。

【００４９】競合調停回路２０が、次に、アクセス要求
信号が残っているかを確認したタイミングでは、アクセ
ス要求信号ＲＥＱ−Ｄだけが残っているので、競合調停
回路２０は、この要求信号を選択し、信号Ｔｘ／ＲＸを
送信系を示すものにすると共に、信号Ｒ／Ｗを書込みを
指示するものとする。

【００５０】これにより、アドレスポインタ２１は、保
持していた送信系のライトポインタの値２１−ＴＷを１
インクリメントした値をアドレス変換部２２に変換し、
アドレス変換部２２は、これに応じたセル送信系用のＦ
ＩＦＯメモリ領域２−Ｔ内のエリアを規定するアドレス
データを出力する。一方、データバスセレクタ２３にお
いては、ＳＴＭハイウェイ受信部１４から延出されてい
るデータバスＤＡＴ−Ｄを外部メモリ２に接続されてい
るデータバスＤＡＴに接続させる。また、外部メモリ２
には、書込みを指示する信号Ｒ／Ｗも与えられている。
かくして、外部メモリ２のアドレスデータが指示するエ
リアに、データバスＤＡＴ−Ｄ（ＤＡＴ）上のデータＤ
１が格納される。

【００５１】なお、このデータＤ１は、将来において、
外部メモリ２からセル組立部１２に与えられて、ＡＴＭ
セルの要素として組立てに用いられる。

【００５２】以後、同様にして、アクセス要求信号の競
合調整を行ないながら選択したアクセス要求信号の種類
に応じて、当該外部メモリ制御部１５内での動作を切り
替え、外部メモリ２に対して所望のアクセスを行なう。

【００５３】ところで、上述のように、セル分解部１
１、セル組立部１２、ＳＴＭハイウェイ送信部１３及び
ＳＴＭハイウェイ受信部１４はそれぞれ、独立に動作
し、外部メモリ２に対するアクセス要求信号ＲＥＱ−
Ａ、ＲＥＱ−Ｂ、ＲＥＱ−Ｃ、ＲＥＱ−Ｄを非同期に発
生する。但し、セル分解部１１、セル組立部１２、ＳＴ
Ｍハイウェイ送信部１３及びＳＴＭハイウェイ受信部１
４はそれぞれ、前回、アクセス要求信号ＲＥＱ−Ａ、Ｒ
ＥＱ−Ｂ、ＲＥＱ−Ｃ、ＲＥＱ−Ｄを発生した時点から
所定時間以上経過した後に次のアクセス要求信号ＲＥＱ
−Ａ、ＲＥＱ−Ｂ、ＲＥＱ−Ｃ、ＲＥＱ−Ｄを発生する
ようになされている。セル分解部１１、セル組立部１
２、ＳＴＭハイウェイ送信部１３又はＳＴＭハイウェイ
受信部１４によって、相前後するアクセス要求信号の最
低限必要な時間は異なるが（同じでも良いが）、いずれ
にせよ、最低限必要な時間は、全種類のアクセス要求信
号が重なった場合において全種類のアクセス要求信号に
対する処理が完了する時間より長く選定されている。

【００５４】上記第１実施例によれば、ＡＴＭセルの受
信系においてセル遅延ゆらぎを吸収するために必要なＦ
ＩＦＯメモリと、ＡＴＭセルの送信系においてＳＴＭハ
イウェイからのデータの受領のために必要なＦＩＦＯメ
モリとに１個の外部メモリ２を共通に利用しているの
で、外部メモリ２の領域を効率的に使用できて無駄をな
くすことができ、また、外部メモリ２の制御構成として
も受信系及び送信系で共通な構成を多くできる。上述の
ように、セル送信・受信回路本体１を集積回路（ＬＳ
Ｉ）で構成する場合において、外部メモリ制御部１５を
受信系及び送信系で共通的に構成していると、その分占
有面積が小さくなり、他の機能部を充実させることがで
きる。また、セル受信系及び送信系で１個の外部メモリ
２を共用しているので、セル受信系及び送信系で別個の
外部メモリ（ＦＩＦＯメモリ）が必要な場合に比べる
と、当然に、集積回路における入出力ピンの数を減らす
ことができる。さらに、上記実施例においては、集積回
路２個でセル送信・受信回路を実現できており、従来、
最も少なかった４個より半減できている。

【００５５】上記第１実施例によれば、ＡＴＭセルのア
ダプテーションレイヤに係るセル受信回路構成とセル送
信回路構成とを、同一の集積回路上に搭載しているの
で、装置の製造や組立てを容易にすることができる。勿
論、同一の集積回路上の搭載は、外部メモリ２の制御構
成の受信系及び送信系での共通化等によって実現可能と
なっている。ここで、図１とは異なるが、ＦＩＦＯメモ
リ部分をも同一の集積回路に搭載すれば、一段と製造等
を容易にできる。

【００５６】なお、ＡＴＭシステムでは、セルの高速性
のためにほとんどの部分がハードウェア構成（集積回路
内部も含むで構成されている。従って、構成を簡単、小
型にできる意義は大きい。

【００５７】（Ｂ）第２実施例次に、本発明をＡＴＭシステムに適用した第２実施例の
セル送信・受信回路を、図面を参照しながら詳述する。
以下では、第１実施例のセル送信・受信回路との相違点
を中心に、第２実施例のセル送信・受信回路を説明す
る。

【００５８】図５は、この第２実施例のセル送信・受信
回路における外部メモリ２のメモリ空間の割当てを示す
ものである。外部メモリ２として用いられるＲＡＭの容
量は、開発が進むについて４倍ずつで大きくなってきて
おり、その中間容量を有するＲＡＭは存在しない。その
ため、セル受信系のＦＩＦＯメモリとして必要な容量
と、セル送信系のＦＩＦＯメモリとして必要な容量とを
加算しても、市販されているＲＡＭ容量に一致しないこ
とがある。この場合においては、図５に示すように、外
部メモリ２のメモリ空間に、セル受信系ＦＩＦＯメモリ
領域２−Ｒとセル送信系ＦＩＦＯメモリ領域２−Ｔとを
割当てても領域が残り、この第２実施例では、この領域
をＡＡＬ処理部１０が利用できる領域２−Ａに選定し
た。

【００５９】そのため、外部メモリ制御部１５の詳細構
成も、図６に示すように、第１実施例とは異なったもの
となっている。

【００６０】図６において、競合調停回路２０には、セ
ル分解部１１、セル組立部１２、ＳＴＭハイウェイ送信
部１３又はＳＴＭハイウェイ受信部１４からのアクセス
要求信号ＲＥＱ−Ａ、ＲＥＱ−Ｂ、ＲＥＱ−Ｃ又はＲＥ
Ｑ−Ｄだけでなく、ＡＡＬ処理部１０が出力したアクセ
ス要求信号ＲＥＱ−Ｅ１〜ＲＥＱ−Ｅ４（ここでは４種
類あるとする）も与えられるようになされている。これ
らアクセス要求信号の優先順位は、ＦＩＦＯメモリ動作
に関連する信号ＲＥＱ−Ａ、ＲＥＱ−Ｂ、ＲＥＱ−Ｃ及
びＲＥＱ−Ｄ間では第１実施例と同様であり、ＡＡＬ処
理部１０からのアクセス要求信号ＲＥＱ−Ｅ１〜ＲＥＱ
−Ｅ４は、これらより低く選定されている。

【００６１】この競合調停回路２０は、入力されたアク
セス要求信号を保持し、出力信号の形成タイミングにお
いて、３種類の出力信号Ｔｘ／Ｒｘ／ｅｔｃ、Ｒ／Ｗ及
びＭＯＤを形成する。出力信号Ｔｘ／Ｒｘ／ｅｔｃは、
選択したアクセス要求信号がセル送信系、セル受信系又
はＡＡＬ処理部１０に関するかを示すものである。出力
信号Ｒ／Ｗは、外部メモリ２からの読出し又は書込みを
示すものであり、アクセス要求信号ＲＥＱ−Ｅ１〜ＲＥ
Ｑ−Ｅ４についてはその信号種類によってどちらかに定
まる。出力信号ＭＯＤは、アドレスデータの直接出力を
指示するものであり、アクセス要求信号ＲＥＱ−Ｅ１〜
ＲＥＱ−Ｅ４の種類によって発生させるアドレスデータ
が固定的に定まっている。

【００６２】アドレスポインタ２１は、第１実施例とほ
ぼ同様に動作するのでその説明は省略する。アドレス変
換部２２は、信号ＭＯＤが直接出力を指示していない場
合には、アドレスポインタ２１からの値をアドレスデー
タに変換し、信号ＭＯＤが直接出力を指示しているとき
にはその信号ＭＯＤの値によって固定的に定まるアドレ
スデータを出力する。

【００６３】ＡＡＬ処理部１０から延出されているデー
タバスＤＡＴ−Ｅは、データバスセレクタ２３に接続さ
れており、このセレクタ２３の接続制御によって、外部
メモリ２に接続されているデータバスＤＡＴに対して、
書込みデータを与えるためにも、読出しデータを取り出
すためにも接続し得るようになされている。

【００６４】以上の構成において、ＡＡＬ処理部１０
が、例えば、伝送エラーを検出して更新したエラー率デ
ータを外部メモリ２に格納したくなり、かかるアクセス
に関するアクセス要求信号（ここではＲＥＱ−Ｅ１とす
る）を出力したとする。

【００６５】ここで、他のアクセス要求信号と競合すれ
ば、ＡＡＬ処理部１０からの要求信号の優先順位は低い
ので後回しにされ、その後、処理するアクセス要求信号
として選択され、他のアクセス要求信号と競合しない場
合には、直ちに処理するアクセス要求信号として選択さ
れる。

【００６６】このときには、競合調停回路２０は、出力
信号Ｔｘ／ＲＸ／ｅｔｃをＡＡＬ処理部１０を示すもの
にし、出力信号Ｒ／Ｗを書込みを指示するものとし、さ
らに出力信号ＭＯＤをエラー率データを指示するものに
する。

【００６７】これにより、アドレス変換部２２は、ＡＡ
Ｌ処理部利用領域２−Ａ内のエラー率データエリアを規
定するアドレスデータを出力する。また、データバスセ
レクタ２３においては、ＡＡＬ処理部１０から延出され
ているデータバスＤＡＴ−Ｅを外部メモリ２に接続され
ているデータバスＤＡＴに対して書込み方向に接続させ
る。このとき、外部メモリ２には、書込みを指示する信
号Ｒ／Ｗも与えられている。かくして、外部メモリ２の
アドレスデータが指示するエリアに、データバスＤＡＴ
上のエラー率データが書き込まれる。

【００６８】ＡＡＬ処理部１０は、上記と同様にして所
定のデータを外部メモリ２に書き込んだり、外部メモリ
２から読出したりさせる。

【００６９】従って、この第２実施例によれば、上記第
１実施例と同様な効果を得ることができると共に、さら
に一段と外部メモリ２を有効に利用することができる。

【００７０】（Ｃ）他の実施例なお、上記各実施例においては、ＡＴＭアダプテーショ
ンレイヤ・タイプ１機能に係るセル送信・受信回路に本
発明を適用したものを示したが、他のタイプ機能のセル
送信・受信回路に本発明を適用することができ、さら
に、ＡＴＭシステム以外のパケット送信・受信回路に本
発明を適用することができる。

【００７１】また、本発明は、パケット受信系における
ＦＩＦＯメモリと送信系におけるＦＩＦＯメモリとを共
通にし、その制御構成も共通にしたことを特徴としたも
のであり、集積回路化する場合において、１個の集積回
路に搭載する部分の機能分割は任意に行なって良いもの
である。

【００７２】さらに、上記各実施例においては、競合調
整回路２０がアクセス要求元に対して要求が受け付けら
れたか否かを表す信号を返送しないものを示したが、返
送するようにしても良い。

【００７３】

【発明の効果】以上のように、本発明によれば、受信系
ＦＩＦＯメモリと送信系ＦＩＦＯメモリとして同一のメ
モリを共用すると共に、この共用メモリのアクセスを制
御するメモリ制御部を設け、メモリ制御部が、受信系Ｆ
ＩＦＯメモリとしての上記共用メモリに対する書込み要
求及び読出し要求、並びに、上記送信系ＦＩＦＯメモリ
としての上記共用メモリに対する書込み要求及び読出し
要求の競合を調停して上記共用メモリをアクセスさせる
競合調停回路を有するので、従来、送信系及び受信系で
別々にあったＦＩＦＯメモリを１つにすることができ、
メモリ使用率を向上でき、部品数の削減が可能となる。

【図面の簡単な説明】

【図１】第１実施例のパケット送信・受信回路の全体構
成を示すブロック図である。

【図２】第１実施例の外部メモリ制御部の詳細構成を示
すブロック図である。

【図３】第１実施例のアドレスポインタ及び外部メモリ
の構造を示す説明図である。

【図４】第１実施例の動作説明用タイミングチャートで
ある。

【図５】第２実施例の外部メモリの構造を示す説明図で
ある。

【図６】第２実施例の外部メモリ制御部の詳細構成を示
すブロック図である。

【符号の説明】

１…セル送信・受信回路本体、２…外部メモリ、１０…
ＡＡＬ（ＡＴＭアダプテーションレイヤ）処理部、１１
…セル分解部、１２…セル組立部、１３…ＳＴＭハイウ
ェイ送信部、１４…ＳＴＭハイウェイ受信部、１５…外
部メモリ制御部、２０…競合調停回路。

Claims

【特許請求の範囲】

【請求項１】伝送網側から与えられた受信パケットの
遅延ゆらぎを吸収する受信系ＦＩＦＯメモリと、装置内
伝送路からのデータを伝送網側にパケット送信する処理
系に介在する送信系ＦＩＦＯメモリとを有するパケット
送信・受信回路において、上記受信系ＦＩＦＯメモリと上記送信系ＦＩＦＯメモリ
として同一のメモリを共用すると共に、この共用メモリ
のアクセスを制御するメモリ制御部を設け、上記メモリ制御部が、上記受信系ＦＩＦＯメモリとして
の上記共用メモリに対する書込み要求及び読出し要求、
並びに、上記送信系ＦＩＦＯメモリとしての上記共用メ
モリに対する書込み要求及び読出し要求の競合を調停し
て上記共用メモリをアクセスさせる競合調停回路を有す
ることを特徴としたパケット送信・受信回路。
【請求項２】上記共用メモリが、上記受信系ＦＩＦＯ
メモリと上記送信系ＦＩＦＯメモリとして用いられる以
外の非ＦＩＦＯ使用領域を有すると共に、この非ＦＩＦ
Ｏ使用領域に対するアクセス要求信号を発生する処理部
を備え、上記競合調停回路は、この処理部からのアクセス要求を
最も低い優先順位のアクセス要求として受け付けること
を特徴とする請求項１に記載のパケット送信・受信回
路。
【請求項３】上記共用メモリの上記受信系ＦＩＦＯメ
モリ領域へのデータ書込み主体がパケット分解部であ
り、上記受信系ＦＩＦＯメモリ領域からのデータ読出し
主体が装置内伝送路へのデータ送信部であり、上記共用メモリの上記送信系ＦＩＦＯメモリ領域へのデ
ータ書込み主体が装置内伝送路からのデータ受信部であ
り、上記送信系ＦＩＦＯメモリ領域からのデータ読出し
主体がパケット組立部であることを特徴とする請求項１
又は２に記載のパケット送信・受信回路。
【請求項４】上記処理部が、アダプテーションレイヤ
処理部であることを特徴とする請求項２に記載のパケッ
ト送信・受信回路。