KR19990058090A - 이중포트 제어메모리를 이용한 프레임릴레이 연동장치 - Google Patents
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Abstract
이중포트 제어메모리를 이용한 프레임릴레이 연동장치가, 프레임 릴레이 측의 프레임 데이터를 처리하고 이를 송수신하는 에이치디엘시 제어부와, 에이티엠측의 에이티엠 셀 데이터를 처리하고 이를 송수신하는 에이에이엘 제어부와, 상기 송수신되는 프레임 데이터 및 에이티엠 셀 데이터를 저장하는 패킷 메모리와, 상기 프레임연동장치 내의 각 디바이스를 제어하고 상기 에이티엠과 상기 프레임릴레이의 프로토콜 변환에 관한 전반적인 기능을 수행하는 제어부와, 상기 에이치디엘시 제어부의 제어정보가 저장되며, 상기 에이치디엘시 제어부와 상기 제어부간의 통신을 담당하는 에이치디엘시 제어메모리와, 상기 에이에이엘 제어부의 제어정보가 저장되며, 상기 에이에이엘 제어부와 상기 제어부간의 통신을 담당하는 에이에이엘 제어메모리와, 상기 패킷메모리로 입출력되는 사용자 데이터(프레임 데이터 및 에이티엠 셀 데이터)의 중재를 담당하는 다수의 버스버퍼들과, 상기 버스버퍼들을 제어하기 위한 버퍼제어신호를 발생하는 버스제어부로 구성된다.
Description
본 발명은 프레임릴레이 연동장치에 관한 것으로, 특히 개별 프로토콜 데이터 처리 디바이스를 이중포트메모리(Dual Port SRAM)으로 제어하는 장치에 관한 것이다.
일반적으로 ATM 교환기에서 프레임릴레이 연동장치는 프레임 릴레이 프로토콜 데이터와 ATM 셀 데이터를 처리하여 서로 상대 프로토콜 데이터로 변환하는 기능을 수행한다. 여기서 상기 프레임 릴레이 측의 프레임 데이터의 송수신은 HDLC(High-level Data Link Control)제어부에서 수행되고, ATM 셀 데이터의 송수신은 AAL(ATM Adaptation Layer)제어부에서 수행된다. 상기 HDLC제어부와 상기 AAL제어부는 각각 프레임 릴레이와 ATM 프로토콜 데이터 유닛(unit)을 처리하며, 상기 두 프로토콜 데이터간의 변환 절차는 상위 제어부에 의해 진행된다. 또한 상기 HDLC제어부와 상기 AAL제어부는 사용자 데이터의 송수신을 위한 패킷(pacek)메모리와 각 프로토콜 데이터 처리를 위한 연결정보, 상태정보, 패킷버퍼정보 등 다양한 제어정보를 저장하는 제어메모리(control memory)가 요구된다.
이하 종래기술에 따른 프레임릴레이 연동장치를 설명한다.
도 1은 패킷 메모리, HDLC 제어메모리, AAL 제어메모리를 하나의 메모리 블록118로 통합하여 구성한 프레임릴레이 연동장치를 보여주고 있다.
상기 도 1를 참조하면, 하나의 독립적인 버스 마스터가 될 수 있는 제어부112, HDLC제어부111, AAL제어부113과, 상기 3개의 마스터의 공통 메모리 억세스를 제어하기 위한 버스제어부(Bus Controller Logic)114로 구성되고, 상기 버스제어부114에서 생성되는 버퍼제어신호119와 버스제어신호들에 의해 3개의 버스 마스터의 하나의 공통 메모리에의 억세스가 제어된다. 이러한 구조는 3개의 버스 마스터 중에 하나의 소자만이 시스템 공통 자원인 메모리를 억세스할 수 있고, 이들간의 버스 억세스 제어신호의 생성에 많은 시간이 소요되기 때문에 연동장치의 데이터 처리 성능을 크게 저하시키는 요인이 되었다.
도 2는 상기 도 1에서 통합된 메모리 자원을 각각의 기능별로 분리시킨 개선된 구조를 보여주고 있다.
상기 도 2를 참조하면, 패킷메모리, HDLC 제어메모리, AAL 제어메모리를 하나의 메모리 모듈에 통합하지 않고, 개별 기능별로 분리시키고 메모리 별로 각각의 버스 버퍼(215-221)에 의한 억세스를 제어하여 상기 도 1에서 제시한 구조보다 3개의 버스 마스터에 의한 메모리 억세스에 유연성을 부가한 구조이다. 따라서 이럴 경우 하나의 버스 마스터만 억세스하거나 최대로는 3개의 마스터가 각각의 메모리를 억세스할 경우도 발생할 수 있다. 즉, 상기 도 2는 상기 도 1 보다 제어부212, HDLC제어부211, AAL제어부213의 버스 억세스 기회에 유연성을 주어 데이터 처리 성능을 개선되지만, 메모리마다 버스 제어를 위한 버퍼를 구비하여야 하기 때문에 보드의 면적을 많이 차지하게 되고, 여전히 각 기능 메모리들의 버스버퍼 제어 및 버스 마스터간의 버스 제어에 많은 시간이 소요되는 문제점이 있었다.
따라서 본 발명의 목적은 ATM-프레임 릴레이 연장치의 데이터 처리 성능을 향상시키고, 기존의 연동장치에서 요구되는 버퍼의 수를 줄여 보드 면적을 넓히고, 버퍼제어신호 생성을 위한 버스제어부를 단순화할 수 있는 장치를 제공함에 있다.
상기 목적을 달성하기 위한 이중포트 제어메모리을 이용한 프레임릴레이 연동장치가, 프레임 릴레이 측의 프레임 데이터를 처리하고 이를 송수신하는 에이치디엘시 제어부와, 에이티엠측의 에이티엠 셀 데이터를 처리하고 이를 송수신하는 에이에이엘 제어부와, 상기 송수신되는 프레임 데이터 및 에이티엠 셀 데이터를 저장하는 패킷 메모리와, 상기 프레임연동장치 내의 각 디바이스를 제어하고 상기 에이티엠과 상기 프레임릴레이의 프로토콜 변환에 관한 전반적인 기능을 수행하는 제어부와, 상기 에이치디엘시 제어부의 제어정보가 저장되며, 상기 에이치디엘시 제어부와 상기 제어부간의 통신을 담당하는 에이치디엘시 제어메모리와, 상기 에이에이엘 제어부의 제어정보가 저장되며, 상기 에이에이엘 제어부와 상기 제어부간의 통신을 담당하는 에이에이엘 제어메모리와, 상기 패킷메모리로 입출력되는 사용자 데이터(프레임 데이터 및 에이티엠 셀 데이터)의 중재를 담당하는 다수의 버스버퍼들과, 상기 버스버퍼들을 제어하기 위한 버퍼제어신호를 발생하는 버스제어부로 구성됨을 특징으로 한다.
도 1은 종래기술에 따른 통합메모리 구조를 가진 프레임릴레이 연동장치의 블록 구성도.
도 2는 종래기술에 따른 분리된 메모리 구조를 가진 프레임릴레이 연동장치의 블록 구성도.
도 3은 본 발명의 실시예에 따른 이중포트 제어메모리를 이용한 프레임릴레이 연동장치의 블록 구성도.
이하 본 발명의 바람직한 실시예를 첨부된 도면의 참조와 함께 상세히 설명한다.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일 부호를 가지도록 하였다. 또한 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
도 3은 본 발명의 실시예에 따른 프레임릴레이 연동장치를 보여주고 있다.
상기 프레임릴레이 연동장치는 제어부312, HDLC제어부311, ALL제어부313, 패킷메모리317, HDLC 제어메모리315, ALL 제어메모리316, 버스제어부314, 3개의 버퍼(318,319,320)로 구성된다.
상기 HDLC제어부311은 프레임릴레이 측의 프레임 데이터를 처리하고 이를 송수신하는 기능을 수행한다. 상기 AAL제어부313은 ATM 측의 ATM 셀 데이터를 처리하고 이를 송수신하는 기능을 수행한다. 패킷메모리317은 송수신되는 프레임릴레이의 프레임 데이터와 송수신되는 ATM 셀 데이터를 저장한다. 상기 제어부312는 상기 연동장치 내의 각 디바이스의 동작을 제어하고, ATM과 프레임릴레이의 프로토콜 변환에 따른 전반적인 기능을 수행한다. 상기 HDLC 제어메모리315는 상기 HDLC제어부311의 제어정보가 저장되는 메모리로서 상기 제어부312와 상기 HDLC제어부311만이 억세스하는 영역이다. 상기 AAL 제어메모리316은 상기 AAL제어부313의 제어정보가 저장되는 메모리로, 상기 제어부312와 상기 AAL제어부313만이 억세스하는 영역이다. 또한 상기 제어 메모리들(315,316)은 본 발명의 구현에 따라 이중포트메모리(Dual Port SRAM)으로 구성된다. 그리고 상기 버스제어부314는 상기 제어부312, 상기 HDLC제어부311, 상기 AAL제어부313 이들 세 버스 마스터의 버스제어신호를 생성하고, 버스 제어를 위한 버퍼제어신호321를 생성한다. 또한 3개의 버스버퍼들(318,319,320)은 상기 패킷메모리(317)로 입출력되는 사용자 데이터를 중재한다.
즉, 본 발명은 송수신되는 프레임 데이터를 저장하는 메모리와 송수신되는 ATM 셀 데이터를 저장하는 메모리를 하나의 패킷 메모리317로 공유하게끔 하여 프레임릴레이와 ATM 간의 프로토콜 데이터 유닛의 변환시 제어부312에 의한 사용자 데이터의 이동 동작을 제거하는 구조이다. 상기 제어부312와 상기 HDLC제어부311 그리고 상기 AAL제어부313 이들 세 디바이스는 독립적인 버스 마스터가 되며 송수신되는 사용자 데이터의 저장이나 프로토콜 변환을 위해 공유된 하나의 패킷 메모리를 읽고 기록해야 되기 때문에 버스 점유를 위한 충돌이 생기게 마련이다. 따라서 상기와 같은 충돌을 제거하기 위해 세 디바디스(311,312,313)의 어드레스 버스와 데이터 버스는 버퍼(318,319,320)에 의해 각각 통제하고, 버스제어기314의 제어하에 이들 중 하나의 버스 마스터만이 패킷 메모리317의 억세스권을 가지게 하고, 상기 버스 마스터의 버스 버퍼만이 활성화되도록 한다.
또한 상기 HDLC 제어메모리315 및 ALL 제어메모리316는 억세스하는 버스가 2개인점을 고려하여 2개의 입출력 버스를 가지고 있으며, 동시에 두 개의 버스 마스터가 동시에 억세스 가능한 이중포트메모리(Dual Port SRAM)으로 구성된다. 이렇게 함으로서 기존의 HDLC 제어 메모리와 ALL 제어메모리의 버스 제어를 버스버퍼를 제거할 수 있고, 제어 메모리 억세스에 소요되는 버스 제어시간을 크게 줄일 수 있다.
이하 본 발명에 따른 동작을 상기 도 2를 참조하여 설명한다.
먼저, 상기 프레임릴레의 프레임 데이터를 수신하여 ATM 셀로 변환하는 과정을 설명한다. 상기 HDLC제어부311의 초기화는 제어부에 의해 HDLC제어메모리315에 설정 정보가 기록되고, 상기 HDLC제어부311이 이를 읽어들여 자신의 동작을 초기화한다. 상기 초기화가 된 HDLC제어부311은 타임슬랏(time-slot) 할당 및 채널 설정보에 따라 슷스로 데이터를 수신하여 패킷 메모리317에 저장하거나 패킷 메모리317에 저장된 데이터를 프레임 릴레이 프레임으로 송신한다. 상기 타임슬랏 할당 및 채널 설정, 송수신 데이터 버퍼의 discriptor의 사용에 관한 제어는 상기 제어부312에 의해 상기 HDLC 제어메모리315에 기록된다. 상기 HDLC제어부311은 상기 정보를 상기 HDLC제어메모리315로부터 읽어 들여 자신의 동작을 설정한다. 그리고 활성화된 타임슬랏과 채널의 프레임 데이터를 수신하여 상기 패킷메모리317에 저장하고, 상기 수신 상태정보를 상기 HDLC제어메모리315에 업데이트하고, 상기 제어부에 인터럽트로 한 프레임의 수신이 완료되었음을 알린다. 상기 인터럽트를 받은 제어부312는 상기 HDLC제어메모리315의 인터럽트 큐로부터 인터럽트 정보를 분삭하여 상기 HDLC제어부311에 의해 한 프레임의 데이터가 수신되었음을 인지하고, 상기 HDLC제어메모리315의 수신 상태 정보를 읽어들인다. 상기 수신 상태 정보는 수신 데이터 크기, 수신 데이터의 패킷 메모리 위치등이 포함된다. 상기 제어부312는 상기 패킷메모리317의 수신된 프레임 데이터의 어드레스 영역으로부터 연결정보 및 여러 가지 파라미터 값을 읽어 들여 변화될 ATM의 연결 구분자(VPI/VCI)를 계산하고, 각종 프레임 릴레이 파라미터 값들로부터 상기 ATM 파라미터 값으로의 매핑 값을 구해낸다. 이후 상기 제어부312는 AAL제어메모리316에 해당 연결 및 파라미터 값을 설정하고 패킷의 크기 및 위치를 세팅하여 AAL제어부313에게 세그멘테이션(segmentation)값을 지시한다. 그리고 상기 AAL제어부313은 상기 AAL제어메모리316의 연결 설정 및 파라미터 값을 읽어 상기 패킷메모리317의 위치에서 지정된 크기 만큼의 데이터에 대해 세그멘테이션(segmentation)을 시작한다. 상기 세그멘테이션이 완료되면 상기 AAL 제어부313는 세그멘테이션의 완료 상태 정보를 상기 AAL제어메모리315에 업데이타하고, 인터럽트로 상기 제어부312에게 알려준다.
다음으로, 상기 ATM 셀을 수신하여 프레임릴레의 프레임 데이터로 변환하는 과정을 설명한다.
상기 HDLC제어부311 및 상기 AAL제어부313의 초기화는 상기 제어부312에 의해 각각 상기 HDLC제어메모리315와 상기 AAL제어메모리316에 동작 설정 정보가 기록되고, 상기 정보를 각 소자들이 읽어들여 동작 모드를 세팅함으로서 이루어진다. 각 디바이스의 초기화가 이루어졌다고 가정하고, ATM 셀을 수신하여 프레임 릴레이의 프렝임 데이터로 변환하는 과정을 설명한다. 상기 ATM 연결 설정 정보 및 패킷 버퍼 discriptor 정보가 상기 제어부312에 의해 상기 ALL제어메모리316에 기록된다. 그러면 상기 AAL제어부313은 이를 읽어들여 연결이 설정된 VPI/VCI를 부착하고수신되는 셀을 추출해 낸다. 그리고 이들 셀 데이터를 상기 AAL제어메모리316에 지정된 패킷 메모리 공간에 리어셈블리(reassembly)한다. 하나의 CPCS-P여의 리어셈블리가 완료되면, 상기 AAL제어부313은 리어셈블리 완료 정보 및 인터럽트 정보를 상기 AAL제어메모리315에 기록하고 인터럽트를 띄어서 상기 제어부312에게 상기 리어셈블리 완료를 통보한다. 상기 인터럽트를 받은 제어부312는 상기 AAL제어메모리316의 인터럽트 정보로부터 하나의 CPCS-P여의 리어셈블 리가 완료되었음을 감지하고 상기 인터럽트 정보에 해당하는 상기 패킷메모리317의 위치와 데이터 크기, 연결정보 및 ATM셀 헤더의 각종 파라미터 정보를 추출하여 프레임 릴레이의 이챠 값과 어드레스 영역의 각종 파라미터의 매핑 값을 구한다. 그리고 상기 제어부312은 상기 구해진 프레임 릴레이의 연결에 해당하는 HDLC제어메모리315의 채널 설정 정보 및 패킷 버퍼 discriptor 내용을 업데이트하고, 상기 HDLC제어부311에 프레임 데이터 송신을 지시한다. 상기 지시를 받은 상기 HDLC제어부311은 상기 HDLC제어메모리315의 연결 설정 내용 및 패킷 버퍼 discriptor 내용을 읽어들여 자신의 동작 모드를 설정하고, 패킷 메모리의 데이터를 프레임 릴레이 프로토콜에 맞추어서 송신한다. 상기 송신이 종료되면 상기 HDLC 제어부311은 상기 HDLC제어메모리315에 상기 송신 상태 정보 및 인터럽트 정보를 기록하고, 상기 인터럽트를 띄위서 상기 제어부312에게 동작 완료를 보고한다.
즉, 본 발명은 프레임 릴레이와 ATM의 연동기능인 상기 동작을 수행하는데 필요한 제어부, HDLC제어부, AAL제어부, 패킷메모리, HDLC제어메모리, AAL제어메모리의 구성에 관한 것이다. 본 발명은 프로토콜 변환시 빈번히 억세스하는 HDLC제어메모리와 AAL제어메모리를 이중포트 에스램(dual port SRAM)을 사용하고, 상기 패킷메모리와 별개로 분리한 구조이다.
상술한 바와 같이 본 발명은 프레임 릴레이 연동장치에서 패킷 메모리, HDLC 제어메모리, AAL 제어메모리를 각각의 기능 별로 구분하여 독립된 메모리 블록으로 형성하고, 패킷 메모리는 3개의 버스 마스터가 공유하게끔 하여 데이터 송수신 및 프로토콜 변환시 사용자 데이터의 이동없이 패킷 위치의 포인터만 조작함으로서 기능을 정상적으로 수행할 수 있도록 하였다. 즉, 제어부의 데이터 처리 성능을 높일 수 있으며 또한 HDLC 제어메모리와 AAL 제어메모리를 Dual Port SRAM으로 구성하여 각 제어 메모리의 억세스시 버스 제어로직을 없애 제어부 및 각 프로토콜 처리 디바이스의 데이터 처리 시간을 줄임으로서 연동장치의 성능을 높일 수 있다. 또한 제어메모리들을 Dual Port SRAM을 사용함으로서 각 제어 메모리의 버스 제어을 위한 버스 버퍼들을 제거할 수 있어 보드의 면적 활용 및 보드의 원가절감에 효과가 있다.
Claims (3)
- 이중포트 제어메모리을 이용한 프레임릴레이 연동장치에 있어서,프레임 릴레이 측의 프레임 데이터를 처리하고 이를 송수신하는 에이치디엘시 제어부와,에이티엠측의 에이티엠 셀 데이터를 처리하고 이를 송수신하는 에이에이엘 제어부와,상기 송수신되는 프레임 데이터 및 에이티엠 셀 데이터를 저장하는 패킷 메모리와,상기 프레임연동장치 내의 각 디바이스를 제어하고 상기 에이티엠과 상기 프레임릴레이의 프로토콜 변환에 관한 전반적인 기능을 수행하는 제어부와,상기 에이치디엘시 제어부의 제어정보가 저장되며, 상기 에이치디엘시 제어부와 상기 제어부간의 통신을 담당하는 에이치디엘시 제어메모리와,상기 에이에이엘 제어부의 제어정보가 저장되며, 상기 에이에이엘 제어부와 상기 제어부간의 통신을 담당하는 에이에이엘 제어메모리와,상기 패킷메모리로 입출력되는 사용자 데이터(프레임 데이터 및 에이티엠 셀 데이터)의 중재를 담당하는 다수의 버스버퍼들과,상기 버스버퍼들을 제어하기 위한 버퍼제어신호를 발생하는 버스제어부로 구성됨을 특징으로 하는 이중포트 제어메모리를 이용한 프레임릴레이 연동장치.
- 제1항에 있어서,상기 에이치디엘시 제어메모리 및 에이에이엘 제어메모리가 이중포트 에스램으로 구성됨을 특징으로 하는 이중포트 제어메모리를 이용한 프레임릴레이 연동장치.
- 제1항에 있어서,상기 버스버퍼들이,상기 에이치디엘시 제어부와 상기 패킷메모리간에 입출력되는 사용자 데이터를 중재하기 위한 버스버퍼와,상기 제어부와 상기 패킷메모리간에 입출력되는 사용자 데이터를 중재하기 위한 버스버퍼와,상기 에이에이엘 제어부와 상기 패킷메모리간에 입출력되는 사용자 데이터를 중재하기 위한 버스버퍼로 구성됨을 특징으로 하는 이중포트 제어메모리를 이용한 프레임릴레이 연동장치.
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|---|---|---|---|
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Publications (2)
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| KR (1) | KR100251741B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8229111B2 (en) | 2005-02-22 | 2012-07-24 | Samsung Electronics Co., Ltd. | Security circuit using at least two finite state machine units and methods using the same |
-
1997
- 1997-12-30 KR KR1019970078174A patent/KR100251741B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8229111B2 (en) | 2005-02-22 | 2012-07-24 | Samsung Electronics Co., Ltd. | Security circuit using at least two finite state machine units and methods using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100251741B1 (ko) | 2000-04-15 |
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