JP3500511B2 - 空間分割交換マトリクスの入力へ接続するための入力待ち行列システム - Google Patents
空間分割交換マトリクスの入力へ接続するための入力待ち行列システムInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
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- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/106—ATM switching elements using space switching, e.g. crossbar or matrix
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L49/1553—Interconnection of ATM switching modules, e.g. ATM switching fabrics
- H04L49/1561—Distribute and route fabrics, e.g. Batcher-Banyan
-
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、空間分割交換マトリク
ス（ｓｐａｃｅ−ｄｉｖｉｓｉｏｎ ｓｗｉｔｃｈｉｎ
ｇ ｍａｔｒｉｘ）の入力へ接続することを主な目的と
する入力待ち行列（ｉｎｐｕｔ ｑｕｅｕｅｉｎｇ）シ
ステムに関する。
ス（ｓｐａｃｅ−ｄｉｖｉｓｉｏｎ ｓｗｉｔｃｈｉｎ
ｇ ｍａｔｒｉｘ）の入力へ接続することを主な目的と
する入力待ち行列（ｉｎｐｕｔ ｑｕｅｕｅｉｎｇ）シ
ステムに関する。
【０００２】
【従来技術】従来、非同期な時分割交換網（ａｓｙｎｃ
ｈｒｏｎｏｕｓ ｔｉｍｅ−ｄｉｖｉｓｉｏｎ ｓｗｉ
ｔｃｈｉｎｇ ｎｅｔｗｏｒｋｓ）は、幾つかの分類方
法に分けられ、そのうち２種類の分野が主なものであ
る。その第１は出力にリンクした待ち行列（ｑｕｅｕｅ
ｓ）でモニタされた非ブロック型（ｎｏｎ−ｂｌｏｃｋ
ｉｎｇ）の空間分割交換マトリクスを使用する。「ＣＯ
ＰＲＩＮ」型交換（ｓｗｉｔｃｈｅｓ）が今分野の代表
的なものである。これに対して、第２の分野では例えば
「ＢＡＴＣＨＥＲ ＢＡＮＹＡＮ」型交換マトリクス
（ｓｗｉｔｃｈｉｎｇ ｍａｔｒｉｘ）のような非ブロ
ック型の空間分割交換マトリクスでモニタされた入力待
ち行列を使用する。
ｈｒｏｎｏｕｓ ｔｉｍｅ−ｄｉｖｉｓｉｏｎ ｓｗｉ
ｔｃｈｉｎｇ ｎｅｔｗｏｒｋｓ）は、幾つかの分類方
法に分けられ、そのうち２種類の分野が主なものであ
る。その第１は出力にリンクした待ち行列（ｑｕｅｕｅ
ｓ）でモニタされた非ブロック型（ｎｏｎ−ｂｌｏｃｋ
ｉｎｇ）の空間分割交換マトリクスを使用する。「ＣＯ
ＰＲＩＮ」型交換（ｓｗｉｔｃｈｅｓ）が今分野の代表
的なものである。これに対して、第２の分野では例えば
「ＢＡＴＣＨＥＲ ＢＡＮＹＡＮ」型交換マトリクス
（ｓｗｉｔｃｈｉｎｇ ｍａｔｒｉｘ）のような非ブロ
ック型の空間分割交換マトリクスでモニタされた入力待
ち行列を使用する。
【０００３】第１の分野の通信網（ｎｅｔｗｏｒｋｓ）
は、その設計上、比較的高い内部付加を受け入れられる
一方で、あき時間（ｉｄｌｅ ｔｉｍｅ）およびディザ
（ｄｉｔｈｅｒ）を最小限に抑えられるという動かし難
い利点を有している。
は、その設計上、比較的高い内部付加を受け入れられる
一方で、あき時間（ｉｄｌｅ ｔｉｍｅ）およびディザ
（ｄｉｔｈｅｒ）を最小限に抑えられるという動かし難
い利点を有している。
【０００４】しかし、スーパーマルチプレクス（ｓｕｐ
ｅｒｍｕｌｔｉｐｌｅｘ）と呼ぶ構造へセル（ｃｅｌｌ
ｓ）の内容全部を転送する必要があり、比較的高い処理
高（ｔｈｒｏｕｇｈｐｕｔｓ）を使用している場合に非
抑制交換（ｕｎｉｎｈｉｂｉｔｅｄ ｓｗｉｔｃｈｉｎ
ｇ）の能力が制限される。例えば、最新技術を使用した
場合には２０ギガビット／秒程度の処理高になるものと
思われる。多くの用途にはこの種の技術で十分であると
言える。
ｅｒｍｕｌｔｉｐｌｅｘ）と呼ぶ構造へセル（ｃｅｌｌ
ｓ）の内容全部を転送する必要があり、比較的高い処理
高（ｔｈｒｏｕｇｈｐｕｔｓ）を使用している場合に非
抑制交換（ｕｎｉｎｈｉｂｉｔｅｄ ｓｗｉｔｃｈｉｎ
ｇ）の能力が制限される。例えば、最新技術を使用した
場合には２０ギガビット／秒程度の処理高になるものと
思われる。多くの用途にはこの種の技術で十分であると
言える。
【０００５】
【発明が解決すべき課題】しかし、これ以上の処理高で
は、マトリクスの多段化が必要で、一般的にセルが通過
しなければならない待ち行列が倍増する。通信を確立し
た場合のブロッキングも発生するが、多重化処理高の大
きさと多重化仮想回路の個数の多さを考えると、このパ
ラメータはそれほど多くの問題を起こすことは無い。
は、マトリクスの多段化が必要で、一般的にセルが通過
しなければならない待ち行列が倍増する。通信を確立し
た場合のブロッキングも発生するが、多重化処理高の大
きさと多重化仮想回路の個数の多さを考えると、このパ
ラメータはそれほど多くの問題を起こすことは無い。
【０００６】従来の第２の分類の通信網の欠点は、セル
の保存と複写のために多数の回路を付加しない限り交換
中にセルの分散が出来ないことであった。更に、許容可
能な付加は本質的に０．５９までに制限される。また第
１の分類の通信網に比べ大きな遅延と横断方向への遅延
の離散を発生し、設計仕様によっては段数が多くなれば
なるほど相互接続の数を大きく取る必要がある。
の保存と複写のために多数の回路を付加しない限り交換
中にセルの分散が出来ないことであった。更に、許容可
能な付加は本質的に０．５９までに制限される。また第
１の分類の通信網に比べ大きな遅延と横断方向への遅延
の離散を発生し、設計仕様によっては段数が多くなれば
なるほど相互接続の数を大きく取る必要がある。
【０００７】これらの制約を克服するために様々な解決
方法が提案されているが、その多くの場合、非常に高価
なものである。最近の提案の１つは、内容のアドレス指
定可能なメモリー（ＣＡＭ）を使用することによるもの
である。ここでは、第１の入力セルが他の入力に起始す
る同じ出力への各種のアクセス要求による衝突の解決に
依存する瞬間に出力される待ち行列に、「ＢＡＴＣＨＥ
Ｒ ＢＡＮＹＡＮ」型交換マトリクスに関連する入力待
ち行列を変換するように提案しており、この方法は他の
方法より有望である。タイムスロット（ｔｉｍｅ ｓｌ
ｏｔ）の間、出力へのアクセス要求は要求処理回路へ振
り向けられ、ここでは前述のタイムスロットの間に各々
の入力待ち行列に対して、他の全ての要求を考慮して要
求出力で間隔の開くような第１の利用可能なタイムスロ
ットを提供している。
方法が提案されているが、その多くの場合、非常に高価
なものである。最近の提案の１つは、内容のアドレス指
定可能なメモリー（ＣＡＭ）を使用することによるもの
である。ここでは、第１の入力セルが他の入力に起始す
る同じ出力への各種のアクセス要求による衝突の解決に
依存する瞬間に出力される待ち行列に、「ＢＡＴＣＨＥ
Ｒ ＢＡＮＹＡＮ」型交換マトリクスに関連する入力待
ち行列を変換するように提案しており、この方法は他の
方法より有望である。タイムスロット（ｔｉｍｅ ｓｌ
ｏｔ）の間、出力へのアクセス要求は要求処理回路へ振
り向けられ、ここでは前述のタイムスロットの間に各々
の入力待ち行列に対して、他の全ての要求を考慮して要
求出力で間隔の開くような第１の利用可能なタイムスロ
ットを提供している。
【０００８】この提案はアカタ・マサオら（日本のＮＥ
Ｃ株式会社）の編著による論文「ＡＴＭ空間分割スイッ
チの制御用スケジューリング・コンテントアドレッサブ
ル・メモリー（A Scheduling Content-Addressable Mem
ory for ATM Space DivisionSwitch Control ）」、Ｉ
ＥＥＥ固体回路（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ）に関する国際会議（１９９１年）、２４４ペー
ジに記載されている。
Ｃ株式会社）の編著による論文「ＡＴＭ空間分割スイッ
チの制御用スケジューリング・コンテントアドレッサブ
ル・メモリー（A Scheduling Content-Addressable Mem
ory for ATM Space DivisionSwitch Control ）」、Ｉ
ＥＥＥ固体回路（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ）に関する国際会議（１９９１年）、２４４ペー
ジに記載されている。
【０００９】この装置の性能を考慮に入れると、ＣＡＭ
メモリーの改善にも関わらず、その設計から、同じ技術
を用いて制作した双方アクセス静記憶装置（ｄｕａｌ−
ａｃｃｅｓｓ ｓｔａｔｉｃ ｍｅｍｏｒｙ）へのアク
セスに要する分析時間が３倍増する。この方法の欠点
は、比較的複雑な方法で動作する専用回路を必要とする
ことで、このため全体としての交換処理高が制限され
る。
メモリーの改善にも関わらず、その設計から、同じ技術
を用いて制作した双方アクセス静記憶装置（ｄｕａｌ−
ａｃｃｅｓｓ ｓｔａｔｉｃ ｍｅｍｏｒｙ）へのアク
セスに要する分析時間が３倍増する。この方法の欠点
は、比較的複雑な方法で動作する専用回路を必要とする
ことで、このため全体としての交換処理高が制限され
る。
【００１０】本発明は、出力にリンクした待ち行列でモ
ニタされた非ブロック型の空間分割交換マトリクスを使
用する第１分野の通信網の出力レベルに近い性能を発揮
し得るが、これらの通信網より高速に作動させることが
可能な非ブロック型の空間分割交換マトリクスでモニタ
された入力待ち行列を使用する第２分野の入力待ち行列
システムを提供することを目的とする。同等の技術を用
いて全交換処理高を４倍増するように試みている。
ニタされた非ブロック型の空間分割交換マトリクスを使
用する第１分野の通信網の出力レベルに近い性能を発揮
し得るが、これらの通信網より高速に作動させることが
可能な非ブロック型の空間分割交換マトリクスでモニタ
された入力待ち行列を使用する第２分野の入力待ち行列
システムを提供することを目的とする。同等の技術を用
いて全交換処理高を４倍増するように試みている。
【００１１】
【課題を解決するための手段】上記の目的から、データ
伝送（ｄａｔａ ｔｒａｎｓｍｉｓｓｉｏｎ）および／
またはＡＴＭシステムで使用する形式のセルを入力で受
信し、出力が各々交換マトリクスの対応する入力へ接続
してあり、各々の入力回路が更に該交換マトリクスの出
力に対して１対１の関係にある一連の入力を含み、現在
のタイムスロットより後のタイムスロットに割り当てた
一連の利用可能信号を各タイムスロットの間にその各々
が搬送するように設計してあることによって、該信号に
割り当てたタイムスロットに於けるセルの送信のため、
各々の利用可能信号がこれを搬送する入力に対応するマ
トリクス出力での利用可能な状態を表わし、また各々の
入力回路はメモリーポケット（ｍｅｍｏｒｙ ｐｏｃｋ
ｅｔ）内においてアドレスするマトリクス出力へのセル
の送出に利用可能な状態を表わす利用可能信号に割り当
てたタイムスロットに関連するアドレスで入力に存在す
る１つのセルを記憶する能力を有し、前記利用可能信号
は記憶動作の後利用不可能な状態を表わし、該メモリー
は現在のタイムスロットに対応するアドレスで読み込ま
れ、そのアドレスに記憶されているセルが該交換マトリ
クスへ送信されるように成してあることを含む本発明に
より設計した入力待ち行列システムへ交換マトリクスの
入力を接続する。
伝送（ｄａｔａ ｔｒａｎｓｍｉｓｓｉｏｎ）および／
またはＡＴＭシステムで使用する形式のセルを入力で受
信し、出力が各々交換マトリクスの対応する入力へ接続
してあり、各々の入力回路が更に該交換マトリクスの出
力に対して１対１の関係にある一連の入力を含み、現在
のタイムスロットより後のタイムスロットに割り当てた
一連の利用可能信号を各タイムスロットの間にその各々
が搬送するように設計してあることによって、該信号に
割り当てたタイムスロットに於けるセルの送信のため、
各々の利用可能信号がこれを搬送する入力に対応するマ
トリクス出力での利用可能な状態を表わし、また各々の
入力回路はメモリーポケット（ｍｅｍｏｒｙ ｐｏｃｋ
ｅｔ）内においてアドレスするマトリクス出力へのセル
の送出に利用可能な状態を表わす利用可能信号に割り当
てたタイムスロットに関連するアドレスで入力に存在す
る１つのセルを記憶する能力を有し、前記利用可能信号
は記憶動作の後利用不可能な状態を表わし、該メモリー
は現在のタイムスロットに対応するアドレスで読み込ま
れ、そのアドレスに記憶されているセルが該交換マトリ
クスへ送信されるように成してあることを含む本発明に
より設計した入力待ち行列システムへ交換マトリクスの
入力を接続する。
【００１２】更に、本発明によれば、入力回路の各々に
おいて、タイムスロットの間に入力が搬送する利用可能
信号は各々のタイムスロットを更に分割した微小な時間
間隔（ｍｉｃｒｏ−ｉｎｔｅｒｖａｌｓ）の間に該入力
にそれぞれ提示され、各々が現在のタイムスロットより
後のタイムスロットに割り当てられる。
おいて、タイムスロットの間に入力が搬送する利用可能
信号は各々のタイムスロットを更に分割した微小な時間
間隔（ｍｉｃｒｏ−ｉｎｔｅｒｖａｌｓ）の間に該入力
にそれぞれ提示され、各々が現在のタイムスロットより
後のタイムスロットに割り当てられる。
【００１３】更に、本発明によれば、これらの微小間隔
はタイムベース（ｔｉｍｅ ｂａｓｅ）から送出される
信号によって決定し、これによって、現在のセルがアド
レスしている交換マトリクス出力に対応する入力の利用
可能信号が利用可能状態を表わしているときに微小間隔
時間信号のとる値から該入力回路の入力に存在するセル
の記憶アドレスを求める。
はタイムベース（ｔｉｍｅ ｂａｓｅ）から送出される
信号によって決定し、これによって、現在のセルがアド
レスしている交換マトリクス出力に対応する入力の利用
可能信号が利用可能状態を表わしているときに微小間隔
時間信号のとる値から該入力回路の入力に存在するセル
の記憶アドレスを求める。
【００１４】更に、本発明によれば、各々の入力回路は
入力に存在するセルを記憶するためのメモリーを含み、
該メモリーは該タイムベースが送出した局部時間信号に
より読み込みアドレスされ、該タイムベースが送出した
微小間隔時間信号により書き込みアドレスされる。
入力に存在するセルを記憶するためのメモリーを含み、
該メモリーは該タイムベースが送出した局部時間信号に
より読み込みアドレスされ、該タイムベースが送出した
微小間隔時間信号により書き込みアドレスされる。
【００１５】更に、本発明はすでに記憶してあるセルを
更に記憶しないようにするための手段を含む。
更に記憶しないようにするための手段を含む。
【００１６】更に、本発明によれば、各々の入力回路に
はｍ個の入力に対応するｍ個の出力を設け、これに更新
した利用可能信号を送信し、入力回路のｍ個の出力は一
連の入力回路の次の入力回路のｍ個の入力へ接続する。
はｍ個の入力に対応するｍ個の出力を設け、これに更新
した利用可能信号を送信し、入力回路のｍ個の出力は一
連の入力回路の次の入力回路のｍ個の入力へ接続する。
【００１７】更に、入力回路のｍ個の入力へ送信される
更新した利用可能信号は１つの微小間隔の遅延量と等し
い持続の遅延量で一連の入力回路の次の入力回路のｍ個
の入力へ送信され、入力回路のタイムベースは１つの入
力回路から次の入力回路へ１つの微小間隔だけオフセッ
トされる。
更新した利用可能信号は１つの微小間隔の遅延量と等し
い持続の遅延量で一連の入力回路の次の入力回路のｍ個
の入力へ送信され、入力回路のタイムベースは１つの入
力回路から次の入力回路へ１つの微小間隔だけオフセッ
トされる。
【００１８】更に、本発明によれば、各々の入力回路は
入力回路のｍ個の入力に存在する利用可能信号を検証す
るためと、入力回路のｍ個の出力へ更新した利用可能信
号に、入力回路の入力に存在するセルの記憶を作動時に
制御する制御信号を加えて送出するための割り当て回路
を含む。
入力回路のｍ個の入力に存在する利用可能信号を検証す
るためと、入力回路のｍ個の出力へ更新した利用可能信
号に、入力回路の入力に存在するセルの記憶を作動時に
制御する制御信号を加えて送出するための割り当て回路
を含む。
【００１９】更に、本発明によれば、該割り当て回路は
現在入力回路の入力に存在するセルがアドレスしようと
する交換マトリクス出力を表わす出力指示信号を受信す
る入力を含む。
現在入力回路の入力に存在するセルがアドレスしようと
する交換マトリクス出力を表わす出力指示信号を受信す
る入力を含む。
【００２０】更に、本発明によれば、該割り当て回路は
少なくとも２つの入力を有する多数のＡＮＤゲートを含
み、その第１の入力は出力指示信号を受信し、第２の入
力は利用可能信号を受信する。ゲート出力はそれぞれＯ
Ｒゲートの入力に接続し、これの出力が該割り当て回路
の出力を構成するように成してある。列ｊの各ゲートの
出力はＯＲゲートの一方の入力にも接続し、これの第２
の入力は利用可能信号を受信し、またＯＲゲートの出力
は更新した利用可能信号を送信する割り当て回路の出力
にそれぞれ接続する。
少なくとも２つの入力を有する多数のＡＮＤゲートを含
み、その第１の入力は出力指示信号を受信し、第２の入
力は利用可能信号を受信する。ゲート出力はそれぞれＯ
Ｒゲートの入力に接続し、これの出力が該割り当て回路
の出力を構成するように成してある。列ｊの各ゲートの
出力はＯＲゲートの一方の入力にも接続し、これの第２
の入力は利用可能信号を受信し、またＯＲゲートの出力
は更新した利用可能信号を送信する割り当て回路の出力
にそれぞれ接続する。
【００２１】
【実施例】本発明の前述のおよびその他の特徴は、添付
の図面を参照しつつ本発明の応用例についての以下の説
明を熟読玩味することにより、一層明確に理解すること
が出来る。
の図面を参照しつつ本発明の応用例についての以下の説
明を熟読玩味することにより、一層明確に理解すること
が出来る。
【００２２】図１に図示した交換通信網は基本的に、ｎ
個の入力回路ＣＥ１〜ＣＥｎと、時限管理（ｔｉｍｅ
ｉｎｔｅｒｖａｌ ｍａｎａｇｅｍｅｎｔ）ユニットＵ
ＧＩＴと、システムタイムベース（ｓｙｓｔｅｍ ｔｉ
ｍｅ ｂａｓｅ）ＢＴｓと称するタイムベースとを含む
入力待ち行列管理（ｉｎｐｕｔ ｑｕｅｕｅｉｎｇｍａ
ｎａｇｅｍｅｎｔ）システムから構成される。また本回
路は交換マトリクスＭａｔＣｏｍも含む。
個の入力回路ＣＥ１〜ＣＥｎと、時限管理（ｔｉｍｅ
ｉｎｔｅｒｖａｌ ｍａｎａｇｅｍｅｎｔ）ユニットＵ
ＧＩＴと、システムタイムベース（ｓｙｓｔｅｍ ｔｉ
ｍｅ ｂａｓｅ）ＢＴｓと称するタイムベースとを含む
入力待ち行列管理（ｉｎｐｕｔ ｑｕｅｕｅｉｎｇｍａ
ｎａｇｅｍｅｎｔ）システムから構成される。また本回
路は交換マトリクスＭａｔＣｏｍも含む。
【００２３】各々の入力回路ＣＥｉは、データ伝送およ
び／またはＡＴＭシステムにおいて使用される形式で、
特にセルが属する仮想回路数などのシステムに関する情
報が格納されるヘッダ部分と、送信しようとするメッセ
ージが含まれる部分とからなるセルを受信するための入
力Ｅｉを有する。このようなセルは欧州特許第ＥＰ−Ａ
−１０８０２８号に記載されている。
び／またはＡＴＭシステムにおいて使用される形式で、
特にセルが属する仮想回路数などのシステムに関する情
報が格納されるヘッダ部分と、送信しようとするメッセ
ージが含まれる部分とからなるセルを受信するための入
力Ｅｉを有する。このようなセルは欧州特許第ＥＰ−Ａ
−１０８０２８号に記載されている。
【００２４】各々の入力回路ＣＥｉは交換マトリクスＭ
ａｔＣｏｍのｎ個の入力の１つに接続した出力Ｓｉも有
する。
ａｔＣｏｍのｎ個の入力の１つに接続した出力Ｓｉも有
する。
【００２５】マトリクスは非ブロック型で、より特定す
れば「ＢＡＴＣＨＥＲ ＢＡＮＹＡＮ」型などの非ブロ
ック型の空間分割交換マトリクス、またはより一般的に
は同時単一出力へのアクセスの衝突による以外の何らか
の非ブロック型の空間分割交換マトリクスである。交換
マトリクスＭａｔＣｏｍは必ずしもｎ個の出力を含ま
ず、後述するようにｍ個の出力を含むマトリクスも考慮
される。
れば「ＢＡＴＣＨＥＲ ＢＡＮＹＡＮ」型などの非ブロ
ック型の空間分割交換マトリクス、またはより一般的に
は同時単一出力へのアクセスの衝突による以外の何らか
の非ブロック型の空間分割交換マトリクスである。交換
マトリクスＭａｔＣｏｍは必ずしもｎ個の出力を含ま
ず、後述するようにｍ個の出力を含むマトリクスも考慮
される。
【００２６】各々の入力回路ＣＥｉは、交換マトリクス
ＭａｔＣｏｍのｍ個の出力と１対１の関係にあるｍ個の
入力Ｅａ１〜Ｅａｍも有し、ｍ個の入力に対応するｍ個
の出力Ｓａ１〜Ｓａｍも有する。入力回路ＣＥｉの各々
の出力Ｓａｊは一連の入力回路ＣＥ１〜ＣＥｎのうちの
次の入力回路ＣＥｉ＋１の入力Ｅａｊに接続する。
ＭａｔＣｏｍのｍ個の出力と１対１の関係にあるｍ個の
入力Ｅａ１〜Ｅａｍも有し、ｍ個の入力に対応するｍ個
の出力Ｓａ１〜Ｓａｍも有する。入力回路ＣＥｉの各々
の出力Ｓａｊは一連の入力回路ＣＥ１〜ＣＥｎのうちの
次の入力回路ＣＥｉ＋１の入力Ｅａｊに接続する。
【００２７】時限処理ユニットＵＧＩＴは、一方で第１
の入力回路ＣＥ１のｍ個の入力Ｅａ １〜Ｅａｍに各々が
接続するｍ個の出力Ｓｉｔ１〜Ｓｉｔｍを含み、他方で
最後の入力回路ＣＥｎのｍ個の出力Ｓａ１〜Ｓａｍに各
々が接続するｍ個の入力Ｅｉｔ１〜Ｅｉｔｍを含む。
の入力回路ＣＥ１のｍ個の入力Ｅａ １〜Ｅａｍに各々が
接続するｍ個の出力Ｓｉｔ１〜Ｓｉｔｍを含み、他方で
最後の入力回路ＣＥｎのｍ個の出力Ｓａ１〜Ｓａｍに各
々が接続するｍ個の入力Ｅｉｔ１〜Ｅｉｔｍを含む。
【００２８】システムタイムベースＢｔｓは、一方にお
いて持続時間がタイムスロットＴの持続のｋ分の１のク
ロック信号Ｓｈを送出し、他方においてタイムスロット
の持続時間のｐ倍に持続時間が等しい例えばタイムスロ
ットＴの持続時間の８倍などの同期信号ＣＳＹを送出す
る。クロック信号Ｓｈと同期信号ＣＳＹは第１の入力回
路ＣＥ１へ送信され、１つの入力回路ＣＥｉから次の回
路ＣＥｉ＋１へと伝播する。これらは最後の入力回路Ｃ
Ｅｎから時限処理ユニットＵＧＩＴへ送信される。
いて持続時間がタイムスロットＴの持続のｋ分の１のク
ロック信号Ｓｈを送出し、他方においてタイムスロット
の持続時間のｐ倍に持続時間が等しい例えばタイムスロ
ットＴの持続時間の８倍などの同期信号ＣＳＹを送出す
る。クロック信号Ｓｈと同期信号ＣＳＹは第１の入力回
路ＣＥ１へ送信され、１つの入力回路ＣＥｉから次の回
路ＣＥｉ＋１へと伝播する。これらは最後の入力回路Ｃ
Ｅｎから時限処理ユニットＵＧＩＴへ送信される。
【００２９】時限処理ユニットＵＧＩＴの機能について
以下で説明する。
以下で説明する。
【００３０】略図を示した図２を参照して入力回路ＣＥ
ｉの説明を続ける。
ｉの説明を続ける。
【００３１】図示した入力回路ＣＥは、レジスタＲｅｇ
ＡｄＭｔｒと、変換メモリーＭｔｒａｄと、セルメモリ
ーＭＣと、遅延回路ＲＥＴと、タイムベースＢＴと、割
り当て回路ＣＡＦと、トグルスイッチＢａｓｃを含む。
ＡｄＭｔｒと、変換メモリーＭｔｒａｄと、セルメモリ
ーＭＣと、遅延回路ＲＥＴと、タイムベースＢＴと、割
り当て回路ＣＡＦと、トグルスイッチＢａｓｃを含む。
【００３２】変換メモリーＭｔｒａｄは、ランダムアク
セスメモリー（ＲＡＭ）で、これの記憶ポケットは、シ
ステムが処理可能な仮想回路に割り当ててある。システ
ムの初期化時に、変換したラベルはポケットに割り当て
た仮想回路に対応するこれらのポケットの各々に記憶
し、自己アドレシング・ラベルの追加を含むことも出来
る。仮想回路に対応するこれらのポケットの各々には、
個数ｍが交換マトリクスＭａｔＣｏｍの出力の個数と等
しい「出力指示（ｏｕｔｇｏｉｎｇ ｄｉｒｅｃｔｉｏ
ｎ）」ビットＢｄ１〜Ｂｄｍも記憶し、これらはビット
が立っている場合、前記ポケットに対応する仮想回路の
個数が入っているセルがアドレスしようとするマトリク
ス出力を指定するために用いる。
セスメモリー（ＲＡＭ）で、これの記憶ポケットは、シ
ステムが処理可能な仮想回路に割り当ててある。システ
ムの初期化時に、変換したラベルはポケットに割り当て
た仮想回路に対応するこれらのポケットの各々に記憶
し、自己アドレシング・ラベルの追加を含むことも出来
る。仮想回路に対応するこれらのポケットの各々には、
個数ｍが交換マトリクスＭａｔＣｏｍの出力の個数と等
しい「出力指示（ｏｕｔｇｏｉｎｇ ｄｉｒｅｃｔｉｏ
ｎ）」ビットＢｄ１〜Ｂｄｍも記憶し、これらはビット
が立っている場合、前記ポケットに対応する仮想回路の
個数が入っているセルがアドレスしようとするマトリク
ス出力を指定するために用いる。
【００３３】ビットＢｄ１〜Ｂｄｍは、出力指示信号を
構成するが、その構造は本発明の応用の他の方法例えば
ｍ個の出力指示の２進符号化とは異なる。後者の解決方
法は出力指示に関する情報を変換するために必要な変換
メモリーの量を減少させることが可能だが、例えば割り
当て回路ＣＡＦに組み込むようなデコーダ回路の使用が
必須となる。
構成するが、その構造は本発明の応用の他の方法例えば
ｍ個の出力指示の２進符号化とは異なる。後者の解決方
法は出力指示に関する情報を変換するために必要な変換
メモリーの量を減少させることが可能だが、例えば割り
当て回路ＣＡＦに組み込むようなデコーダ回路の使用が
必須となる。
【００３４】入力Ｅに存在するセルが属する仮想回路Ｖ
ＣＩの番号を表わしている配線は、レジスタＲｅｇＡｄ
Ｍｔｒの入力へ接続し、これの出力は変換メモリーＭｔ
ｒａｄの読み出しアドレス入力へ接続する。読み込みモ
ードでは、変換ラベルＥｉを送信し、これが割り当て回
路ＣＡＦの対応する入力へ送信されるビットＢｄ１〜Ｂ
ｄｍに加えてメモリーＭＣの入力へ送られる。
ＣＩの番号を表わしている配線は、レジスタＲｅｇＡｄ
Ｍｔｒの入力へ接続し、これの出力は変換メモリーＭｔ
ｒａｄの読み出しアドレス入力へ接続する。読み込みモ
ードでは、変換ラベルＥｉを送信し、これが割り当て回
路ＣＡＦの対応する入力へ送信されるビットＢｄ１〜Ｂ
ｄｍに加えてメモリーＭＣの入力へ送られる。
【００３５】仮想回路の番号を表わしている配線は、遅
延回路ＲＥＴを経由してメモリーＭＣの入力へ接続す
る。遅延回路ＲＥＴはメモリーＭｔｒａｄにより導入さ
れる時間遅延量を補償するために含まれている。
延回路ＲＥＴを経由してメモリーＭＣの入力へ接続す
る。遅延回路ＲＥＴはメモリーＭｔｒａｄにより導入さ
れる時間遅延量を補償するために含まれている。
【００３６】メモリーＭＣは、多数のポケットを有し、
その各々は特定のセルのビット全部を記憶するように成
してある。
その各々は特定のセルのビット全部を記憶するように成
してある。
【００３７】タイムベースＢＴは、システムタイムベー
スＢｔｓから受信したクロック信号Ｓｈで制御され、穿
孔する入力回路ＣＥが送信する信号ＣＳＹにより同期す
る。この回路の機能は、局部時間信号Ｈｌｏｃと微小間
隔局部時間信号Ｍｔｌを送信することである。局部時間
信号Ｈｌｏｃの時間の１単位はタイムスロットＴ０から
Ｔｎに対応しているが、微小間隔時間信号はタイムスロ
ットＴｉに細分され、第１には値Ｈｌｏｃ＋１、第２に
はＨｌｏｃ＋２といった値を取るｋ倍の間隔に分割され
る。
スＢｔｓから受信したクロック信号Ｓｈで制御され、穿
孔する入力回路ＣＥが送信する信号ＣＳＹにより同期す
る。この回路の機能は、局部時間信号Ｈｌｏｃと微小間
隔局部時間信号Ｍｔｌを送信することである。局部時間
信号Ｈｌｏｃの時間の１単位はタイムスロットＴ０から
Ｔｎに対応しているが、微小間隔時間信号はタイムスロ
ットＴｉに細分され、第１には値Ｈｌｏｃ＋１、第２に
はＨｌｏｃ＋２といった値を取るｋ倍の間隔に分割され
る。
【００３８】図３は３つのタイムスロットＴ０、Ｔ１、
Ｔ２を示し、これらは各々が微小時間間隔ｔ０からｔ７
に細分される。この時間の識別は第１の入力回路ＣＥ１
について有効で、１つの入力回路から次の入力回路へ
は、図３の階段状の太線で示したように１つの微小間隔
の持続時間だけオフセットする。
Ｔ２を示し、これらは各々が微小時間間隔ｔ０からｔ７
に細分される。この時間の識別は第１の入力回路ＣＥ１
について有効で、１つの入力回路から次の入力回路へ
は、図３の階段状の太線で示したように１つの微小間隔
の持続時間だけオフセットする。
【００３９】ここで、ｋは１つのタイムスロットＴの間
にシステムタイムベースＢｔｓが生成したクロック信号
Ｓｈのパルスの個数に対応することに注意する。以下の
説明から分るように、ｋの個数は仮想入力待ち行列の深
さに対応している。
にシステムタイムベースＢｔｓが生成したクロック信号
Ｓｈのパルスの個数に対応することに注意する。以下の
説明から分るように、ｋの個数は仮想入力待ち行列の深
さに対応している。
【００４０】入力回路ＣＥｉのタイムベースＢＴは、こ
れの局部時間信号Ｈｌｏｃが直前の入力回路ＣＥｉ−１
のタイムベースＢＴの１微小間隔だけ後置されるように
設計する。このため、入力回路ＣＥｉのタイムベースＢ
Ｔは直前の入力回路ＣＥｉ− １が送信した同期信号ＣＳ
Ｙを使用し、次の回路ＣＥｉ＋１には直前の信号より１
微小間隔だけ後置した新しい同期信号ＣＳＹを送信す
る。
れの局部時間信号Ｈｌｏｃが直前の入力回路ＣＥｉ−１
のタイムベースＢＴの１微小間隔だけ後置されるように
設計する。このため、入力回路ＣＥｉのタイムベースＢ
Ｔは直前の入力回路ＣＥｉ− １が送信した同期信号ＣＳ
Ｙを使用し、次の回路ＣＥｉ＋１には直前の信号より１
微小間隔だけ後置した新しい同期信号ＣＳＹを送信す
る。
【００４１】一般に、タイムベースＢＴがタイムスロッ
トＴｊの区間ｔｉの間に送信する微小間隔時間信号Ｍｔ
ｌのとる値は、タイムセル（ｔｉｍｅ ｃｅｌｌ）Ｔ
ｉ＋ｊ ＋１の値である。つまり、タイムスロットＴ０の
間に、時限（ｔｉｍｅ ｉｎｔｅｒｖａｌ）信号は、タ
イムｔ０で値Ｔ１、タイムｔ１で値Ｔ２というような値
を取る。同様に時間Ｔ１の間には、タイムｔ０で値
Ｔ２、タイムｔ２では値Ｔ３などの値を取る。
トＴｊの区間ｔｉの間に送信する微小間隔時間信号Ｍｔ
ｌのとる値は、タイムセル（ｔｉｍｅ ｃｅｌｌ）Ｔ
ｉ＋ｊ ＋１の値である。つまり、タイムスロットＴ０の
間に、時限（ｔｉｍｅ ｉｎｔｅｒｖａｌ）信号は、タ
イムｔ０で値Ｔ１、タイムｔ１で値Ｔ２というような値
を取る。同様に時間Ｔ１の間には、タイムｔ０で値
Ｔ２、タイムｔ２では値Ｔ３などの値を取る。
【００４２】メモリーＭＣの各々のポケットは、タイム
ベースＢＴから受信した局部時間信号Ｈｌｏｃで読み取
りアドレスされ、レジスタＲＥＧの送出する出力信号で
書き込みアドレスされる。レジスタＲＥＧの入力は、タ
イムベースＢＴの送信する微小間隔時間信号Ｍｔｌを受
信する。レジスタＲＥＧは、割り当て回路ＣＡＦの出力
Ｓへ接続した制御入力を有する。
ベースＢＴから受信した局部時間信号Ｈｌｏｃで読み取
りアドレスされ、レジスタＲＥＧの送出する出力信号で
書き込みアドレスされる。レジスタＲＥＧの入力は、タ
イムベースＢＴの送信する微小間隔時間信号Ｍｔｌを受
信する。レジスタＲＥＧは、割り当て回路ＣＡＦの出力
Ｓへ接続した制御入力を有する。
【００４３】割り当て回路ＣＡＦは、レジスタＲｉｎ１
〜Ｒｉｎｍ（それぞれ出力指示ビットＢｄ１〜Ｂｄｍで
制御される）を経由して、直前の入力回路が送出した、
または、問題の入力回路が一連の回路の第１であれば時
限処理ユニットＵＧＩＴから送信した、利用可能信号ｓ
ｄ１〜ｓｄｍを受信するように成してあるｍ個の入力ｉ
ｎ１〜ｉｎｍを有する。また、同回路は、ｍ個の出力Ｏ
ｕｔ１〜Ｏｕｔｍも有し、一連の入力回路の次の回路の
ｍ個の入力Ｅａ１〜Ｅａｍへ、または、問題の入力回路
が最後の入力回路の場合には、時限処理ユニットＵＧＩ
Ｔの対応する入力へ、更新した利用可能信号ｓｄｒ１〜
ｓｄｒｍを送出する。同回路は変換メモリーＭｔｒａｄ
からのｍ個の出力指示ビットＢｄ１〜Ｂｄｍを各々が受
信するｍ個の入力Ｅｂｄ１〜Ｅｂｄｍを有する。割り当
て回路ＣＡＦの出力Ｓは、別の入力も有し、これには、
トグルスイッチＢａｓｃが送信した割り当て信号が存在
する。
〜Ｒｉｎｍ（それぞれ出力指示ビットＢｄ１〜Ｂｄｍで
制御される）を経由して、直前の入力回路が送出した、
または、問題の入力回路が一連の回路の第１であれば時
限処理ユニットＵＧＩＴから送信した、利用可能信号ｓ
ｄ１〜ｓｄｍを受信するように成してあるｍ個の入力ｉ
ｎ１〜ｉｎｍを有する。また、同回路は、ｍ個の出力Ｏ
ｕｔ１〜Ｏｕｔｍも有し、一連の入力回路の次の回路の
ｍ個の入力Ｅａ１〜Ｅａｍへ、または、問題の入力回路
が最後の入力回路の場合には、時限処理ユニットＵＧＩ
Ｔの対応する入力へ、更新した利用可能信号ｓｄｒ１〜
ｓｄｒｍを送出する。同回路は変換メモリーＭｔｒａｄ
からのｍ個の出力指示ビットＢｄ１〜Ｂｄｍを各々が受
信するｍ個の入力Ｅｂｄ１〜Ｅｂｄｍを有する。割り当
て回路ＣＡＦの出力Ｓは、別の入力も有し、これには、
トグルスイッチＢａｓｃが送信した割り当て信号が存在
する。
【００４４】トグルスイッチＢａｓｃは、割り当て回路
ＣＡＦの出力Ｓへ接続した入力Ｅｓと、割り当て回路Ｃ
ＡＦの入力Ｅに接続してあり割り当て信号ｓａｆを送信
するための出力を有する。同回路の入力Ｅｈでは、信号
Ｓｈと同期して各タイムスロットＴの開始時にリセット
されるように信号Ｓｈを受信する。タイムｔでタイムス
ロットが入力回路ＣＥの入力Ｅに存在するセルへ割り当
てられた場合、トグルスイッチＢａｓｃから出力される
信号ｓａｆは１になり、このレベルがタイムスロットの
終端まで保持される。
ＣＡＦの出力Ｓへ接続した入力Ｅｓと、割り当て回路Ｃ
ＡＦの入力Ｅに接続してあり割り当て信号ｓａｆを送信
するための出力を有する。同回路の入力Ｅｈでは、信号
Ｓｈと同期して各タイムスロットＴの開始時にリセット
されるように信号Ｓｈを受信する。タイムｔでタイムス
ロットが入力回路ＣＥの入力Ｅに存在するセルへ割り当
てられた場合、トグルスイッチＢａｓｃから出力される
信号ｓａｆは１になり、このレベルがタイムスロットの
終端まで保持される。
【００４５】本発明による入力回路ＣＥの動作を次に説
明する。
明する。
【００４６】セルが入力Ｅに到着すると、次のようにし
てアドレスを求めたメモリーＭＣのポケット内に（メモ
リーＭｔｒａｄが変換して送信した）ヘッダとともに記
憶される。
てアドレスを求めたメモリーＭＣのポケット内に（メモ
リーＭｔｒａｄが変換して送信した）ヘッダとともに記
憶される。
【００４７】変換したヘッダＥｔを供給するのと同時
に、メモリーＭｔｒａｄは出力指示ビットＢｄ１〜Ｂｄ
ｍを送出し、これの１つが１となるので、到着したセル
を出力するマトリクス出力が表わされることになる。
に、メモリーＭｔｒａｄは出力指示ビットＢｄ１〜Ｂｄ
ｍを送出し、これの１つが１となるので、到着したセル
を出力するマトリクス出力が表わされることになる。
【００４８】問題のタイムスロットの間、入力Ｅａ１〜
Ｅａｍは、現在のタイムスロットの各々の時限ｔ０〜ｔ
ｋの間に割り当て回路ＣＡＦにより検証される。
Ｅａｍは、現在のタイムスロットの各々の時限ｔ０〜ｔ
ｋの間に割り当て回路ＣＡＦにより検証される。
【００４９】現在処理中のセルが交換マトリクスＭａｔ
Ｃｏｍのｊ番目の出力にアドレスしていると仮定する
と、列ｊの出力指示ビットＢｄｊは１となる。
Ｃｏｍのｊ番目の出力にアドレスしていると仮定する
と、列ｊの出力指示ビットＢｄｊは１となる。
【００５０】時限ｔｉの間に、ｊ番目の入力Ｅａｊが１
の場合、これはタイムスロットＴａ ＋ｉ＋１がｊ番目の
出力で占有され、ａは現在処理中のタイムスロットの列
である。
の場合、これはタイムスロットＴａ ＋ｉ＋１がｊ番目の
出力で占有され、ａは現在処理中のタイムスロットの列
である。
【００５１】しかし、ｊ番目の入力Ｅａｊが時限ｔｉに
おいて０の場合には、タイムスロットＴａ＋ｉ＋１は、
交換マトリクスＭａｔＣｏｍのｊ番目の出力で自由にな
る。従ってタイムｔｉにおいて割り当て回路ＣＡＦは、
出力ＳからレジスタＲＥＧを制御する信号を送出する。
レジスタは、更にメモリーＭＣの書き込み入力へタイム
ベースから受信した時限信号Ｍｔｌを送信し、これはす
でに図示してあるように、Ｔａ＋ｉ＋１に等しい。よっ
て、セルは、Ｔａ＋ｉ＋１に等しいメモリーＭｃのアド
レスに記憶される。割り当て回路ＣＡＦも列ｊの出力Ｏ
ｕｔｊから、ここで１になっている信号ｓｄｒｊを送信
し、タイムスロットＴａ＋ｉ＋１の占有を表わす。
おいて０の場合には、タイムスロットＴａ＋ｉ＋１は、
交換マトリクスＭａｔＣｏｍのｊ番目の出力で自由にな
る。従ってタイムｔｉにおいて割り当て回路ＣＡＦは、
出力ＳからレジスタＲＥＧを制御する信号を送出する。
レジスタは、更にメモリーＭＣの書き込み入力へタイム
ベースから受信した時限信号Ｍｔｌを送信し、これはす
でに図示してあるように、Ｔａ＋ｉ＋１に等しい。よっ
て、セルは、Ｔａ＋ｉ＋１に等しいメモリーＭｃのアド
レスに記憶される。割り当て回路ＣＡＦも列ｊの出力Ｏ
ｕｔｊから、ここで１になっている信号ｓｄｒｊを送信
し、タイムスロットＴａ＋ｉ＋１の占有を表わす。
【００５２】割り当て回路ＣＡＦがレジスタＲＥＧを制
御する際、トグルスイッチＢａｓｃの入力Ｅｓは１であ
る。従って出力信号ｓａｆも１に変わり、現在のタイム
スロットの終端までそのままとなる。割り当て回路ＣＡ
Ｆは、そのため現在のセルにタイムスロットを割り当て
なくなる。
御する際、トグルスイッチＢａｓｃの入力Ｅｓは１であ
る。従って出力信号ｓａｆも１に変わり、現在のタイム
スロットの終端までそのままとなる。割り当て回路ＣＡ
Ｆは、そのため現在のセルにタイムスロットを割り当て
なくなる。
【００５３】問題のタイムスロットＴａの間、メモリー
ＭＣはタイムベースＢＴからＴａに等しい値の読み込み
アドレス信号Ｈｌｏｃを受信する。メモリーＭＣ内のこ
のアドレスに記憶されているセルは、これを処理できる
交換マトリクスＭａｔＣｏｍの対応する入力へ送信され
る。
ＭＣはタイムベースＢＴからＴａに等しい値の読み込み
アドレス信号Ｈｌｏｃを受信する。メモリーＭＣ内のこ
のアドレスに記憶されているセルは、これを処理できる
交換マトリクスＭａｔＣｏｍの対応する入力へ送信され
る。
【００５４】利用可能信号ｓｄは、１微小間隔と長さが
等しい遅延量で、１つの入力回路から次の入力回路へ、
また最後の入力回路から時限管理ユニットＵＧＩＴへと
送信される。１微小間隔の遅延量は各入力回路のレジス
タＲｉｎ１〜Ｒｉｎｍが実現する。この遅延量は、入力
回路のタイムベースＢＴが送信した局部タイムが、前述
のように１微小間隔分の長さだけオフセットされている
ことを表わしている。
等しい遅延量で、１つの入力回路から次の入力回路へ、
また最後の入力回路から時限管理ユニットＵＧＩＴへと
送信される。１微小間隔の遅延量は各入力回路のレジス
タＲｉｎ１〜Ｒｉｎｍが実現する。この遅延量は、入力
回路のタイムベースＢＴが送信した局部タイムが、前述
のように１微小間隔分の長さだけオフセットされている
ことを表わしている。
【００５５】図３では、矢印Ａを用いて、第１の微小間
隔ｔ０の間の利用可能信号ｓｄ１〜ｓｄｍの結合により
構成したワードの入力回路ＣＥ１〜ＣＥ６間の交換と、
矢印Ｂを用いて、第２の微小間隔ｔ１の間の利用可能信
号ｓｄ１〜ｓｄｍの結合により構成したワードの入力回
路ＣＥ１〜ＣＥ６間の交換とを図示している。
隔ｔ０の間の利用可能信号ｓｄ１〜ｓｄｍの結合により
構成したワードの入力回路ＣＥ１〜ＣＥ６間の交換と、
矢印Ｂを用いて、第２の微小間隔ｔ１の間の利用可能信
号ｓｄ１〜ｓｄｍの結合により構成したワードの入力回
路ＣＥ１〜ＣＥ６間の交換とを図示している。
【００５６】タイムスロットＴの第１の微小間隔ｔ０に
おいて、時限管理ユニットＵＧＩＴは直前のタイムスロ
ットの最後の微小間隔の間にこれの入力Ｅｉｔ１〜Ｅｉ
ｔｍに存在していた利用可能信号ｓｄ１〜ｓｄｍを、こ
れに対応する出力Ｓｉｔ１〜Ｓｉｔｍへ送出するように
設計してある。ＵＧＩＴユニットの機能は図３において
矢印Ｃで表わしてある。
おいて、時限管理ユニットＵＧＩＴは直前のタイムスロ
ットの最後の微小間隔の間にこれの入力Ｅｉｔ１〜Ｅｉ
ｔｍに存在していた利用可能信号ｓｄ１〜ｓｄｍを、こ
れに対応する出力Ｓｉｔ１〜Ｓｉｔｍへ送出するように
設計してある。ＵＧＩＴユニットの機能は図３において
矢印Ｃで表わしてある。
【００５７】図３において微小間隔の個数が入力回路の
個数より１つ多いことが分る。これによって微小間隔１
つ分のオフセットを生成することが可能になり、次のタ
イムスロットの第１の時限の間に存在するワードが必ず
自由条件を表わすようになる。
個数より１つ多いことが分る。これによって微小間隔１
つ分のオフセットを生成することが可能になり、次のタ
イムスロットの第１の時限の間に存在するワードが必ず
自由条件を表わすようになる。
【００５８】図４は割り当て回路ＣＡＦの論理回路図を
表わしている。本回路は３入力のｍ個のＡＮＤゲートＡ
ＮＤ１〜ＡＮＤｍを含む。列ｊのゲートＡＮＤｊの第１
の入力は列ｊの出力指示ビットＢｄｊを受信する入力Ｅ
ｂｄｊに接続し、第２の入力は列ｊの利用可能ビットｓ
ｄｊを受信し、第３のインバータ入力は入力Ｅに接続
し、ここから通常トグルスイッチＢａｓｃの出力へ接続
する。ゲートＡＮＤ１〜ＡＮＤｍの出力はそれぞれＯＲ
ゲートＯＲｇの入力へ接続し、これの出力が割り当て回
路ＣＡＦの出力Ｓを構成する。
表わしている。本回路は３入力のｍ個のＡＮＤゲートＡ
ＮＤ１〜ＡＮＤｍを含む。列ｊのゲートＡＮＤｊの第１
の入力は列ｊの出力指示ビットＢｄｊを受信する入力Ｅ
ｂｄｊに接続し、第２の入力は列ｊの利用可能ビットｓ
ｄｊを受信し、第３のインバータ入力は入力Ｅに接続
し、ここから通常トグルスイッチＢａｓｃの出力へ接続
する。ゲートＡＮＤ１〜ＡＮＤｍの出力はそれぞれＯＲ
ゲートＯＲｇの入力へ接続し、これの出力が割り当て回
路ＣＡＦの出力Ｓを構成する。
【００５９】列ｊのゲートＡＮＤｊの出力は、ＯＲゲー
トＯＲｊの第１の入力にも接続し、ＯＲゲートの第２の
入力で列ｊの利用可能信号ｓｄｊを受信する。ＯＲゲー
トＯＲ１〜ＯＲｍの出力は、それぞれ出力ＯＵＴ１〜Ｏ
ＵＴｍへ接続する。
トＯＲｊの第１の入力にも接続し、ＯＲゲートの第２の
入力で列ｊの利用可能信号ｓｄｊを受信する。ＯＲゲー
トＯＲ１〜ＯＲｍの出力は、それぞれ出力ＯＵＴ１〜Ｏ
ＵＴｍへ接続する。
【００６０】ここで入力セルには、まだタイムスロット
が割り当ててなく、入力Ｅがゼロであると仮定する。
が割り当ててなく、入力Ｅがゼロであると仮定する。
【００６１】現在処理中のセルが交換マトリクスＭａｔ
Ｃｏｍのｊ番目の出力にアドレスすると仮定する。入力
Ｅｂｄｊにおける列ｊの出力指示ビットＢｄｊは、その
ため１となり、また他のビットはゼロとなる。
Ｃｏｍのｊ番目の出力にアドレスすると仮定する。入力
Ｅｂｄｊにおける列ｊの出力指示ビットＢｄｊは、その
ため１となり、また他のビットはゼロとなる。
【００６２】ｊ番目の利用可能信号ｓｄｊが１の場合、
列ｊのＡＮＤゲートＡＮＤｊは、１を送信し、一方他の
ゲートは０を送信する。
列ｊのＡＮＤゲートＡＮＤｊは、１を送信し、一方他の
ゲートは０を送信する。
【００６３】これによってＯＲゲートＯＲｇは１を送信
し、これがレジスタＲＥＧを制御する効果を有し、また
トグルスイッチＢａｓｃの出力で、即ち入力Ｅで、タイ
ムスロットの終端まで信号ｓａｆを１に変更する効果を
有する。その結果、この区間の間は、ＡＮＤ１〜ＡＮＤ
ｍまでの全てのゲートの出力がゼロになる。
し、これがレジスタＲＥＧを制御する効果を有し、また
トグルスイッチＢａｓｃの出力で、即ち入力Ｅで、タイ
ムスロットの終端まで信号ｓａｆを１に変更する効果を
有する。その結果、この区間の間は、ＡＮＤ１〜ＡＮＤ
ｍまでの全てのゲートの出力がゼロになる。
【００６４】そのためトグルスイッチＢａｓｃによって
単一のセルが幾つかの異なるタイムスロットに割り当て
られないように成してあり、その結果として、メモリー
ＭＣ内の幾つかの異なるアドレスに保存されないように
成してあることが分る。
単一のセルが幾つかの異なるタイムスロットに割り当て
られないように成してあり、その結果として、メモリー
ＭＣ内の幾つかの異なるアドレスに保存されないように
成してあることが分る。
【００６５】上記とは逆に、ｊ番目の利用可能信号ｓｄ
ｊがゼロの場合には、列ｊのＡＮＤゲートＡＮＤｊはゼ
ロを送出し、それ以外のゲートＡＮＤ１〜ＡＮＤｍの全
てもゼロを送信するので、ゲートＯＲｇはゼロを送信す
る。よってセルは上記処理が行なわれている微小間隔に
対応するアドレスには記憶されない。
ｊがゼロの場合には、列ｊのＡＮＤゲートＡＮＤｊはゼ
ロを送出し、それ以外のゲートＡＮＤ１〜ＡＮＤｍの全
てもゼロを送信するので、ゲートＯＲｇはゼロを送信す
る。よってセルは上記処理が行なわれている微小間隔に
対応するアドレスには記憶されない。
【００６６】メモリーＭＣに必要なポケットの個数を制
限する目的で、間接アドレス・メモリーを用いて入力セ
ルのメモリーＭＣ内の記憶アドレスを節約することが出
来ると分る。なお、これのアドレスは利用可能なアドレ
スの決定装置で決定することが出来る。例えばメモリー
ＭＣと、間接的に利用可能なアドレス・メモリーとこの
ような利用可能なアドレスの決定装置については、フラ
ンス特許第ＦＲ−Ａ−２６１７３０２号に詳細に記載さ
れており、本発明の範囲内で、動作におけるあらゆる態
様において本明細書で解説したメモリーＭＣと等価であ
る。
限する目的で、間接アドレス・メモリーを用いて入力セ
ルのメモリーＭＣ内の記憶アドレスを節約することが出
来ると分る。なお、これのアドレスは利用可能なアドレ
スの決定装置で決定することが出来る。例えばメモリー
ＭＣと、間接的に利用可能なアドレス・メモリーとこの
ような利用可能なアドレスの決定装置については、フラ
ンス特許第ＦＲ−Ａ−２６１７３０２号に詳細に記載さ
れており、本発明の範囲内で、動作におけるあらゆる態
様において本明細書で解説したメモリーＭＣと等価であ
る。
【００６７】割り当て回路は図４に図示したような、レ
ジスタＲｉｎ１〜Ｒｉｎｍを含む幾つかの基本回路から
構成することが出来る。図面ではＫ個の基本割り当て回
路ＣＡＦ１〜ＣＡＦｋと入力回路ＣＥへの相互接続を含
むこのような割り当て回路を図示してある。
ジスタＲｉｎ１〜Ｒｉｎｍを含む幾つかの基本回路から
構成することが出来る。図面ではＫ個の基本割り当て回
路ＣＡＦ１〜ＣＡＦｋと入力回路ＣＥへの相互接続を含
むこのような割り当て回路を図示してある。
【００６８】割り当て回路ＣＡＦ１〜ＣＡＦｋ全部の入
力Ｅ１〜Ｅｋは並列接続して、問題の入力回路ＣＥのト
グルスイッチＢａｓｃからの割り当て信号ｓａｆを受信
する。ＯＲゲートＯＲｇは基本割り当て回路の出力Ｓへ
各々を接続してあるＫ個の入力と、問題の入力回路のレ
ジスタＲＥＧの制御入力へ接続した出力を有する。
力Ｅ１〜Ｅｋは並列接続して、問題の入力回路ＣＥのト
グルスイッチＢａｓｃからの割り当て信号ｓａｆを受信
する。ＯＲゲートＯＲｇは基本割り当て回路の出力Ｓへ
各々を接続してあるＫ個の入力と、問題の入力回路のレ
ジスタＲＥＧの制御入力へ接続した出力を有する。
【００６９】Ｍ＝Ｋ×ｍとする利用可能信号ｓｄ１〜ｓ
ｄM は基本割り当て回路ＣＡＦ１〜ＣＡＦｋの各々に対
して分散され、基本割り当て回路はＫ×ｍ個の更新した
利用可能信号ｓｄｒ１〜ｓｄｒM を送信する。
ｄM は基本割り当て回路ＣＡＦ１〜ＣＡＦｋの各々に対
して分散され、基本割り当て回路はＫ×ｍ個の更新した
利用可能信号ｓｄｒ１〜ｓｄｒM を送信する。
【図１】本発明による入力待ち行列システムを備えた交
換通信網の略図である。
換通信網の略図である。
【図２】本発明による入力待ち行列システムの１つの素
子を構成する入力回路の略図である。
子を構成する入力回路の略図である。
【図３】本発明による入力回路の作動図である。
【図４】本発明によるシステムの入力回路に組み込まれ
る割り当て回路の略図である。
る割り当て回路の略図である。
【図５】本発明によるシステムの能力を拡張することの
出来る割り当て回路の変形の略図である。
出来る割り当て回路の変形の略図である。
ＡＮＤ１〜ＡＮＤｍ ＡＮＤゲート Ｂａｓｃ 手
段（トグルスイッチ） Ｂｄ１〜Ｂｄｍ 出力指示信号 ＢＴ タイム
ベース ＣＡＦ 割り当て回路 ＣＥ１〜ＣＥ
ｎ 入力回路 Ｅ１〜Ｅｎ 入力 Ｅａ１〜Ｅａ
ｍ 入力 Ｈｌｏｃ 局部時間信号 ＭａｔＣｏｍ
交換マトリクス ＭＣ メモリー Ｍｔｌ 微小
間隔時刻信号 ＯＲｇ ＯＲゲート ＯＵＴ１〜Ｏ
ＵＴｍ 出力 Ｓ１〜Ｓｎ 出力 Ｓａ１〜Ｓａ
ｍ 出力 ｓｄ１〜ｓｄｍ 利用可能信号 ｔ０〜ｔｋ
微小間隔
段（トグルスイッチ） Ｂｄ１〜Ｂｄｍ 出力指示信号 ＢＴ タイム
ベース ＣＡＦ 割り当て回路 ＣＥ１〜ＣＥ
ｎ 入力回路 Ｅ１〜Ｅｎ 入力 Ｅａ１〜Ｅａ
ｍ 入力 Ｈｌｏｃ 局部時間信号 ＭａｔＣｏｍ
交換マトリクス ＭＣ メモリー Ｍｔｌ 微小
間隔時刻信号 ＯＲｇ ＯＲゲート ＯＵＴ１〜Ｏ
ＵＴｍ 出力 Ｓ１〜Ｓｎ 出力 Ｓａ１〜Ｓａ
ｍ 出力 ｓｄ１〜ｓｄｍ 利用可能信号 ｔ０〜ｔｋ
微小間隔
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ミッシェル セルベル
フランス国 エフ−22300 ラニオン、
ルート ドゥ トレガステル、 ル
リュ アン セルヴェル（番地なし)
(56)参考文献 特開 平５−199574（ＪＰ，Ａ)
特開 平４−65941（ＪＰ，Ａ)
特開 平３−187547（ＪＰ，Ａ)
特開 平３−65841（ＪＰ，Ａ)
特開 平２−179141（ＪＰ，Ａ)
特開 平２−87745（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/28
H04Q 3/00
Claims (10)
- 【請求項１】 ｍ個の出力を有する交換マトリクス（Ｍ
ａｔＣｏｍ）のｎ個の入力へ接続するための入力待ち行
列システムであって、一連のｎ個の入力回路（ＣＥ１〜
ＣＥｎ）を含み、その各々の入力（Ｅ１〜Ｅｎ）はデー
タ伝送および／またはＡＴＭシステムに使用する形式の
セルを受信するために設けてあり、またその出力（Ｓ１
〜Ｓｎ）は前記交換マトリクス（ＭａｔＣｏｍ）の対応
する入力へ各々を接続し、各入力回路（ＣＥ１〜Ｃ
Ｅｎ）は前記交換マトリクスの出力に対して１対１の関
係にあるｍ個の入力（Ｅａ１〜Ｅａｍ）を更に含み、前
記入力のそれぞれ（Ｅａ１〜Ｅａｍ）は各タイムスロッ
トの間に、現在のタイムスロットより後続の各々のタイ
ムスロットに割り当ててある一連の利用可能信号（ｓｄ
１〜ｓｄｍ）を搬送し、各々の利用可能信号（ｓｄｊ）
は、前記信号に割り当てた前記タイムスロットでセルを
送信するために前記信号を搬送する前記入力（Ｅａｊ）
に対応する前記マトリクス出力での利用可能状態を表わ
し、各々の入力回路（ＣＥｉ）は、メモリー（ＭＣ）の
記憶空間内で、前記セルがアドレスするマトリクス（Ｍ
ａｔＣｏｍ）の出力へ前記セルを送出するために利用可
能な状態を表わす利用可能信号（ｓｄ１〜ｓｄｍ）に割
り当てたタイムスロットと関連するアドレスに、これの
入力（Ｅｉ）に存在するセルを記憶するように設けてあ
り、前記利用可能信号（ｓｄ）は記憶動作の後で利用不
可能な状態を表わし、前記メモリー（ＭＣ）は現在のタ
イムスロットに対応するアドレスで読み出され、このア
ドレスに記憶されているセルが前記交換マトリクス（Ｍ
ａｔＣｏｍ）へ送信されるように成してあることを特徴
とするシステム。 - 【請求項２】 各々の入力回路（ＣＥ１〜ＣＥｎ）にお
いて、１つのタイムスロットの間に入力（Ｅａ１〜Ｅａ
ｍ）から供給される利用可能信号（ｓｄ１〜ｓｄｍ）
は、各々のタイムスロットを細分し現在のタイムスロッ
トより後のタイムスロットにそれぞれ割り当ててある微
小間隔（ｔ０〜ｔｋ）の間にそれぞれが前記入力に存在
するように成してあることを特徴とする請求項１記載の
システム。 - 【請求項３】 前記微小間隔（ｔ０〜ｔｋ）はタイムベ
ース（ＢＴ）から送信する信号（Ｍｔｌ）で決定し、前
記入力回路（ＣＥｉ）の前記入力（Ｅｉ）に存在するセ
ルの記憶アドレスは、前記現在のセルがアドレスする前
記交換マトリクスの出力に対応する入力（Ｅａｊ）にお
いて前記利用可能信号（ｓｄｊ）が利用可能状態を表わ
しているときに、前記微小間隔時刻信号（Ｍｔｌ）のと
る値から求めるように成してあることを特徴とする請求
項２記載のシステム。 - 【請求項４】 各々の入力回路（ＣＥ１〜ＣＥｎ）はそ
の入力（Ｅ１〜Ｅｎ）に存在するセルを記憶するための
メモリー（ＭＣ）を含み、前記メモリー（ＭＣ）は読み
込み時に前記タイムベース（ＢＴ）から供給される局部
時間信号（Ｈｌｏｃ）によりアドレスされ、書き込み時
には前記タイムベース（ＢＴ）から供給される前記微小
間隔時刻信号（Ｍｔｌ）が前記メモリー（ＭＣ）をアド
レスするように成してあることを特徴とする請求項３記
載のシステム。 - 【請求項５】 すでに記憶しているセルを更に記憶する
のを防止するための手段（Ｂａｓｃ）を含むことを特徴
とする請求項１、請求項２、請求項３または請求項４記
載のシステム。 - 【請求項６】 各々の入力回路（ＣＥ１〜ＣＥｎ）は、
ｍ個の入力（Ｅａ１〜Ｅａｍ）に対応し更新した利用可
能信号（ｓｄｒ１〜ｓｄｒｍ）が供給されるｍ個の出力
（Ｓａ１〜Ｓａｍ）を有しており、入力回路（ＣＥｉ）
のｍ個の出力（Ｓａ１〜Ｓａｍ）は一連の入力回路内の
次の入力回路（ＣＥｉ＋１）のｍ個の入力（Ｅａ１〜Ｅ
ａｍ）に接続してあることを特徴とする請求項１、請求
項２、請求項３、請求項４または請求項５記載のシステ
ム。 - 【請求項７】 入力回路（ＣＥｉ）のｍ個の出力（Ｓａ
１〜Ｓａｍ）へ供給される前記更新した利用可能信号
（ｓｄｒ１〜ｓｄｒｍ）は、一連の入力回路の前記次の
入力回路（ＣＥｉ＋１）のｍ個の入力（Ｅａ１〜Ｅ
ａｍ）へ、微小間隔１つ分の持続に等しい持続の遅延量
を伴って送信され、入力回路（ＣＥｉ）の前記タイムベ
ース（ＢＴ）は、１つの入力回路から前記一連の入力回
路の次の入力回路へ前記１つの微小間隔分の長さだけオ
フセットされることを特徴とする請求項６記載のシステ
ム。 - 【請求項８】 各々の入力回路（ＣＥｉ）は割り当て回
路（ＣＡＦ）と称し前記入力回路（ＣＥ）のｍ個の入力
（Ｅａ１〜Ｅａｍ）に存在する前記利用可能信号（ｓｄ
１〜ｓｄｍ）を検証するためと、更新した利用可能信号
（ｓｄｒ１〜ｓｄｒｍ）を前記入力回路のｍ個の出力
（Ｓａ１〜Ｓａｍ）へ供給するためと、作動時に入力回
路（ＣＥｉ）の入力（Ｅｉ）に存在するセルの、前記メ
モリー（ＭＣ）内への記憶を指示する制御信号を出力
（Ｓ）へ供給するための回路を含むことを特徴とする請
求項６または請求項７記載のシステム。 - 【請求項９】 前記割り当て回路（ＣＡＦ）は前記入力
回路（ＣＥｉ）の入力（Ｅｉ）に現在存在しているセル
がアドレスしようとする前記交換マトリクス（ＭａｔＣ
ｏｍ）の出力を表わす出力指示信号が供給される入力
（Ｅｂｄ１〜Ｅｂｄｍ）を含むことを特徴とする請求項
６記載のシステム。 - 【請求項１０】 前記割り当て回路（ＣＡＦ）は少なく
とも２入力を有するｍ個のＡＮＤゲート（ＡＮＤ１〜Ａ
ＮＤｍ）を含み、前記ＡＮＤゲート（ＡＮＤ１〜ＡＮＤ
ｍ）の第１の入力は出力指示信号（Ｂｄ１〜Ｂｄｍ）を
受信するために設けてあり、第２の入力は前記利用可能
信号（ｓｄ１〜ｓｄｍ）を受信するために設けてあり、
前記ゲート（ＡＮＤ１〜ＡＮＤｍ）の出力はそれぞれＯ
Ｒゲート（ＯＲｇ）の入力へ接続し、ＯＲゲートの出力
は前記割り当て回路（ＣＡＦ）の出力（Ｓ）を構成し、
列ｊのＡＮＤゲート（ＡＮＤｊ）の各々の出力は更にそ
れぞれＯＲゲート（ＯＲｇ）の第１の入力へ接続し、Ｏ
Ｒゲート（ＯＲ１〜ＯＲｍ）の出力はそれぞれ更新した
利用可能信号（ｓｄｒ１〜ｓｄｒｍ）を供給する前記割
り当て回路の出力（ＯＵＴ１〜ＯＵＴｍ）へ接続するよ
うに成してあることを特徴とする請求項１、請求項２、
請求項３、請求項４、請求項５、請求項６、請求項７、
請求項８または請求項９記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9312720A FR2711465B1 (fr) | 1993-10-20 | 1993-10-20 | Système de files d'attente en entrée prévu notamment pour être relié aux entrées d'une matrice de commutation de type spatial sans blocage. |
| FR9312720 | 1993-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183897A JPH07183897A (ja) | 1995-07-21 |
| JP3500511B2 true JP3500511B2 (ja) | 2004-02-23 |
Family
ID=9452194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25554394A Expired - Lifetime JP3500511B2 (ja) | 1993-10-20 | 1994-10-20 | 空間分割交換マトリクスの入力へ接続するための入力待ち行列システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5517496A (ja) |
| EP (1) | EP0652662B1 (ja) |
| JP (1) | JP3500511B2 (ja) |
| DE (1) | DE69415278T2 (ja) |
| FR (1) | FR2711465B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59603548D1 (de) * | 1995-08-29 | 1999-12-09 | Zurecon Ag Zuerich | Haltevorrichtung für Rohre |
| GB2316573B (en) * | 1996-08-14 | 2001-04-18 | Fujitsu Ltd | Switching apparatus |
| TW411653B (en) | 1997-04-11 | 2000-11-11 | Toshiba Corp | Stator for dynamoelectric machine and method of making the same |
| US6532645B1 (en) | 1999-11-03 | 2003-03-18 | Axis Usa, Inc. | Wire winding apparatus for dynamo-electric components |
| US7072353B2 (en) * | 2000-06-15 | 2006-07-04 | At&T Corp. | Flexible bandwidth allocation in high-capacity grooming switches |
| GB2376838B (en) * | 2002-08-21 | 2003-04-30 | Lyaw I-Pyen | A method of evaluating global-clocked banyan networks offered lengthened messags |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536873A (en) * | 1984-03-19 | 1985-08-20 | Honeywell Inc. | Data transmission system |
| US4761780A (en) * | 1986-12-22 | 1988-08-02 | Bell Communications Research, Inc. | Enhanced efficiency Batcher-Banyan packet switch |
| FR2618624B1 (fr) * | 1987-07-24 | 1992-04-30 | Michel Servel | Systeme de commutation de multiplex temporels hybrides a memoire tampon optimisee |
| FR2630280B1 (fr) * | 1988-04-15 | 1990-07-27 | France Etat | Dispositif de reduction de consommation d'energie pour equipement a fonctionnement cyclique tel que commutateur temporel |
| US5179552A (en) * | 1990-11-26 | 1993-01-12 | Bell Communications Research, Inc. | Crosspoint matrix switching element for a packet switch |
| US5168492A (en) * | 1991-04-11 | 1992-12-01 | Northern Telecom Limited | Rotating-access ATM-STM packet switch |
| US5287346A (en) * | 1991-10-16 | 1994-02-15 | Carnegie Mellon University | Packet switch |
-
1993
- 1993-10-20 FR FR9312720A patent/FR2711465B1/fr not_active Expired - Lifetime
-
1994
- 1994-09-30 DE DE69415278T patent/DE69415278T2/de not_active Expired - Lifetime
- 1994-09-30 US US08/316,527 patent/US5517496A/en not_active Expired - Lifetime
- 1994-09-30 EP EP94460034A patent/EP0652662B1/fr not_active Expired - Lifetime
- 1994-10-20 JP JP25554394A patent/JP3500511B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69415278T2 (de) | 1999-06-17 |
| FR2711465A1 (fr) | 1995-04-28 |
| EP0652662A1 (fr) | 1995-05-10 |
| DE69415278D1 (de) | 1999-01-28 |
| EP0652662B1 (fr) | 1998-12-16 |
| FR2711465B1 (fr) | 1996-01-12 |
| JPH07183897A (ja) | 1995-07-21 |
| US5517496A (en) | 1996-05-14 |
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