JPH08316968A - Ａｔｍスイッチ - Google Patents

Abstract

(57)【要約】 【目的】メモリ容量が小さく制御方法が簡単で、小型で
処理能力が高く廉価なＡＴＭスイッチの実現を目的とす
る。 【構成】入力セルをタグ部分とデータ部分に分け、デー
タ部分を共通セルメモリ（１５）に、タグ部分をデータ
部分の共通セルメモリ（１５）での記憶アドレスと共に
スケジューラ（１２）に記憶し、スケジューラ（１２）
で共通セルメモリ（１５）からのセルの読み出しを制御
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭ交換機に用いら
れるＡＴＭスイッチに関し、特にＡＴＭスイッチにおけ
るバッファメモリの制御方式に関する。

【０００２】

【従来の技術】ＡＴＭ交換機に用いられるＡＴＭスイッ
チは、別名セルフルーティングスイッチとも呼ばれ、入
力ポートから入力されるセルのセルヘッダ内に付された
アドレスに従って、ハードウェアで自動的にそのセルを
目的の出力ポートに割り当ててスイッチング機能を実現
している。この時、同時に入力された同じアドレスを持
つセル同士の衝突を避けるのために、バッファメモリを
用いてセルの送出に時間差を設ける競合制御という制御
が採られている。

【０００３】この競合制御のためのバッファメモリはＡ
ＴＭスイッチ内で種々の位置に設けることができる。こ
のバッファメモリの設置位置でＡＴＭスイッチ１００を
分類すると図７および図８に示すようになる。

【０００４】図７（ａ）は、クロスポイント型と呼ばれ
るもので、ＡＴＭスイッチ１００を構成する各セルフル
ーティング素子（Ｓ）１０１と次のセルフルーティング
素子（Ｓ）１０１の交点間にバッファメモリ（Ｂ）１０
２を設けて、１つのセルフルーティング素子（Ｓ）１０
１に同時にセルが入力されることを防止している。この
方法はシンプルな方法で制御も容易であるが、メモリ容
量の総合計数が交点数に比例して多くなるという欠点が
ある。

【０００５】図７（ｂ）に示したものは、共通バッファ
型と呼ばれるもので、各入力ポートからのセルを多重化
装置１０３で多重化し共通メモリ１０４に一旦バッファ
し、多重分離装置１０５の条件に合わせて出力して多重
分離装置１０５で分離して出力する方法である。この方
式ではスイッチ全体でメモリを共用するようにしている
ため、メモリ容量の総数は各方式中最も少なくてすむ
が、全体のトラヒックを見渡した制御が必要となり、複
雑な制御を行う必要がある。

【０００６】図８（ａ）に示したものは出力側にバッフ
ァを持たせた出力バッファ型と呼ばれるもので、入力さ
れたセルを多重化装置１０３で多重化した後、バスライ
ンに出力し、出力バッファ１０６はバスラインから自己
の属する出力ポートに向けられたセルを取り出して適当
なタイミングで読み出す方法である。この方法では入力
ポートから出力バッファ１０６に至るまでの間での衝突
制御が必要である。

【０００７】図８（ｂ）に示したものは入力側に入力バ
ッファ１０７を持たせた入力バッファ型と呼ばれるもの
である。この方式では後段のセルフルーティングスイッ
チ１０８内で衝突が起きないように、入力されたセルを
入力バッファ１０７で適当なタイミングを計ってセルフ
ルーティングスイッチ１０８に入力させので、入力バッ
ファ１０７の読み出し制御が複雑になる。

【０００８】以上にあげたこれらの方法は比較的メモリ
容量が小さいものは制御方法が複雑であり、比較的制御
方法が簡単なものは大きなメモリ容量を必要とし、いず
れの方法にも一長一短が有ってどれが良いとはいえな
い。

【０００９】

【発明が解決しようとする課題】上述のごとく、従来の
ＡＴＭスイッチの各方式はセルの衝突を避けるためのバ
ッファメモリ容量と制御処理の関係で一長一短が有り、
小型で処理能力が高く、廉価なＡＴＭ交換機を実現する
という目的にはいずれも問題があった。

【００１０】本発明はこの点に着目し、これらの方式の
うちでメモリ容量の最も少ない共通バッファ型を採用し
ながら、簡単な制御方法で処理できるＡＴＭスイッチを
実現することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、１つまたは複数の入力回路手段と、共通
記憶手段と、１つまたは複数の出力回路手段とを有し、
前記入力回路手段に入力されたセルが有する通信経路識
別子から行き先アドレスを読取り、前記セルを前記共通
記憶手段の所定の記憶アドレスに一時記憶した後、競合
しないタイミングで前記セルを前記行き先アドレスに対
応する前記出力回路手段に出力するＡＴＭスイッチにお
いて、前記セルを該セルの種別、品質、接続経路等を表
す表示部分とデータを表す情報部分に分離するセル分離
手段と、前記セル分離手段が分離した前記表示部分と前
記共通記憶手段の前記記憶アドレスを一組にしてセル選
択子を構成するセル選択子構成手段と、前記セル選択子
構成手段が構成した前記セル選択子を用いて前記共通記
憶手段からの前記セルの読み出しを制御する読み出し制
御手段とを具備することを特徴とする。

【００１２】また、前記共通記憶手段は前記セル分離手
段が分離した前記情報部分のみを記憶することを特徴と
する。

【００１３】また、前記入力回路手段と前記共通記憶手
段間の接続回線および前記共通記憶手段と前記出力回路
手段間の接続回線に時分割多重回線を使用することを特
徴とする。

【００１４】また前記入力回路手段は前記セルの通信経
路識別子をＡＴＭスイッチ内部の内部識別子に変換する
識別子変換手段を有し、前記出力回路手段は前記内部識
別子を前記通信経路識別子に復元する識別子復元手段を
有することを特徴とする。

【００１５】

【作用】本発明によれば、セルの表示部分とメモリアド
レスを共通に管理し、この管理結果を用いてメモリから
のセルの読み出しを制御するようにした。これにより、
メモリ容量の少ない共通バッファ型を採用しながら、簡
単な制御方法を用いることができ、小型で処理能力が高
く、廉価なＡＴＭ交換機を実現することができる。

【００１６】

【実施例】以下、本発明にかかるＡＴＭスイッチを添付
図面を参照にして詳細に説明する。 図１は、本発明の
ＡＴＭスイッチの一実施例のブロック図、図２はＡＴＭ
スイッチの概念図である。

【００１７】実施例の具体的な説明に入る前に先ず図２
に添ってＡＴＭスイッチの構成の概念を説明する。

【００１８】図２において、１０は入力ポート＃１〜＃
ｎにそれぞれ対応している複数の入力回路である。この
対応する入力ポートから入力されるセルを複数の出力ポ
ート＃１〜＃ｎに対応する出力回路２０にセルのセルヘ
ッダに記されたアドレスに従って選択して送り出すこと
がＡＴＭスイッチの機能である。

【００１９】２０は複数の出力回路で、それぞれ複数の
出力ポート＃１〜＃ｎに対応し、入力回路１０からのセ
ルを受け取って対応する出力ポートに出力する。

【００２０】３０は配線部で入力回路１０と出力回路２
０とを結ぶ回線で構成される。図では、入力回路１０と
出力回路２０とを１対１の線で結んで示しているが、セ
ルが伝送できるものであるかぎり、実装、仮想、バス、
単線等の形式を問わずどのような回線であっても良い。

【００２１】この構成で、入力ポートから入力されたセ
ルのセルヘッダに記されたアドレスを解読して回線を選
択し、そのセルを所望の出力ポート送り出すセルフルー
ティング機能は、入力回路１０、出力回路２０、配線部
３０のいずれかに、あるいは複数の各部に分担させて持
たせることが出来る。

【００２２】図１は、本発明の一実施例によるＡＴＭス
イッチの入力回路１０および出力回路２０を中心に示し
たのブロック図である。

【００２３】外部の回線または端末からのセルは各ポー
トから送受信回路（ＴＲ）４１、物理インタフェース
（ＰＨＹ）４０を経て、入力回路１０のヘッダ変換装置
１１の入力部に入力される。ヘッダ変換装置１１の入力
部ではセルに付されたＶＰＩ／ＶＣＩ（仮想パス識別子
／仮想チャネル識別子）を解読し、ＡＴＭスイッチ内で
の識別子と変換する。識別子を変換されたセルは分配装
置１３でペイロードと呼ばれるデータ情報と識別子など
の接続情報や情報のトラヒック品質を示す情報を含むタ
グ情報とに分離される。この時、同一セルのデータ情報
とタグ情報とは配線部３０の同一のリンク番号＃１〜＃
ｎの配線を経て出力回路２０に送られる。

【００２４】入力回路１０から読み出されたデータ情報
は配線部３０を経て、出力回路２０の書き込み制御回路
１４の制御により共通セルメモリ１５に入力される。こ
の時の共通セルメモリ１５への書き込みアドレスはスケ
ジューラ１２に通知される。

【００２５】一方、入力回路１０から読み出されたタグ
情報は配線部３０を経て、出力回路２０のスケジューラ
１２に入力され、書き込み制御回路１４からの書き込み
アドレスと共にキュー管理テーブル１３に記憶される。
スケジューラ１２はさらにリンク番号＃１〜＃ｎとセル
の対応をリンクリストテーブル２１として作成して記憶
する。

【００２６】その後スケジューラ１２は記憶されたセル
のトラヒック品質を考慮してセル読み出しの優先順位を
きめ、タイミングを調整して、各セルのタグ情報を参照
して共通セルメモリ１５よりセルのデータ情報を読みだ
し、そのセルが出力されるべき外部回線に対応するヘッ
ダ変換装置１１の出力部に送る。ヘッダ変換装置１１の
出力部ではセルに付されたＡＴＭスイッチ内での識別子
を外部回線でのＶＰＩ／ＶＣＩ（仮想パス識別子／仮想
チャネル識別子）と変換し、物理インタフェース（ＰＨ
Ｙ）４０、送受信回路（ＴＲ）４１を経て外部回線に出
力する。

【００２７】このように、セルをタグ部分とデータ部分
に分け、タグ部分をスケジューラ１２にデータ部分を共
通セルメモリ１５に記憶することによって、全体のメモ
リ容量を少なくすることができる。またセルの競合制御
を集中して実行できるので制御装置を簡単に処理ソフト
を簡略にすることができ、処理上の誤りを少なくでき
る。さらに配線部３０をバス形式にすることが可能にな
り、処理を一層簡略化できる。等のメリットが生まれ
る。

【００２８】図３は、図１に示した実施例の入力回路１
０の詳細ブロック図である。この入力回路１０は４つの
ポートあるいは１つのリンクが設けられている。

【００２９】図３で、送受信回路から各ポートに入力さ
れたセル信号は物理インタフェース（ＰＨＹ）４０を経
由してヘッダ変換装置１１の１次バッファメモリ４２−
１に記憶される。各ポートは基本ビツトレート１５５．
５２Ｍｂｐｓ以下の信号を入力することができる。

【００３０】１次バッファメモリ４２−１に記憶された
セルは制御バスからの制御信号の制御で競合を避けデー
タバスに順次読み出されてさらに２次バッファメモリ４
２−２に記憶される。一方、ビツトレート１５５．５２
Ｍｂｐｓ以上の信号はリンクとして入力され、セルは直
接２次バッファメモリ４２−２に記憶される。

【００３１】次に記憶されたセルは２次バッファメモリ
４２−２から読み出され、セルヘッダ部分をＶＰＩ／Ｖ
ＣＩテーブル１６を参照してＡＴＭスイッチ内での識別
子に変換される。

【００３２】その後、セルは分配装置１３でデータ情報
とタグ情報に分離され、データ情報はアドレスフィルタ
４３でヘッダ変換装置１１の出力部アドレスに対応する
リンク別に分類され、並列直列変換器４４で直列信号に
変換されてデータ情報側の各リンクに出力される。タグ
情報も並列直列変換器４４で直列信号に変換され、デー
タ情報と同一リンク番号が付されたタグ情報側のリンク
に出力される。

【００３３】制御装置５０は制御部５１とＲＡＭ５２と
ＲＯＭ５３で構成され、制御バスを通じて入力セルのバ
ッファメモリ４２に対する読み込み、読み出し制御、ヘ
ッダ変換制御およびＶＰＩ／ＶＣＩテーブル１６の管理
等を行う。また出力側においても同様に出力セルのバッ
ファメモリ４２に対する読み込み、読み出し制御、ヘッ
ダ変換制御を行う。

【００３４】図４は、図１に示した実施例の出力回路２
０の詳細ブロック図である。

【００３５】ヘッダ変換装置１１の出力部は入力回路１
０の分配装置１３で分離されたデータ情報とタグ情報が
それぞれ対応するリンクから入力される。タグ情報はＶ
ＰＩ／ＶＣＩテーブル１６を参照して外部回線で用いら
れる識別子に変換され、２次バッファメモリ４２−２に
一旦記憶される。ビツトレート１５５．５２Ｍｂｐｓ以
下の信号はこの後、データバスを経由して各ポート毎に
対応する出力１次バッファメモリ４２−１に記憶され、
出力タイミングを計って、物理インタフェース（ＰＨ
Ｙ）４０を経て各ポートに出力される。

【００３６】ビツトレート１５５．５２Ｍｂｐｓ以上の
信号はバッファメモリ４２−２よりリンクとして出力さ
れる。

【００３７】図５は、本発明の他の実施例のＡＴＭスイ
ッチのブロック図である。図５においても図１と同じ機
能のブロックには同じ番号を付している。

【００３８】各ポートに入力されたセル信号は物理イン
タフェース（ＰＨＹ）４０を経由して各ポートに対応す
るヘッダ変換装置１１に入力される。ヘッダ変換装置１
１ではこの図では図示されていないＶＰＩ／ＶＣＩテー
ブルを用いて入力セルの識別子の変換を行い、セルのデ
ータ情報を共有セルメモリ１５に記憶する。共有セルメ
モリ１５の記憶領域は各ヘッダ変換装置１１に割り付け
られており、割り付けられた記憶領域内部へのセルの割
振りはヘッダ変換装置１１で独自に行える。

【００３９】一方、セルのタグ情報部分はキュー選択子
として、先ほどのデータ情報の共有セルメモリ１５への
書き込みアドレスと対にしてスケジューラ１２に送られ
る。スケジューラ１２ではヘッダ変換装置１１から入力
キュー選択子と書き込みアドレスとを受けとるとキュー
選択子と書き込みアドレスをキュー管理テーブル１３に
登録する。

【００４０】ヘッダ変換装置１１と共有セルメモリ１５
間の書き込みデータ情報および書き込みアドレスの伝送
回線は各ヘッダ変換装置１１に共通なＴＤＭ（時分割多
重）多重バスであり、各ヘッダ変換装置１１は時分割的
に自己に割り当てられた時間スロットを使って他のヘッ
ダ変換装置１１とセル衝突を起こす心配なく共有セルメ
モリ１５にアクセスできる。

【００４１】次に、スケジューラ１２は、キュー管理テ
ーブル１３に登録されたメモリアドレスとタグ情報を含
むキュー選択子を用いスケジュールアルゴリズムに従っ
てメモリコントローラ１４を駆動し、共有セルメモリ１
５に記憶されているセルを順に読み出していく。読み出
しは次に出力すべきセルが格納されているメモリアドレ
スを出力することで実行される。共有セルメモリ１５と
ヘッダ変換装置１１間の読み出しデータ情報の伝送回線
も書き込み回線と同様なＴＤＭ多重バスなので、各ヘッ
ダ変換装置１１は自己に割り当てられた時間スロットを
監視して、自己のタイムスロットからセルを取り込む。
メモリコントローラ１４が共有セルメモリ１５に読みだ
しアドレスを送る回線もＴＤＭ多重バスであり、書き込
み時に各ヘッダ変換装置１１に割り付けられた記憶領域
に直接アドレス指定できる。

【００４２】各ヘッダ変換装置１１は取り込んだセルの
識別子をＶＰＩ／ＶＣＩテーブルを用いて外部のものに
書き換え、物理インタフェース（ＰＨＹ）４０を経由し
て対応するポートに送り出す。

【００４３】このＡＴＭスイッチでは、スケジューラ１
２に送られるキュー選択子にセルのトラヒック品質を考
慮した情報を含め、それに基づいてスケジューラ１２で
セル読み出しの優先順位を選択してセル交換を行うこと
ができる。また、先に述べたように共有セルメモリ１５
への伝送回線にＴＤＭ多重バスを用いているため、回線
の制御のアルゴリズムが簡単になりは回線制御が容易で
ある。

【００４４】図６は、本発明の実施例で用いられるタグ
情報とデータ情報のセルフォーマットの一例を示したも
のである。

【００４５】セルはともに６４バイトのセル形式で、図
６（ａ）はタグ情報、図６（ｂ）はデータ情報である。

【００４６】図６（ａ）のタグ情報は０バイト目がセル
の有効無効を示す情報（Ｖａｌｉｄ）、１バイト目がセ
ルのペイロード型を示す情報（ＰＴ１〜ＰＴ４）、２バ
イト目がＡＴＭの品質を表すトラヒッククラス（ＣＬ１
〜ＣＬ４）、３バイト〜９バイト目がメモリ制御用で３
バイト目がメモリチップの選択情報（ＣＳ１〜ＣＳ
４）、４バイト目がポート番号（ｐｏｒｔ１〜ｐｏｒｔ
４）、５バイト目以降９バイト目までがメモリアドレ
ス、１０バイト目がリンク番号（Ｌ１〜Ｌ４）、１１バ
イト目から６バイトが物理インタフェースに関する情報
とＶＣＩで残りは無効情報である。

【００４７】図６（ｂ）のデータ情報は０バイト目がセ
ルの有効無効を示す情報（Ｖａｌｉｄ）と生成フロー制
御（ＧＦＣ１〜ＧＦＣ３）、１バイト目がセルのペイロ
ード型を示す情報（ＰＴ１〜ＰＴ４）、２バイト目がＡ
ＴＭの品質を表すトラヒッククラス（ＣＬ１〜ＣＬ
４）、３バイト目がポート番号（ｐｏｒｔ１〜ｐｏｒｔ
４）、４バイト目がリンク番号（Ｌ１〜Ｌ４）、５バイ
ト目以降１０バイト目までが物理インタフェースに関す
る情報とＶＣＩで、１１バイト目以降に本来のセルのペ
イロード部分とＶＰＩ、ＶＣＩ、生成フロー制御ＧＦＣ
およびヘッダ誤り修正情報ＨＥＣがマッピングされる。

【００４８】図６（ｂ）のデータ情報はこの形式で共有
セルメモリに、図６（ａ）のタグ情報はその有効部分が
キュー管理テーブルに記憶される。

【００４９】以上は６４バイトの形式を示したが、図６
（ａ）のタグ情報では末尾の５３バイト目以降の１１バ
イト、図６（ｂ）のデータ情報では０〜１０バイト目の
１１バイトを省略した５３バイト形式を使用しても良
い。この場合、その分、メモリ容量が節約できる。

【００５０】

【発明の効果】以上説明したように本発明では、いわゆ
る共通バッファ型のＡＴＭスイッチにおいて、セルをセ
ルの種別、品質等を表す表示部分とデータを表す情報部
分に分離し、この表示部分と共通記憶手段でのセルの記
憶アドレスを一組にしてセル選択子を構成し、このセル
選択子を用いて共通記憶手段からのセルの読み出しを共
通の制御手段で制御するようにした。

【００５１】また、共通記憶手段はセルの情報部分のみ
を記憶するようにする。

【００５２】また、入力回路手段と共通記憶手段間の接
続回線および共通記憶手段と出力回路手段間の接続回線
に時分割多重回線を使用するようにする。

【００５３】また、セルの通信経路識別子をＡＴＭスイ
ッチ内部では内部識別子に簡略化するようにする。

【００５４】このように、本発明によれば、セルの表示
部分と共通記憶手段記憶アドレスとを用いてセル選択子
を構成し、これを用いて共通記憶手段からのセルの読み
出しを制御するようにした。これにより、共通記憶手段
からのセルの読み出し制御を一元化でき、メモリ容量の
少ない共通バッファ型を採用しながら、回路構成を単純
にし、制御方法を簡略にできる。

【００５５】さらに、共通記憶手段周辺の接続回線に時
分割多重回線を使用したので、共通記憶手段の書き込み
制御および読み出し制御を更に一層簡単に出来る。

【００５６】さらに、共通記憶手段へのセルの記憶を情
報部分のみにすることで記憶容量の削減が、セルの通信
経路識別子をＡＴＭスイッチ内部で書き替えることで制
御の一層の簡略化が図れる。

【００５７】これらによって、メモリ容量が少なく、回
路構成と制御方法が簡略な、小型で処理能力が高く、廉
価なＡＴＭ交換機を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＡＴＭスイッチのブロ
ック図。

【図２】本発明のＡＴＭスイッチの概念図。

【図３】図１に示すＡＴＭスイッチの実施例の入力回路
のブロック図。

【図４】図１に示すＡＴＭスイッチの実施例の出力回路
のブロック図。

【図５】本発明の他の実施例のＡＴＭスイッチのブロッ
ク図。

【図６】本発明の実施例で用いられるタグ情報とデータ
情報のセルフォーマットの一例。

【図７】バッファメモリの設置位置によるＡＴＭスイッ
チの分類。

【図８】バッファメモリの設置位置によるＡＴＭスイッ
チの分類。

【符号の説明】

１０ 入力回路 １１ ヘッダ変換装置 １２ スケジューラ １３ キュー管理テーブル １４ メモリ制御装置 １５ 共通セルメモリ １６ ＶＰＩ／ＶＳＩテーブル ２０ 出力回路 ２１ リンクリストテーブル ２２ 読み出しアドレスキューテーブル ３０ 配線部 ４０ 物理インタフェース ４１ 送受信回路 ４２−１ １次バッファメモリ ４２−２ ２次バッファメモリ ４３ アドレスフィルタ ４４ 並列直列変換器 ５０ 制御装置 ５１ 制御部 ５２ ＲＡＭ ５３ ＲＯＭ １００ ＡＴＭスイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 １つまたは複数の入力回路手段と、 共通記憶手段と、 １つまたは複数の出力回路手段とを有し、 前記入力回路手段に入力されたセルが有する通信経路識
   別子から行き先アドレスを読取り、 前記セルを前記共通記憶手段の所定の記憶アドレスに一
   時記憶した後、競合しないタイミングで前記セルを前記
   行き先アドレスに対応する前記出力回路手段に出力する
   ＡＴＭスイッチにおいて、 前記セルを該セルの種別、品質、接続経路等を表す表示
   部分とデータを表す情報部分に分離するセル分離手段
   と、 前記セル分離手段が分離した前記表示部分と前記共通記
   憶手段の前記記憶アドレスを一組にしてセル選択子を構
   成するセル選択子構成手段と、 前記セル選択子構成手段が構成した前記セル選択子を用
   いて前記共通記憶手段からの前記セルの読み出しを制御
   する読み出し制御手段とを具備することを特徴とするＡ
   ＴＭスイッチ。
2. 【請求項２】 前記共通記憶手段は前記セル分離手段が
   分離した前記情報部分のみを記憶することを特徴とする
   請求項１記載のＡＴＭスイッチ。
3. 【請求項３】 前記入力回路手段と前記共通記憶手段間
   の接続回線および前記共通記憶手段と前記出力回路手段
   間の接続回線に時分割多重回線を使用することを特徴と
   する請求項１または請求項２記載のＡＴＭスイッチ。
4. 【請求項４】 前記入力回路手段は前記セルの通信経路
   識別子をＡＴＭスイッチ内部の内部識別子に変換する識
   別子変換手段を有し、前記出力回路手段は前記内部識別
   子を前記通信経路識別子に復元する識別子復元手段を有
   することを特徴とする請求項１または請求項２または請
   求項３記載のＡＴＭスイッチ。