JP2000333279A

JP2000333279A - 電子交換機

Info

Publication number: JP2000333279A
Application number: JP13672899A
Authority: JP
Inventors: Takeshi Tanaka; 健田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-05-18
Filing date: 1999-05-18
Publication date: 2000-11-30

Abstract

(57)【要約】【課題】比較的安価に構成できる時分割スイッチを基
本にして、パケットデータなど、可変レートの通信に効
率的に対応できる交換機の構成方式を提供することを目
的とする。【解決手段】通常６４Kbpsのチャネルが多重化された
従来の固定レートの入出力ポートの他に、可変レートの
パケット通信に対応する入出力ポートを設け、通常は時
分割多重され、通常一つのチャネルに対して一つだけ固
定的に割当てられたタイムスロットを複数割当てること
ができる機構を備えることにより、６４Kbps×ｎ倍の帯
域のチャネルを設定することができる時分割スイッチを
用いた電子交換機とし、バーストデータや高速のデータ
等にも柔軟に対応することができ、多様な通信速度の通
信を収容する電子交換機を安価に、簡易な構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、従来の６４Kbpsの
通信速度固定の回線交換型の通信の交換の他に、ＬＡＮ
等に代表されるパケット交換型の可変速度の通信の交換
もサポートするＰＢＸ等の回線交換型の交換機に関す
る。

【０００２】

【従来の技術】従来の電子交換機において用いられる時
分割スイッチは、一般に入出力信号線として複数の入力
データ線およびデータ転送クロック線、データフレーム
同期信号線等の信号線を持ち、入出力データ線上をフレ
ーム同期信号を基準にしてフレーム同期信号間を複数の
チャネルを時分割多重して、通信情報を交換する。

【０００３】従来の電子交換機で用いられる代表的な時
分割スイッチの構成と動作を図４を用いて説明する。

【０００４】従来の電子交換機に用いられる時分割スイ
ッチは、図４に示すようにデータメモリ２０１と、コネ
クションメモリ２０２と、入力セレクタ部２０３と、直
列・並列変換回路２０４、２０５、２０６、２０７と、
出力マックス部２０８と、並列・直列変換回路２０９、
２１０、２１１、２１２と、入力タイミング生成回路２
１３と、メモリ書込制御部２１４と、メモリ読出制御部
２１５と、出力タイミング制御部２１６と、制御バス２
１７と、入力データ信号線２２１，２２２，２２３，２
２４と、セレクタ入力線２２５，２２６，２２７，２２
８と、入力セレクタデータ出力線２２９と、出力セレク
タデータ入力線２３０と、セレクタ入力信号線２３１，
２３２，２３３，２３４と、出力データ信号線２３５，
２３６，２３７，２３８と、データメモリ書込アドレス
カウンタ信号線２４１と、コネクションメモリ読出アド
レスカウンタ信号線２４７と、コネクションメモリ読出
/書込アドレス・データ・制御信号線２４９とを備えて
構成されている。

【０００５】図中の２４０は入力セレクタ制御信号、２
４２はデータメモリ書込制御信号、２４３はデータメモ
リ書込タイミング制御信号、２４４はデータメモリ読出
制御信号、２４５はデータメモリ読出書込タイミング制
御信号、２４６はデータメモリ読出タイミング制御信
号、２４８は出力セレクタ制御信号である。

【０００６】なお、図４の例では、４入力４出力で１ポ
ート当たりのチャネル数は、３２チャンネルと仮定して
いる。

【０００７】つぎに、電子交換機に用いられる前記の時
分割スイッチにおける各ブロックの機能について述べ
る、直列・並列変換回路２０４、２０５、２０６、２０
７は、各入力データ信号線２２１、２２２、２２３、２
２４から入ってきたシリアルデータを１チャネル時間分
蓄積して、パラレルデータに変換して保持する機能を持
つ。このとき、入力データ信号線２２１、２２２、２２
３、２２４は、４本のシリアルデータ線と共通に使用さ
れるデータ転送クロックと基準フレーム信号からなり、
図４の中には記述していないが、前提としてデータ転送
クロックと基準フレーム信号は、基本動作クロックとし
て各ブロックに配されているものとする。

【０００８】入力セレクタ部２０３は、直列・並列変換
回路２０４、２０５、２０６、２０７で保持されたデー
タからデータメモリ２０１に書込むデータを選択する。
入力タイミング生成回路２１３は、データ転送クロック
および基準フレーム信号に従い、入力セレクタ部２０３
の入力データの切換とデータメモリ２０１への選択した
入力データの書込みアドレスを生成し、メモリ書込制御
回路２１４へ書込タイミングを通知する。

【０００９】メモリ書込制御回路２１４はデータメモリ
２０１への書込制御を行う。データメモリ２０１は、デ
ュアルポート構成のランダムアクセスメモリである。本
時分割スイッチでは、入力データをデータメモリ２０１
の入力ポートの番号と入力ポート上のチャネルの位置か
ら固定的に割当てられた位置に格納し、コネクションメ
モリ２０２に任意に設定された順番にしたがって、デー
タメモリ２０１に書込まれたデータを読み出すことによ
り、出力側のポートとチャネルの位置を入れ替えること
により交換動作を行う。

【００１０】データメモリ２０１からの読出動作は、次
の手順で行われる。出力タイミング生成回路２１６によ
って、基準クロックに従って処理すべき出力ポートとチ
ャネル上の位置を選択され、出力セレクタ制御信号２４
８によって出力すべきポートが選択され、コネクション
メモリ読出アドレスカウンタ信号線２４７によって処理
すべき出力ポートが選択され、コネクションメモリ読出
アドレスカウンタ信号線２４７によって、処理すべきポ
ートのチャネルに対応した、入力データの格納させれて
いるデータメモリのアドレスが格納されているコネクシ
ョンメモリの内容を読み出すために、対応するアドレス
がデータメモリ読出アドレス信号線２４５より出力され
る。

【００１１】メモリ読出制御部２１５は、出力タイミン
グ生成回路２１６からの読出要求によりデータメモリ２
０１からの読出制御を行う。データメモリ２０１から読
み出されたデータは、出力マックス部２０８から所定の
ポートに出力され、並列・直列変換回路２０９、２１
０、２１１、２１２によって一旦保持されたあと、シリ
アルデータに変換され、各出力データ信号線２３５、２
３６、２３７、２３８から入力ポートに対応する出力ポ
ートのチャネルに出力される。

【００１２】この従来例に示した時分割スイッチの場
合、以上のような手順で、交換動作が行われる。

【００１３】図５は、従来の一般的な回線交換動作と回
線タイミングの様子を示した説明図である。

【００１４】

【発明が解決しようとする課題】しかし、最近のネット
ワーク機器開発および公衆網、私設網の構築において、
音声系（回線交換）ネットワークとデータ系（パケット
交換）ネットワークの融合が進む傾向から、ＰＢＸのよ
うな回線交換型の交換機にも、ネットワーク機器として
データ系ネットワークを取込む要求が発生している。

【００１５】ところが、ＬＡＮに代表されるデータ系ネ
ットワーク上のデータは、データの流量が可変、バース
ト的なデータトラフィックの発生などの特徴があり、固
定レートのトラフィックを基準にした時分割スイッチ方
式では、効率よく対応できない場合が発生するという課
題を有していた。

【００１６】また、回線交換とパケット交換を融合する
方式として、ＡＴＭ（非同期転送モード）方式が提案さ
れているが、ＡＴＭ方式は、単純に言えばセルと呼ばれ
る固定長パケットを交換する方式で、各パケット毎に宛
先アドレスのエリアを持ち、そこに設定されたアドレス
をもとに、ＡＴＭスイッチを呼ばれる一種のパケット交
換機が必要になる。たたし、ＡＴＭの場合、数十バイト
のパケット毎にアドレス検索が必要になるため、高速な
メモリと検索手段等の複雑な仕組みが必要になり、コス
ト面から小容量の交換機等には適応が困難であった。

【００１７】本発明は上記した課題に鑑み、比較的安価
に構成できる時分割スイッチを基本にして、パケットデ
ータなど可変レートの通信に効率的に対応できる電子交
換機を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は、通常６４Kbpsのチャネルが多重化された
従来の固定レートの入出力ポートの他に、可変レートの
パケット通信に対応する入出力ポートを設け、通常は時
分割多重され、通常一つのチャネルに対して一つだけ固
定的に割当てられたタイムスロットを複数割当てること
ができる時分割スイッチを備え、６４Kbps×ｎ倍の帯域
のチャネルを設定することができ、バーストデータや高
速のデータ等にも柔軟に対応することができる電子交換
機を提供することを目的とする。

【００１９】この発明によれば、多様な通信速度の通信
を収容する電子交換機において、外部の多重装置などを
使用すること無しに多様な通信速度の通信路を提供でき
る時分割スイッチで構成するので、安価に、簡易な構成
にすることができる。

【００２０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、時分割多重された入出力ポートのほかに、ＦＩＦＯ
構成のバッファメモリを持つ入出力ポートと、前記入出
力ポートに明示的にあるいは未使用タイムスロットを自
動的に割当てることによりタイムスロットを複数チャネ
ル割当てる機能をもつ共有メモリを使用する回線交換型
の時分割スイッチを備え、他の通信ポートに割当てられ
ているタイムスロットを、１ポート当たり６４Kbpsの帯
域を６４Kbps単位に複数束ねたｎ×６４Kbpsの帯域を動
的に割当てるようにした電子交換機であり、パケット通
信等のバーストデータのトラフィックを取込むことがで
き、バーストデータや高速のデータ等にも柔軟に対応す
ることができるという作用を有する。

【００２１】本発明の請求項２に記載の発明は、共有バ
スに接続される入出力モジュールに、時分割多重された
入出力ポートのほかに、ＦＩＦＯ構成のバッファメモリ
を持つ入出力ポートと、前記入出力ポートに明示的にあ
るいは未使用タイムスロットを自動的に割当てることに
よりタイムスロットを複数チャネル割当てる機能をもつ
共有バス型の時分割スイッチを備え、１ポート当たり６
４Kbpsの帯域を６４Kbps単位に複数束ねたｎ×６４Kbps
の帯域を動的に割当てるようにした電子交換機であり、
同じくパケット通信等のバーストデータのトラフィック
を取込むことができ、バーストデータや高速のデータ等
にも柔軟に対応することができるという作用を有する。

【００２２】以下、本発明の実施の形態を図面を参照し
て説明する。

【００２３】（実施の形態１）図１は、本発明の実施の
形態１の電子交換機における時分割スイッチの構成図で
ある。

【００２４】この実施の形態１の電子交換機における時
分割スイッチは、図１に示すように入力セレクタ部１０
１と、データメモリ１０２と、出力セレクタ部１０３
と、入力バッファ１０４と、出力バッファ１０５と、メ
モリ書込制御部１０６と、メモリ読出制御部１０７と、
入力セレクタ切換制御部１０８と、コネクションメモリ
１０９と、出力セレクタ切換制御部１１０と、コネクシ
ョンメモリ読出制御部１１１と、固定レート入力ポート
直列・並列変換回路１１２，１１３，１１４，１１５
と、可変レート入力ポート直列・並列変換回路１１６
と、固定レート出力ポート直列・並列変換回路１１７，
１１８，１１９，１２０と、可変レート出力ポート直列
・並列変換回路１２１と、制御系インターフェース１２
２と、通信帯域要求制御部１２３と、固定レート入力ポ
ートシリアル入力線１３１，１３２，１３３，１３４
と、可変レート入力ポートシリアル入力線１３５と、入
力セレクタ入力信号線１３６，１３７，１３８，１３
９，１４１と、入力バッファ入力信号線１４０と、入力
セレクタ出力信号線１４２と、出力セレクタ入力信号線
１４３と、出力セレクタ出力信号線１４４，１４５，１
４６，１４７，１４８と、出力バッファ出力信号線１４
９と、可変レート出力ポートシリアル出力線１５０と、
固定レート入力ポートシリアル出力線１５１，１５２，
１５３，１５４と、入力セレクタ切換制御線１５５と、
データメモリ書込制御線１５６と、データメモリ読出制
御線１５７と、データメモリ書込アドレス線１５８と、
データメモリ読出アドレス線１５９と、入力セレクタ制
御データ線１６０と、出力セレクタ制御データ線１６１
と、コネクションメモリ読出制御線１６２と、出力セレ
クタ制御線１６３と、時分割チャネル使用状況通知線１
６４と、入力チャネル割当て要求線１６５と、出力チャ
ネル割当て要求線１６６と、制御ブロックインターフェ
ース線１６７とを備えて構成されている。

【００２５】本実施の形態１では説明を簡単にするた
め、図４で示した従来例に、本発明による可変レートの
パケット通信に対応する入出力ポート（１３５），（１
５０）を１ポート設けた場合を例示した。なお、交換機
の容量、交換速度、用途によって最適なポート構成は変
化するが、本発明の本質的な効果について影響はない。

【００２６】つぎに、本実施の形態１における時分割ス
イッチの基本的な動作について述べる。本実施の形態１
においても、従来例に示した既存の時分割スイッチと同
様に入力ポートと出力ポートが存在し、入力ポートはか
らはいってきた時分割多重されたデータは一旦データメ
モリ１０２に蓄積され、コネクションメモリ１０９に設
定された通話路設定情報に従って、任意のタイミングで
データメモリ１０２からよみだされることにより目的の
出力ポートに出力される。ただし従来例と異なるのは、
本実施の形態１では時分割多重された固定レートの通信
ポートの他に、可変レートの通信に対応した入出力ポー
ト（１３５），（１５０）を持つ点である。

【００２７】つぎに前記実施の形態１について、各ブロ
ックの機能と動作について述べる。

【００２８】直列・並列変換回路１１２、１１３、１１
４、１１５は、各固定レート入力ポートシリアル入力線
１３１、１３２、１３３、１３４から入ってきたシリア
ルデータを１チャネル時間分蓄積して、パラレルデータ
に変換して保持する機能を持つ。このとき、各固定レー
ト入力ポートシリアル入力線１３１、１３２、１３３、
１３４は、４本のシリアルデータ線と共通に使用される
データ転送クロックと基準フレーム信号からなってい
る。図１の中に明確には記載していないが、前提として
データ転送クロックと基準フレーム信号は、基本動作ク
ロックとして各ブロックに配されているものとする。

【００２９】入力セレクタ部１０１は、直列・並列変換
回路１１２、１１３、１１４、１１５と入力バッファ１
０４で保持されたデータからデータメモリ１０２に書込
むデータを選択する。入力セレクタ部１０１の制御は、
入力セレクタ切換制御回路１０８は、コネクションメモ
リ１０９上の通話路設定情報および通信帯域要求制御回
路１２３から通信帯域要求情報をもとに入力セレクタ部
を操作し、データメモリ１０２へ書込むデータを選択す
る。このとき、通信帯域要求制御回路１２３は、入力バ
ッファ１０４上の通信情報の有無を時分割チャネル使用
状況通知線１６４から知ることができ、通信情報発生時
に動的に帯域を要求する。入力セレクタ切換制御回路１
０８では、コネクションメモリ１０９上の情報と、通信
帯域要求から未使用タイムスロットを可能な限り多量に
割当て、広帯域の通信路を構成する。帯域要求は出力側
のセレクタの制御を行う出力セレクタ切換制御回路１１
０にも出力チャネル割当て要求線１６６で通知され、対
応する出力側の読出しタイミングを決定する。データメ
モリ１０２の読出し、書込みは、メモリ書込制御回路１
０６、読出しはメモリ読出制御回路１０７で、それぞれ
コネクションメモリ１０９に設定された通話路情報から
アドレスを決定し、データメモリ１０２の読出し、書込
みを行う。データメモリ１０２から読出された通信デー
タは、出力側セレクタで任意の出力ポートに出力され
る。コネクションメモリ１０９への通話路情報の設定
は、制御系インターフェース１２２を介してプロセッサ
等から設定される。

【００３０】上記の実施の形態１の時分割スイッチの場
合、以上のような手順で交換動作が行われる。

【００３１】図２は、本発明での一般的な回線交換動作
と回線タイミングの様子を示した説明図である。

【００３２】（実施の形態２）本発明は、バス型のスイ
ッチアーキテクチャをもつ時分割スイッチについても適
応できる。このバス型時分割スイッチを実施の形態２と
し、以下に図３を参照して説明する。

【００３３】この実施の形態２のバス型の時分割スイッ
チは、図３に示すようにバス型時分割スイッチを構成す
る一モジュール３０１と、時分割同期式の回線交換バス
から任意のタイムスロットを挿入、取出しを行う入出力
セレクタ部３０２と、可変速入出力ポートの入出力を直
並列変換を行う直並列変換ブロック３０３と、可変速入
出力ポートの入出力データを一時的に蓄積する双方向Ｆ
ＩＦＯ３０４と、入出力セレクタ部３０２を制御する切
換制御回路３０５と、切換制御回路に通話路データを設
定するための制御系インターフェース３０６と、回線交
換バス３１１と、制御系バス３１４と、通話路設定デー
タ通知線３１９と、入出力セレクタ切換制御線３２０
と、可変速データ入出力線３２１と、直並列変換回路入
出力線３２２と、可変速データＦＩＦＯ入出力ポート３
２３と、可変速データＦＩＦＯ状態通知線３２４とを備
えて構成されている。図中の３１２はデータクロック、
３１３はデータフレーム基準信号である。

【００３４】このバス型の時分割スイッチでは、デー
タ、データ転送クロック、データフレーム基準信号をバ
スで共有し、バスに接続された複数のスイッチモジュー
ル間でバス上の信号を取出したり、挿入したりすること
によって、交換動作を行う。

【００３５】つぎに、本実施の形態２における各ブロッ
クの機能と動作について述べる。

【００３６】入出力セレクタ部３０２は、データ、デー
タ転送クロック３１２、データフレーム基準信号３１３
を配信する共有バスに接続され、任意のバスのタイミン
グで、通常は８ビット単位の情報を取込み、挿入するこ
とによって、交換動作を行う。

【００３７】入出力ポート側では、固定レート入出力ポ
ートおよび、可変レート入出力ポートからのデータの切
換を行う。切換制御は切換制御回路で行われ、切換の条
件は、制御系インターフェースから設定された通信路の
設定情報および、ＦＩＦＯの状態による。これらの機能
動作により、前述の実施の形態１と同様に、時分割スイ
ッチにパケット通信等のバーストデータのトラフィック
を取込むことができる。

【００３８】

【発明の効果】以上の説明より明らかなように、本発明
は、比較的安価に構成でき、かつ、パケットデータな
ど、可変レートの通信も効率的に統合できる時分割スイ
ッチを通信データをタイムスロット単位で操作し、複数
スロットを同一ポートに送出する機能とそれを動的に制
御する機能を備えることにより、従来より対応している
音声など固定レートの通信の他に、パケット通信など可
変レートの通信にも対応する時分割スイッチを構成する
ことができ、所謂マルチメディアトラフィックに対応で
きる電子交換機を安価に構成するできるという効果を有
する。

【図面の簡単な説明】

【図１】本発明の実施の形態１における電子交換機の時
分割スイッチの構成図

【図２】本発明での一般的な回線交換動作と回線タイミ
ングの様子を示した説明図

【図３】本発明の実施の形態２における電子交換機の時
分割スイッチの構成図

【図４】従来の電子交換機の時分割スイッチの構成図

【図５】従来例での一般的な回線交換動作と回線タイミ
ングの様子を示した説明図

【符号の説明】

１０１入力セレクタ部１０２データメモリ１０３出力セレクタ部１０４入力バッファ１０５出力バッファ１０６メモリ書込制御部１０７メモリ読出制御部１０８入力セレクタ切換制御部１０９コネクションメモリ１１０出力セレクタ切換制御部１１１コネクションメモリ読出制御部１１２，１１３，１１４，１１５固定レート入力ポー
ト直列・並列変換回路１１６可変レート入力ポート直列・並列変換回路１１７，１１８，１１９，１２０固定レート出力ポー
ト直列・並列変換回路１２１可変レート出力ポート直列・並列変換回路１２２制御系インターフェース１２３通信帯域要求制御部１３１，１３２，１３３，１３４固定レート入力ポー
トシリアル入力線１３５可変レート入力ポートシリアル入力線１３６，１３７，１３８，１３９，１４１入力セレク
タ入力信号線１４０入力バッファ入力信号線１４２入力セレクタ出力信号線１４３出力セレクタ入力信号線１４４，１４５，１４６，１４７，１４８出力セレク
タ出力信号線１４９出力バッファ出力信号線１５０可変レート出力ポートシリアル出力線１５１，１５２，１５３，１５４固定レート入力ポー
トシリアル出力線１５５入力セレクタ切換制御線１５６データメモリ書込制御線１５７データメモリ読出制御線１５８データメモリ書込アドレス線１５９データメモリ読出アドレス線１６０入力セレクタ制御データ線１６１出力セレクタ制御データ線１６２コネクションメモリ読出制御線１６３出力セレクタ制御線１６４時分割チャネル使用状況通知線１６５入力チャネル割当て要求線１６６出力チャネル割当て要求線１６７制御ブロックインターフェース線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｍ 3/00 Ｈ０４Ｌ 11/20 １０３ＺＨ０４Ｑ 3/52 １０１Ｈ０４Ｑ 11/04 Ｓ

Claims

【特許請求の範囲】

【請求項１】時分割多重された入出力ポートのほかに、
ＦＩＦＯ構成のバッファメモリを持つ入出力ポートと、
前記入出力ポートに明示的にあるいは未使用タイムスロ
ットを自動的に割当てることによりタイムスロットを複
数チャネル割当てる機能をもつ共有メモリを使用する回
線交換型の時分割スイッチを備え、他の通信ポートに割
当てられているタイムスロットを、１ポート当たり６４
Kbpsの帯域を６４Kbps単位に複数束ねたｎ×６４Kbpsの
帯域を動的に割当てるようにしたことを特徴とした電子
交換機。
【請求項２】共有バスに接続される入出力モジュール
に、時分割多重された入出力ポートのほかに、ＦＩＦＯ
構成のバッファメモリを持つ入出力ポートと、前記入出
力ポートに明示的にあるいは未使用タイムスロットを自
動的に割当てることによりタイムスロットを複数チャネ
ル割当てる機能をもつ共有バス型の時分割スイッチを備
え、１ポート当たり６４Kbpsの帯域を６４Kbps単位に複
数束ねたｎ×６４Kbpsの帯域を動的に割当てるようにし
たことを特徴とした電子交換機。