KR20010053612A - 기억 장치 및 상기 기억 장치를 동작시키기 위한 방법 - Google Patents

기억 장치 및 상기 기억 장치를 동작시키기 위한 방법 Download PDF

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Abstract

본 발명은 데이터 통신 시스템의 적어도 두 가입자 간의 2진 데이터의 직렬 데이터 전송을 위해 제공된 기억 장치 및 상기 기억 장치를 동작시키기 위한 방법에 관한 것이다. 여기서, 메모리는 전형적으로 동일한 크기의 다수의 메모리 오브젝트로 분할되며, 상기 메모리 오브젝트 중 일부는 FIFO-구조물을 형성하는데 편성된다. 상기 FIFO-구조물은 상이한 데이터 전송 속도를 갖는 가입자 간의 전형적인 비동기 엑세스를 확실한 데이터 밀도로 완충하고 이러한 방법으로 서로 간에 분리시키는데 사용된다. 이러한 데이터 전송은 광범위하게 데이터 제어에 의해, 중앙 계산 장치의 최소의 계산 용량을 요구한다. 바람직하게는 본 발명에 따른 메모리의 메모리 오브젝트는 플렉시블하게, 그리고 서로 독립적으로 상이한 동작 모드로 동작될 수 있다.

Description

기억 장치 및 상기 기억 장치를 동작시키기 위한 방법 {STORAGE DEVICE AND A METHOD FOR OPERATING THE STORAGE DEVICE}
상이한 통신 스테이션의 데이터 통신을 위해 이렇게 분할된 시스템의 결합을 위해 매우 빈번하게 버스 시스템이 사용된다. 특히 바람직하게 자동차 전자 제어 장치 내에 사용되는 버스 시스템에서 통신 스테이션은 데이터 버스에 의해 동일한 데이터 버스에 연결된 부가의 통신 스테이션 중 적어도 하나와 통신한다. 상이한 통신 스테이션들이 데이터 버스에 의해 통신 매체로서 서로 통신하는 버스 시스템은 예컨대 공지된 방식으로 CAN(Controller-Area-Network)-버스 시스템으로서 형성되며, 이는 예컨대 "CAN-Controller Area Network: Grundlagen und Praxis", Wolfhard Lawrenz(Hrsg.), 2 권, Huethig-Verlag, 1997에 상세하게 기술되어 있다.
CAN-버스 시스템에서 여기서는 네트워크 가입자로서 지시된 다수의 통신 스테이션에 의해 다수의 프로세서가 사용된다. 각각의 네트워크 가입자에서 상응하는 프로세서의 중앙 계산 장치(CPU)는 개별 CAN-콘트롤러와 통신하며, 상기 CAN-콘트롤러는 데이터 버스에 커플링된다. 상이한 네트워크 가입자의 상이한 계산 용량으로 인해, 네트워크 가입자에 있는 상응하는 프로세서의 중앙 계산 장치의 상이한 계산 용량이 야기되고, 그리고 CAN-콘트롤러에 접속된 데이터 버스의 통상적인 전송 속도에 의해, 종종 데이터 버스를 통해 전송될 모든 데이터가 다 실시간동안 처리되지는 않도록 야기된다.
그러나, 중앙 계산 장치와 CAN-콘트롤러 사이에 제공되는 데이터 리코드로의 엑세스를 감결합하는 것은 지금은 단지 소프트웨어 마다 프로토콜을 정함으로써 달성될 수 있다. 그러나, 이러한 과정은 매우 비용이 많이 들고 프로세서의 부가의 계산 용량을 요구한다.
본 발명은 청구항 1항의 서문에 따른 데이터 통신 시스템의 적어도 두 가입자 간의 2진 데이터의 직렬 데이터 전송을 위해 제공된 기억 장치 및 상기 기억 장치를 동작시키기 위한 방법에 관한 것이다.
도 1은 두 가입자 사이에 배치된 본 발명에 따른 기억 장치,
도 2는 메모리 오브젝트가 상이한 동작 모드로 동작되는, FIFO-구조물을 갖는 도 1에 따른 본 발명에 따른 기억 장치의 메모리의 바람직한 실시예,
도 3은 메모리의 메모리 오브젝트를 동작시키기 위한 4 개의 상이한 동작 모드,
도 4는 본 발명에 따른 방법에 의해 동작되는 기억 장치의 데이터 설정을 위한 실시예, 및
도 5는 본 발명에 따른 방법에 의해 동작되는 기억 장치의 데이터 설정을 위한 부가의 실시예.
본 발명의 목적은 상이한 데이터 전송 속도에 의해 임의로 동작되는 데이터 송신자와 데이터 수신자간의 데이터 전송을 간단한 방식으로, 그리고 가능한한 적은 계산 비용으로 하드웨어 방식으로 가능하게 하는, 회로 장치 및 상기 회로 장치를 동작시키기 위한 방법을 제공하는데 있다.
본 발명에 따라 상기 목적은 청구항 1항의 특징을 갖는 종류에 따른 기억 장치 및 청구항 9항에 따른 특징을 갖는 방법에 의해 달성된다.
본 발명에 따른 기억 장치 및 상기 기억 장치를 동작시키기 위한 방법에 의해 상이한 가입자 간의 데이터 전송을 하드웨어 방식으로 감결합하는 것이 간단하고 매우 플렉시블하게 실행될 수 있다. 이러한 데이터 전송은 광범위한 데이터 제어에 의해 이루어짐으로써, 중앙 계산 장치의 최소의 계산 용량을 요구한다.
따라서, 본 발명의 장점은 메모리의 독립적인 메모리 오브젝트의 프로그래밍 가능한 수가 FIFO-구조물을 형성하기 위해 편성된다는데 있다. 이러한 FIFO-구조물에 의해, 데이터 송신자로부터 기억 장치를 통해 데이터 수신자로 전송되어야만 하는 연속적인 데이터 오브젝트는 최소한의 소프트웨어 비용으로 데이터 제어에 의해 처리될 수 있게 된다. 기억 장치를 동작시키기 위한 방법은 하기에 FIFO-동작 모드로서 나타난다.
상기 FIFO-구조물의 부가 장점은 메모리의 각각 다른 메모리 오브젝트와의 상호 작용으로부터 나타난다. 여기서, 예컨대 한 가입자가 한 FIFO-구조물 내에 데이터 블록을 생성하고 데이터 전송을 위해 제공될 수 있다. 각각의 다른 가입자는 FIFO-구조물에 저장된 메세지로 엑세스하고 개별 메세지는 직렬로 처리될 수 있다. 제 1 가입자는 개별 엑세스를 위해 제 2 가입자와 동기화될 필요는 없기 때문에, 이러한 가능성은 내부 프로그램-타이밍의 부하를 받는다.
전체적으로 FIFO-구조물은 특히 상이한 데이터 전송 속도에 의해 가입자 간의 전형적인 비동기 엑세스를 확실한 밀도로 완충시키고 이러한 방식으로 서로 감결합시키는데 사용된다. 따라서, 데이터 손실은 피해질 수 있다.
기억 장치를 동작시키기 위한 부가의 방법에서 FIFO를 형성하기 위해 편성된 메모리 오브젝트는 또한 바람직하게 서로 독립적으로 공지된 방식으로 정상 메모리 오브젝트로서 사용될 수 있다. 이러한 동작 모드는 게이트웨이 동작으로서 나타난다.
특히 바람직한 개선예에서 두 가입자 사이에 배치된 기억 장치의 아키텍처는 위에 기술된 두 동작 모드의 결합을 허용한다. 즉, 한편으로는 게이트웨이 동작 모드로 동작하는 개별 오브젝트의 종래의 동작 방식, 그리고 다른 한편으로는 프로그램마다 구성가능한, FIFO-동작 모드로 동작하는 메모리 오브젝트. 소위 FIFO-게이트웨이-동작 모드의 장점은 큰 가요성에 놓여있고 복잡한 데이터 전송 시스템에서 적은 부가의 하드웨어 및 소프트웨어 비용을 갖는다는 것이다.
특히 바람직하게 본 발명은 예컨대 소위 CAN-버스 시스템으로서 형성되고 자동차 보오드 회로망 시스템에서 사용될 수 있는 버스 시스템에 있다. 여기서, 상기 CAN-버스 시스템의 경우 중앙 계산 장치와 CAN-콘트롤러 간의 데이터 전송을 완충하기 위해 기억 장치가 사용될 수 있다.
또한 오늘날 점점 더 다수의 버스 시스템과 결합된 시스템이 사용된다. 여기서, 또한 자연스럽게 상이한 버스 시스템의 통신 가입자가 서로 통신할 수 있는 수요가 증가한다. 예컨대 상이한 데이터 전송 속도에 의해 동작되는 상이한 버스 시스템 간의 데이터 전송을 완충시키기 위해, 바람직하게 브리지 모듈 내에 통합된 기억 장치가 사용될 수 있다.
본 발명에 따른 장치 및 방법의 실시예 및 개선예는 종속항에 제시된다.
본 발명은 하기에 도면에 도시된 실시예에 의해 더 자세히 설명된다.
다르게 제시되지 않는 한, 모든 도면에서 동일하거나 기능이 동일한 부재는 동일한 도면 부호를 갖는다.
도 1은 두 가입자 사이에 배치된 본 발명에 따른 기억 장치를 도시한다. 도 1에서 도면 부호 1은 기억 장치를 나타내며, 상기 기억 장치는 두 가입자(3, 4)간의 데이터 전송을 감결합시키기 위해 제공된다. 여기서, 상기 기억 장치는 각각의 접속 라인(2a, 2b)에 의해 양 가입자(3, 4)에 접속된다.
전형적이지만, 필연적이지는 않게 양 가입자(3, 4)는 상이하게 높은 데이터 전송 속도를 갖는다. 데이터 전송의 방향은 임의적이며, 다시 말해 한 가입자(3, 4)로부터 다른 가입자(3, 4)로 단방향으로 또는 양 방향으로 이루어진다. 각각의 가입자(3, 4)는 여기서 송신 가입자(3, 4)의 데이터 및 수신 가입자(3, 4)의 데이터로서 작용할 수 있다. 하기에 송신 가입자(3, 4)의 데이터는 데이터 송신자로서, 그리고 수신하는 가입자(3, 4)의 데이터는 데이터 수신자로서 제시된다.
또한, 상기 기억 장치(1)에 접속된 가입자(3, 4)의 수는 특정 수에 제한된 것이 아니라, 임의 다수의 가입자(3, 4)가 기억 장치(1)에 접속될 수 있다. 또한 기억 장치(1)에 접속된 가입자(3, 4)의 개별 형성 또는 기능은 본 발명에 있어서 별로 중요하지 않다. 이러한 가입자(3, 4)의 바람직한 실시예는 도 4 및 5에 의한 두 실시예에서 기술된다.
상기 기억 장치(1)는 공지된 방식으로 물리적 메모리(1a) 및 메모리 관리 장치(1b)를 갖는다. 상기 메모리 관리 장치(1b)는 전형적으로 어드레스-, 데이터- 및 제어 버스를 갖는 버스(1c)에 의해 메모리(1a)에 접속된다. 상기 메모리(1a)는 오브젝트 방식으로 편성되는데, 다시 말해 상기 메모리(1a)는 다수의 메모리 오브젝트(1d)를 포함한다. 전형적이지만, 필수적이지는 않은 방식으로, 메모리(1a)의 개별 메모리 오브젝트는 동일한 크기를 갖는다. 여기서, 본 발명에 따라 메모리(1a)의 각각의 메모리 오브젝트(1d)는 접속된 양 가입자(3, 4) 중 하나에 각각 플렉시블하고 개별적으로 할당된다. 상기 메모리 오브젝트(1d)의 동작 모드는 하기에 도 2 및 3에 상세하게 기술된다.
도 2는 본 발명에 따른 기억 장치의 메모리 구조에 대한 특히 바람직한 실시예이다.
본 실시예에서 메모리(1a)의 개별 메모리 오브젝트(1d)는 세 영역(A 내지 C)으로 분할된다. 상기 영역(A 내지 C)의 데이터 내용 및 기능은 하기에 간단하게 기술된다. 즉,
1. 식별 영역(A)은 상응하는 메모리 오브젝트(1d)의 어드레스 및 식별 코드(식별자)를 포함한다. 특히 CAN-용도에 있어서 상기 식별 영역(A)은 4 바이트의 폭을 갖는다. 여기서, 각각의 CAN-프로토콜에 따라 상기 식별자는 11 비트 또는 29 비트의 폭을 갖는다.
2. 데이터 영역(B)에는 전송될 데이터가 일시 저장된다. 상기 데이터 영역(B)은 데이터 전송시 데이터 오브젝트 마다 최대로 전송될 수 있는 데이터 량만큼의 폭으로 설정될 수 있다. CAN-용도에 있어서 데이터 영역(B)의 폭은 데이터 통신 프로토콜에 의해 확정되고 최대 8 바이트의 폭을 갖는다.
3. 제어 영역(C)은 가입자(3, 4)간의 데이터 전송을 위한 콘트롤 및 제어 기능을 포함한다. 여기에는 각각의 접속된 가입자(3, 4)에 대한 메모리 오브젝트(1d)의 중재에 대한, 그리고 데이터 전송의 방식 또는 동작 모드에 대한 정보들이 포함된다. CAN-용도에 있어서 제어 영역(C)의 크기는 각각의 어플리케이션에 의해 가변된다.
상이한 메모리 오브젝트(1d)는 본 발명에 따라 상이한 동작 모드로 동작될 수 있다. 하기에 도 3a 내지 3d에 의해 4개의 바람직한 동작 모드가 더 자세히 설명된다. 개관의 용이함을 위해 도 3a 내지 3d에는 단지 데이터 오브젝트(D1...D10)를 갖는 데이터 영역(B), 상이한 메모리 오브젝트 및 데이터 송신자 또는 데이터 수신자의 기록 포인터(WP) 및 판독 포인터(RP) 만이 도시된다.
제 1 동작 모드:
도 3a에 따른 제 1 동작 모드에서 4 개의 메모리 오브젝트(S1...S4)가 FIFO-구조물(FIFO)에 배열된다. 상기 FIFO는 공지된 방식으로 링 버퍼로서 형성될 수 있다. 하기에 FIFO-동작 모드로서 제시된 제 1 동작 모드에서 전송될 데이터 오브젝트(D1...D3)는 데이터 송신자에 접속된 기록 포인터(WP)에 의해 FIFO의 메모리 오브젝트(S1...S4)를 위해 제공된 데이터 영역(B) 내로 기록된다. 여기서, 상기 제 1 데이터 오브젝트(D1)는 FIFO의 제 1 메모리 오브젝트(S1)의 데이터 영역(B) 내로 기록된다. 각각의 하기의 데이터 오브젝트(D2, D3)는 상응하는 하기의 메모리 오브젝트(S2, S3)의 데이터 영역에 저장된다.
상응하는 FIFO 보다 더 적은 데이터 오브젝트(D1...D3)가 데이터 송신자로부터 송신될 경우, 다시 말해 하나 또는 다수의 데이터 영역(B)이 기술되지 않은 채로 남아있을 경우, FIFO의 메모리 오브젝트(S1...S4) 중 하나에는 레벨 디스플레이가 제공되며, 상기 디스플레이는 어떠한 메모리 오브젝트(S1...S4)가 비어있는지를 표시한다. 역으로, 데이터 송신자는 상응하는 FIFO를 수용할 수 있는 것 보다 더 많은 데이터 오브젝트를 송신할 수 있다. 이러한 경우 예컨대 FIFO의 마지막 또는 끝에서 두 번째의 메모리 오브젝트(S3, S4)를 기술한 후에 인터럽트 신호를 생성하는 플라이트를 설정하는 장치가 제공될 수 있다. 상기 인터럽트 신호에 의해 예컨대 중앙 계산 장치는 부가의 데이터 전송을 방해할 수 있다.
데이터 송신자가 기록 포인터(WP)에 의해 데이터 오브젝트(D1...D3)로 이루어진 데이터 패킷을 상응하는 메모리 오브젝트(S1...S3)에 저장한 후에, FIFO는 데이터 송신을 위해 릴리스된다. 데이터 수신자는 이러한 메모리 오브젝트(S1...S3)를 판독 포인터(RP)에 의해 판독할 수 있다.
제 2 동작 모드:
하기에 게이트웨이-동작 모드로서 지시되는 제 2 동작 모드에서 데이터 전송을 위해 정확하게 두 개의 메모리 오브젝트(S5, S6)가 제공된다. 재 1 메모리 오브젝트(S5)는 데이터 송신자에 수신자로서, 그리고 제 2 메모리 오브젝트(S6)는 데이터 수신자에 송신자로서 할당된다. 데이터 전송을 위해 정해진 데이터 오브젝트(D5)는 기록 포인터(WP)에 의해 데이터 송신자로부터 제 1 메모리 오브젝트(S5)의 상응하는 데이터 영역(B)에 기록된다. 이어서, 이러한 데이터 오브젝트(D5)는 제 2 메모리 오브젝트(S6)의 상응하는 데이터 영역(B)으로 카피된다. 거기로부터 상기 데이터 오브젝트(D5)는 데이터 수신자의 판독 포인터(RP)에 의해 판독될 수 있다.
제 3 동작 모드:
하기에 공통 게이트웨이-동작 모드로서 지시된 제 3 동작 모드에서는 데이터 전송을 위해 단지 하나의 메모리 오브젝트(S7)가 제공된다. 여기서, 상기 메모리 오브젝트(S7)는 데이터 송신자에는 수신자로서, 그리고 데이터 수신자에 송신자로서 할당된다. 데이터 전송을 위해 제공된 데이터 오브젝트(D7)는 메모리 오브젝트(S7)의 상응하는 데이터 영역(B)에 기록된다. 상기 메모리 오브젝트(S7)의 기록후에 상기 데이터 오브젝트(D7)는 데이터 수신자로부터 판독 포인터(RP)에 의해 재 판독될 수 있다.
제 4 동작 모드:
하기에 FIFO-게이트웨이-동작 모드로서 지시되는 제 4 동작 모드는 FIFO-동작모드와 게이트웨이-동작 모드가 혼합된 것이다. 이러한 동작 모드는 다수의 FIFO-메모리 오브젝트(S9 내지 S12)를 갖는 FIFO 및 그 앞에 배치된, 게이트웨이-동작으로 동작하는 메모리 오브젝트(S8)를 갖는다. 데이터 전송을 위해 제공된 데이터 오브젝트(D9...D11)는 기록 포인터(WP)에 의해 게이트웨이-동작 모드로 동작하는 메모리 오브젝트(S8)의 상응하는 데이터 영역(B)에 기록된다. 이어서, 상기 메모리 오브젝트(S8)에 방금 기록된 데이터 오브젝트(D9...D11)는 바로 다음의 자유 FIFO-메모리 오브젝트(S9)의 상응하는 데이터 영역(B)으로 자동 카피되는데, 다시 말해 제 1 데이터 오브젝트(D8)는 제 1 FIFO-메모리 오브젝트(S9)의 데이터 영역(B)에, 그리고 후속 데이터 오브젝트(D10, D11)는 상응하는 후속 메모리 오브젝트(S10, S11)로 기록된다. 본 실시예에서 재차 FIFO의 마지막 메모리 오브젝트(S12)는 비어있는데, 다시 말해 어떠한 데이터 오브젝트도 포함되지 않는다. 이어서, 데이터 수신자는 판독 포인터(RP)에 의해 데이터 오브젝트(D9...D11)를 상응하는 기록 오브젝트(S9...S11)로 기록하는 명령으로 재 판독된다.
도 3d에 따른 본 실시예에서 FIFO-메모리 오브젝트(S9...S12)는 데이터 수신자에 할당되고, 게이트웨이-메모리 오브젝트(S8)는 데이터 송신자에 할당된다. 또한 FIFO-메모리 오브젝트는 데이터 오브젝트의 독입을 위한 버퍼로서, 그리고 게이트웨이-메모리 오브젝트는 FIFO-구조물로 이루어진 데이터 오브젝트의 독출을 위해 사용될 수 있다. 또한 게이트웨이로서 동작하는 두 개의 FIFO가 사용될 수 있으며, 제 1 FIFO-구조물은 독입을 위한 데이터 버퍼로서, 그리고 제 2 FIFO-구조물은 데이터 오브젝트의 독출을 위한 데이터 버퍼로서 사용된다.
판독 과정은 앞에 기술된 동작 모드에서 상응하는 메모리 오브젝트의 기록 직후 또는 데이터 수신자의 요구 신호 후에 비로소 이루어질 수 있다. 또한 예컨대 FIFO에서와 같이, 데이터 오브젝트의 제공은 데이터 전송을 위한 요구로서 사용될 수 있다.
게이트웨이-동작 모드 및 FIFO-게이트웨이-동작 모드에서, 한 메모리 오브젝트로부터 부가의 메모리 오브젝트로의 데이터 전송을 위해 제공된 데이터 오브젝트가 카피될 뿐 아니라, 부가로 식별 영역(A) 내에 포함되는 정보가 상응하는 데이터 오브젝트와 함께 카피되는 것이 바람직하다. 또한 메모리 오브젝트의 모든 데이터 영역이 다 기록되지 않을 수도 있다. 이러한 경우 단지 상응하는 데이터 영역에 기록된 데이터 오브젝트만이 카피되는 것이 바람직할 수 있다.
도 3a 내지 3d에서, 각각의 데이터 오브젝트가 메모리 오브젝트의 상응하는 데이터 영역(B)에서 정확하게 자리를 차지한다는 사실로부터 출발한다. 또한 전송될 데이터 오브젝트의 데이터량이 메모리 오브젝트의 상응하는 데이터 영역을 완전히 채우지는 않을 수 있을 것이다. 그러나, 대안으로서 메모리 오브젝트 마다 한 데이터 오브젝트 이상이 제공될 수 있을 지도 모른다.
도 2는 미리 언급된 바와 같이, 메모리(1a)를 동작시키기 위한 구체적인 실시예를 도시한다. 이미 위에서 기술된 상이한 동작 모드는 데이터 전송을 위해 특히 바람직한 실시예에서 실행된다.
여기에서 단지 단면적으로 도시된 메모리(1a)는 영역(A...C)으로 분할된 다수의 메모리 오브젝트(1d)를 포함한다. 각각의 메모리 오브젝트(1d)는 식별 영역(A) 내에 포함된 2진 어드레스에 의해 식별될 수 있다. 메모리 오브젝트(1d)는 어드레스의 상승 시퀀스에 배열된다.
각각의 메모리 오브젝트(1d)의 제어 영역(C)에는 상이한 메모리 오브젝트(1d)의 동작 모드를 정하는 소위 게이트웨이-콘트롤레지스터(GCR)가 제공된다. 위에 언급된 4 개의 상이한 동작 모드가 메모리(1a)를 동작시키기 위해 제공될 경우, 상기 게이트웨이-콘트롤레지스터(GCR)는 2 비트의 폭을 갖고 하기와 같이 형성된다. 즉,
레지스터 내용 동작 모드
0 FIFO
1 게이트웨이-동작
10 공통-게이트웨이
11 게이트웨이-FIFO
또한 각각의 메모리 오브젝트(1d)의 제어 영역(C)에는 노드 선택 레지스터(NSR)가 포함되며, 상기 노드 선택 레지스터(NSR)는 개별 메모리 오브젝트(1d)를 접속된 가입자(3, 4)에 할당하도록 정해진다. T3 및 T4는 본 실시예에서, 상응하는 메모리 오브젝트(1d)가 제 1 가입자(3) 또는 제 2 가입자(4)에 할당된다는 것을 의미한다. 도 2에 표시된 바와 같이, 여기서 메모리 오브젝트는 제 1 가입자(T3), 제 2 가입자(T4) 또는 공통-게이트웨이-동작 모드에서와 같이 양 가입자(T3/T4)에 할당될 수 있다.
방금 언급된 레지스터(GCR, NSR)는 전형적인 중앙 계산 장치의 가입자 중 하나(3, 4)에 의해 임의로 초기화될 수 있다. 그리고 나서, 상기 레지스터(GCR, NSR)는 일단 초기화되면, 그리고 새로운 초기화가 나타나지 않을 경우, 전 데이터 전송시 확정된다.
도 2의 메모리의 단면은 4개의 FIFO-메모리 오브젝트(1d)(어드레스 01000...01011)로 이루어진 4 배 FIFO를 포함한다. FIFO의 메모리 오브젝트(1d)의 수는 바람직하게, 그러나 필수적이지는 않은 방식으로 2의 여러곱이다. 이러한 경우 FIFO는 그것의 어드레스에 의해 특히 간단하게 실행될 수 있다. 5 비트의 어드레스 폭에 있어서 4 배의 FIFO는 개별 어드레스의 고위의 3개의 부호(MAB; most significant bit)가 동일함으로써 정해진다. 상승하는 형태의 저위의 두 부호(LSB; least significant bit)는 FIFO의 4개의 메모리 오브젝트(1d)를 포함한다.
따라서, FIFO를 정의하기 위해 단지 FIFO의 스타트 어드레스 및 FIFO 길이가 요구된다. 각각의 어플리케이션에 따라 가변적으로 조절될 수 있는 FIFO의 길이는 FIFO의 제 1 메모리 오브젝트(1d)에서 개별 FIFO-길이 레지스터(FLR)에 저장된다. 도 2의 상응하는 실시예에서 4 배의 FIFO는 어드레스가 부호(00)로 끝나는 메모리 오브젝트(1d)에서 시작하여, 어드레스가 부호(11)로 끝나는 바로 다음의 메모리 오브젝트(1d)에서 끝난다. FIFO의 어드레스에 의한 정의에 의해 FIFO가 단지 메모리 오브젝트(1d)에서 시작되도록 정해지며, 상기 메모리 오브젝트(1d)의 어드레스는 동일한 수이다.
전형적으로 FIFO의 메모리 오브젝트(1d) 중 하나, 예컨대 FIFO의 제 1 메모리 오브젝트(1d)는 얼마나 많은 FIFO-메모리 오브젝트(1d)가 비어있는지를 제시하는 FIFO-레벨 레지스터(FFR)를 포함한다. 상기 FIFO-레벨 레지스터의 내용은 본 실시예에서 FIFO의 제 1의 자유 메모리 오브젝트(1d)에서 나타난다.
다중-FIFO의 후속 메모리 오브젝트, 다시 말해 어드레스(01100)를 갖는 메모리 오브젝트(1d)는 본 실시예에서 이미 기술된 공통-게이트웨이-동작 모드로 동작된다. 이러한 메모리 오브젝트(1d)는 가입자(4)의 데이터를 수신하기 위해 제공된다. 이어서, 방금 수신된 데이터는 가입자(3)에 의해 자동 판독된다.
상기 메모리 오브젝트에 후속하는 4 개의 메모리 오브젝트(01101...10000)는 각각 게이트웨이-동작 모드로 동작된다. 여기서, 가입자(3)로부터 가입자(4)로의 데이터 오브젝트의 데이터 전송을 위한 제 1 메모리 오브젝트 쌍(어드레스 01101, 01110)이 제공된다. 이에 반해, 가입자(4)로부터 가입자(3)로의 데이터 전송을 위한 제 2 메모리 오브젝트 쌍(어드레스 01111, 10000)이 제공된다.
도 2에 도시된 바와 같이, 4 배 FIFO의 바로 앞에 게이트웨이-동작으로 동작되는 메모리 오브젝트(1d)(어드레스 00111)가 배치된다. 이러한 경우 메모리 오브젝트(1d)는 4 배의 FIFO와 함께 또한 이미 기술된 FIFO-게이트웨이 동작 모드로 동작될 수 있다.
특히 바람직한 실시예에서 제 1 메모리 오브젝트(1d)의 어드레스는 게이트웨이-동작으로 동작되는 메모리 오브젝트 쌍과 동일하지 않도록 제공된다.
이러한 방식으로 실행에 의해 매우 간단하게 제어되어, 어드레스에 의해 및 제어 정보에 의해 제어 영역(C)에서 어떻게 메모리 오브젝트(1d)가 FIFO-동작으로 동작되고, 그리고 게이트 동작으로 동작되는지가 결정된다. 따라서, 본 발명에 따른 메모리(1a)의 기능성은 데이터 제어에 의해, 그리고 개별 메모리 분할에 의해 정해진다. 여기서, 데이터는 메모리(1a)에 의해 임의로 이리저리 카피되는 것이 아니라, 미리 정해진 데이터 영역(B)의 데이터 오브젝트가 전송된다.
따라서, 이렇게 데이터 제어에 의한 데이터 전송은 매우 플렉시블하다. 왜냐하면, 부가의 하드웨어 또는 소프트웨어 프로그래밍이 요구되지 않기 때문이다. 이러한 방식으로 접속된 중앙 계산 장치의 계산 용량은 손상되지 않으므로, 전체 통신 시스템의 성능은 감소되지 않는다.
임의적으로 제어 영역(C)에는 또한 소위 전송-상태 레지스터(TSR)가 포함될 수 있으며, 상기 레지스터(TSR)는 어떻게 메모리 오브젝트(1d)가 데이터 송신(TO)을 위해 제공되고 어떻게 데이터의 수신(RO)을 위해 제공되는지를 정한다. 그러나, 바람직하게 이러한 배열이 전송될 데이터 자체에 의해 제어될 경우, 이러한 전송-상태 레지스터(TSR)를 제공하는 것이 금지될 수 있다. 예컨대 제어 영역에서는 하기와 같이 정해질 수 있다. 즉,
- FIFO의 메모리 오브젝트(1d)가 데이터 오브젝트를 송신하기 위한 전달 오브젝트(TO)로서 제공되고,
- 게이트웨이-메모리 오브젝트의 각각의 제 1 메모리 오브젝트(1d)는 데이터 오브젝트를 수신하기 위한 수신 오브젝트(RO)로서 제공되며, 및
- 공통-게이트웨이-동작으로 동작하는 메모리 오브젝트는 마찬가지로 수신 오브젝트(RO)로서 제공된다.
본 발명은 가입자(3, 4) 중 하나가 다른 가입자(3, 4)와 같이 매우 높은 데이터 전송 속도를 가지는 것이 특히 바람직하다. 이러한 경우, FIFO는 "신속한" 가입자와 "느린" 가입자(3, 4) 사이의 데이터 완충을 위해 사용될 수 있다. 전형적이지만, 필수적이지는 않게, FIFO 길이는 특히 이러한 데이터 전송 속도(ab)의 비율에 의해 좌우된다.
또한, 메모리 오브젝트(1d)의 적어도 일부가 FIFO로서 구성되는 것은 "신속한" 가입자와 "느린" 가입자(3, 4) 간의 데이터 전송시 단지 데이터 완충을 위해서만 제공되는 것이 아니라, 본 발명의 범주에서는 개별 데이터 전송시 가입자(3, 4)의 동일한 또는 상이한 데이터 전송 속도에 의해 바람직하게 적용될 수 있다.
특히 FIFO-동작으로 동작하는 메모리 오브젝트(1d)는 바람직하게는 예컨대 데이터 송신자가 연속적으로 데이터를 송신할 경우에 사용될 수 있다. 이러한 데이터는 데이터 수신자에 의해 집결되어 FIFO로부터 판독되고 부가 처리될 수 있다. 이러한 방식으로 적은 엑세스 시간에 의한 집결된 판독을 위해 데이터 수신자는 적은 계산 용량을 필요로 한다.
대안으로서, 데이터의 판독 및 부가 처리는 동일하게 신속 처리될 수 있지만, 기록 사이클과 판독 사이클 사이의 간격은 상이하다는 사실이 자명하다. FIFO에 의해 개별 어플리케이션 또는 시스템 디자인에 매칭되어 이러한 특성이 고려될 수 있다.
도 4는 본 발명에 따른 방법에 의해 동작하는 메모리 장치의 실행에 대한 실시예이다.
도 4에는 기억 장치(1)에 접속된 가입자(3, 4)가 버스 시스템으로서 형성된다. CAN-네트워크로서 형성될 수 있는 양 버스 시스템(3, 4)의 각각은 개별 데이터 버스(3a, 4a)에 접속된 다수의 네트워크 가입자(3b, 4b)를 포함한다. 상기 버스 시스템(3, 4)의 네트워크 가입자(3b, 4b)는 서로간의 데이터 통신을 위해 사용된다. 개별 버스 시스템(3, 4)의 개별 네트워크 가입자(3b, 4b)의 실시예 및 수, 그리고 개별 데이터 버스(11, 21)의 실시예는 본 발명에서 별로 중요하지 않다.
양 버스 시스템(3, 4)간의 데이터 전송을 위해 본 발명에 따른 기억 장치(1)를 포함하는 브리지 모듈(5)이 제공된다. 여기서, 상기 기억 장치(1)는 각각의 인터페이스 회로(6a, 6b)및 접속 라인(2a, 2b)에 의해 공지된 방식으로 버스 시스템(3, 4)의 각각의 데이터 버스(3a, 4a)에 접속된다. 전형적으로 양 버스 시스템의 데이터 버스(3a, 4a)는 상이하게 높은 데이터 전송 속도를 갖는다. 여기서, 상기 브리지 모듈(5)의 기억 장치(1)는 상이하게 신속한 버스 시스템간의 데이터 전송의 감결합을 위해 사용된다.
도 5는 본 발명에 따른 방법에 의해 동작되는 기억 장치의 실행에 대한 부가의 실시예이다.
도면 부호 10은 예컨대 도 3의 버스 시스템(3, 4) 중 하나에 부합하도록 형성된 버스 시스템을 나타낸다. 여기서 CAN-네트워크로서 형성된 버스 시스템(10)은 데이터 버스(11)에 접속된 다수의 네트워크 가입자(12, 12')를 갖는다. 도 5에서 네트워크 가입자(12') 중 하나에 통합된 기억 장치(1)는 여기서 CAN-모듈로서 형성된 제 1 가입자(3)와 CPU-모듈로서 형성된 제 2 가입자(4) 사이에 배치된다. 여기서, 상기 기억 장치(1)는 높은 데이터 전송 속도로 동작되는 CPU-모듈(3)과 비교적 적은 데이터 전송 속도로 동작되는 CAN-모듈간의 데이터 전송의 감결합을 위해 사용된다.
또한 CAN-모듈(3)은 인터페이스 회로(13)에 의해 버스 시스템(10)의 데이터 버스(11)에 접속된다. 상기 CPU-모듈(4)은 내부 버스(14)에 의해 네트워크 가입자(12')의 부가 모듈(15)에 접속된다. 부가의 모듈(15)은 예컨대 타이머 모듈, 인터럽트 모듈, 내부 메모리, 네트워크 가입자(12')의 파워 서플라이, AD-변환기 모듈등을 포함할 수 있다. 상기 기억 장치(1)는 개관의 용이함을 위해 도 5에서 단지 네트워크 가입자(12') 중 하나에만 제공된다. 물론 본 발명에 따른 기억 장치(1)는 또한 데이터 버스(11)에 접속된 다수 또는 개별 네트워크 가입자(12, 12')에 제공될 수 있다.
도 4 및 5에 따른 실시예에서 기억 장치로부터 CAN-버스 시스템으로 출력된다. 그러나, 본 발명은 데이터 송신자와 데이터 수신자간의 데이터 전송을 감결합시키기 위해 통신 시스템을 위해 바람직하게 사용될 수 있을 것이다.
위에 기술된 실시예는 본 발명에 따른 방법에 의해 동작하는 기억 장치(1)의 바람직한 구현이며, 상기 기억 장치(1)는 적어도 접속된 두 가입자(3, 4)간의 데이터 전송을 감결합시키기 위해 적합하다. 그러나, 바람직한 대안을 위해 위에 제시된 예가 완전한 것으로 간주되어서는 안 된다. 오히려, 위에서 개관적으로 기술된 -경우에 따라 바람직한- 자명한 대안 및 결합이 나타난다.

Claims (19)

  1. - 2진 데이터 오브젝트의 직렬 데이터 전송을 위해 미리 주어진 데이터 폭이 데이터 통신 시스템의 적어도 두 가입자(3, 4) 사이에 배치되고,
    - 바람직하게는 동일한 크기 및 그것의 어드레스에 의해 식별가능한 다수의 메모리 오브젝트(1d)를 포함하며,
    - 각각의 메모리 오브젝트(1d)에서의 데이터 폭이 데이터 전송을 위해 제공된 데이터 오브젝트의 적어도 미리 주어진 데이터 폭에 상응하고, 및
    - 다수의 메모리 오브젝트(1d)가 적어도 하나의 FIFO-구조물(FIFO)을 형성하는 기억 장치에 있어서,
    다수의 메모리 오브젝트(1d)를 포함하는 각각 적어도 하나의 FIFO-구조물(FIFO)이 제공되고, 상기 구조물(FIFO)에 의해 데이터 제어되어 데이터 전송이 전송될 데이터 오브젝트에 의해 이루어지는 것을 특징으로 하는 기억 장치.
  2. 제 1항에 있어서,
    상기 가입자(3, 4)가 상이하게 높은 데이터 전송 속도에 의해 동작되는 것을 특징으로 하는 기억 장치.
  3. 상기 항들 중 어느 한 항에 있어서,
    상기 각각의 가입자(3, 4)가 데이터 송신자 및 데이터 수신자일 수 있는 것을 특징으로 하는 기억 장치.
  4. 상기 항들 중 어느 한 항에 있어서,
    각각의 메모리 오브젝트(1d)가
    - 메모리 오브젝트(1d)의 개별 어드레스를 포함하는 적어도 하나의 식별 영역(A),
    - 전송될 데이터 오브젝트가 그 속에 저장될 수 있는 적어도 하나의 데이터 영역(B), 및
    - 데이터 전송을 위한 콘트롤 및 제어 기능을 포함하는 적어도 하나의 제어 영역(C)을 갖는 것을 특징으로 하는 기억 장치.
  5. 상기 항들 중 어느 한 항에 있어서,
    각각의 FIFO-구조물(FIFO)이 데이터 제어에 의한 FIFO-레벨 레지스터(FFR)를 가지며, 상기 레지스터(FFR)의 내용은 얼마나 많은 상기 FIFO-구조물(FIFO)의 메모리 오브젝트(1d)가 미리 기록되고 및/또는 어떠한 메모리 오브젝트(1d)가 비어있는지를 지시하는 것임을 특징으로 하는 기억 장치.
  6. 상기 항들 중 어느 한 항에 있어서,
    각각의 메모리 오브젝트(1d)가 노드 선택 레지스터(NSR)를 가지며, 상기 레지스터(NSR)의 내용은 어떠한 가입자(3, 4)에게 개별 메모리 오브젝트(1d)가 할당되는지를 지시하는 것임을 특징으로 하는 기억 장치.
  7. 상기 항들 중 어느 한 항에 있어서,
    각각의 메모리 오브젝트(1d)가 게이트웨이-콘트롤 레지스터(GCR)를 가지며, 상기 레지스터(GCR)의 내용은 개별 메모리 오브젝트(1d)의 동작 모드를 결정하는 것임을 특징으로 하는 기억 장치.
  8. 제 6항 또는 7항에 있어서,
    상기 게이트웨이-제어 레지스터(GCR) 및 노드 선택 레지스터(NSR)의 내용은 적어도 하나의 가입자(3, 4) 및/또는 중앙 계산 장치에 의해 임의적으로 구성가능한 것을 특징으로 하는 기억 장치.
  9. 상기 항들 중 어느 한 항에 따른 기억 장치를 동작시키기 위한 방법에 있어서,
    제 1 동작 모드가 하기의 단계:
    (a) FIFO-구조물(FIFO)이 제공되는 단계;
    (b) 데이터 전송을 위해 제공된 다수의 데이터 오브젝트(D1...D3)가 데이터 송신자로서 기능하는 제 1 가입자(3, 4)에 의해 연속적으로 이에 부합하여 연속적으로 배치된 FIFO-구조물(FIFO)의 메모리 오브젝트(S1...S4) 내로 기록되는 단계;
    (c) 이러한 과정이 상기 FIFO-구조물(FIFO)의 모든 메모리 오브젝트(S1...S4)가 기록되거나 또는 데이터 전송을 위해 제공된 데이터 오브젝트(D1...D3)가 FIFO-구조물(FIFO)의 상응하는 메모리 오브젝트(S1...S3)에 저장될때까지 반복되는 단계;
    (d) 상기 FIFO-구조물(FIFO)이 판독을 위해 릴리스되는 단계; 및
    (e) 상기 FIFO-구조물(FIFO)의 상응하는 메모리 오브젝트(S1...S3)에 방금 기록된 데이터 오브젝트(D1...D3)가 데이터 수신자로서 기능하는 제 2 가입자(3, 4)에 의해 기록의 명령으로 재차 판독되는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서,
    제 2 동작 모드가 하기의 단계:
    (a) 두 개의 메모리 오브젝트(S5, S6)로서 구성된 메모리 오브젝트 쌍이 제공되는 단계;
    (b) 데이터 전송을 위해 제공된 데이터 오브젝트(D5)가 데이터 송신자로서 기능하는 제 1 가입자(3, 4)에 의해 메모리 오브젝트 쌍의 제 1 메모리 오브젝트(S5) 내로 기록되는 단계;
    (c) 상기 데이터 오브젝트(D5)가 제 1 메모리 오브젝트(S5)로부터 제 2 메모리 오브젝트(S6)로 카피되는 단계; 및
    (d) 상기 데이터 오브젝트(D5)가 데이터 수신자로서 기능하는 제 2 가입자(3, 4)에 의해 재차 판독되는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 9항 또는 10항에 있어서,
    제 3 동작 모드가 하기의 단계:
    제 1 FIFO-구조물(FIFO) 및 제 2 FIFO-구조물 또는 개별 메모리 오브젝트(S8)가 제공되는 단계;
    상기 제 1 FIFO-구조물(FIFO)이 독입 또는 독출될 데이터 오브젝트(D9...D11)의 데이터 완충을 위해 제 1 동작 모드로 동작되는 단계; 및
    상기 제 2 FIFO-구조물 또는 개별 메모리 오브젝트(S8)가 상응하는 데이터 오브젝트(D9...D11)의 독출 또는 독입을 위해 제 2 동작 모드로 동작되는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 9항 내지 11항 중 어느 한 항에 있어서,
    제 4 동작 모드가 하기의 단계:
    (a) 메모리 오브젝트(S7)가 제공되는 단계;
    (b) 데이터 전송을 위해 제공된 데이터 오브젝트(D7)가 데이터 송신자로서 기능하는 제 1 가입자(3, 4)에 의해 메모리 오브젝트(S7) 내로 기록되는 단계;
    (c) 메모리 오브젝트(S7)가 독출을 위해 릴리스되는 단계; 및
    (d) 데이터 오브젝트(D7)가 데이터 수신자로서 기능하는 제 2 가입자(3, 4)에 의해 동일한 메모리 오브젝트에 재차 기록되는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 9항 내지 12항 중 어느 한 항에 있어서,
    상기 FIFO-구조물(FIFO)의 메모리 셀(S1...S4)이 데이터 제어에 의해, 그리고 제 2 및/또는 제 3 동작 모드로서 동작될 수 있는 것을 특징으로 하는 기억 장치.
  14. 제 9항 내지 13항 중 어느 한 항에 있어서,
    상기 메모리 오브젝트(1a)가 데이터 제어에 의해 제 1 동작 모드 및/또는 제 2 동작 모드 및/또는 제 3 동작 모드 및/또는 제 4 동작 모드로 동작될 수 있는 것을 특징으로 하는 기억 장치.
  15. 제 9항 내지 14항 중 어느 한 항에 있어서,
    제 1 동작 모드로 동작하는 FIFO-구조물(FIFO)의 각각의 제 1 메모리 오브젝트(S1...S4)의 어드레스의 수가 동일하고, 및 제 2 동작 모드로 동작하는 메모리 오브젝트 쌍의 각각의 제 1 메모리 오브젝트(S5, S2)의 어드레스의 수는 동일하지 않은 것을 특징으로 하는 기억 장치.
  16. 제 9항 내지 15항 중 어느 한 항에 있어서,
    기록되는 메모리 오브젝트(1d)의 판독이 중앙 계산 장치 또는 데이터 수신자의 요구 신호에 따라 비로소 이루어지는 것을 특징으로 하는 기억 장치.
  17. 상기 항들 중 어느 한 항에 있어서,
    상기 기억 장치가 브리지 모듈(5)에 통합되고, 및 상기 브리지 모듈(5)은 버스 시스템으로서 형성된 적어도 두 가입자(3, 4)를 커플링하기 위해 바로 두 가입자(3, 4) 사이에 배치되는 것을 특징으로 하는 기억 장치.
  18. 상기 항들 중 어느 한 항에 있어서,
    상기 기억 장치가 중앙 계산 장치로서 형성된 제 1 가입자(4)와 버스 시스템(10)의 데이터 버스(11)에 커플링된 제 2 가입자(3) 사이에 배치되는 것을 특징으로 하는 기억 장치.
  19. 상기 항들 중 어느 한 항에 따른, 적어도 하나의 기억 장치를 갖는 CAN-버스 시스템.
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