JPH06224934A - Ａｔｍ交換機の出力バッファ接続方式 - Google Patents
Ａｔｍ交換機の出力バッファ接続方式Info
- Publication number
- JPH06224934A JPH06224934A JP1092793A JP1092793A JPH06224934A JP H06224934 A JPH06224934 A JP H06224934A JP 1092793 A JP1092793 A JP 1092793A JP 1092793 A JP1092793 A JP 1092793A JP H06224934 A JPH06224934 A JP H06224934A
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- Japan
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- division multiplex
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 アドレスフィルタ（ＡＦ）自身に時分割多重
バスを中継する機能を設け、高速の時分割多重バスを１
対１に接続できる構成とすることにより、信号の伝播性
能に優れた拡張性に富むＡＴＭ交換機の出力バッファ接
続方式を提供する。 【構成】 ＡＴＭ交換機の出力バッファ接続方式におい
て、時分割多重バス１２に接続されるアドレスフィルタ
３０と、このアドレスフィルタ３０に接続される出力バ
ッファ４０とを具備する出力ポート２０を設け、この出
力ポート２０のアドレスフィルタ３０の出力を時分割多
重バスを介して次段の出力ポートへカスケードに接続
し、出力バッファ型自己ルーティングスイッチのバッフ
ァ部において、高速の時分割多重バス中継機能を有する
ようにした。
バスを中継する機能を設け、高速の時分割多重バスを１
対１に接続できる構成とすることにより、信号の伝播性
能に優れた拡張性に富むＡＴＭ交換機の出力バッファ接
続方式を提供する。 【構成】 ＡＴＭ交換機の出力バッファ接続方式におい
て、時分割多重バス１２に接続されるアドレスフィルタ
３０と、このアドレスフィルタ３０に接続される出力バ
ッファ４０とを具備する出力ポート２０を設け、この出
力ポート２０のアドレスフィルタ３０の出力を時分割多
重バスを介して次段の出力ポートへカスケードに接続
し、出力バッファ型自己ルーティングスイッチのバッフ
ァ部において、高速の時分割多重バス中継機能を有する
ようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ（Ａｓｙｎｃｈ
ｒｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交換機にお
けるスイッチ部、特に出力バッファ型自己ルーティング
スイッチのバッファ接続方式に関するものである。
ｒｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交換機にお
けるスイッチ部、特に出力バッファ型自己ルーティング
スイッチのバッファ接続方式に関するものである。
【０００２】
【従来の技術】従来、この種の装置としては、（１）
「セル分配型ＡＴＭスイッチの特性評価（ＳＳＥ９１−
１１１）、Ｐ．２５〜２９、（２）「広帯域ＩＳＤＮの
実現に向けて」，発行所 電子情報通信学会，春期全国
大会 セミナー、発行日 １９９０年３月１８日、「ス
イッチング技術」Ｐ．１６〜２３に開示されるものがあ
った。
「セル分配型ＡＴＭスイッチの特性評価（ＳＳＥ９１−
１１１）、Ｐ．２５〜２９、（２）「広帯域ＩＳＤＮの
実現に向けて」，発行所 電子情報通信学会，春期全国
大会 セミナー、発行日 １９９０年３月１８日、「ス
イッチング技術」Ｐ．１６〜２３に開示されるものがあ
った。
【０００３】図４は従来の出力バッファ型スイッチの一
構成例を示すブロックであり、入力ポート♯１〜♯Ｎよ
り入力されたデータ（ＡＴＭ交換の場合、セルと呼ばれ
る固定長パケット）は、シリアル／パラレル変換器（Ｓ
／Ｐ変換器）１を介して時分割多重されて時分割多重バ
ス（ＴＤ−ＢＵＳ）２上に出力される。この時分割多重
バス２に接続されているアドレスフィルタ（ＡＦ）３
は、セルのヘッダ部に格納されているディスティネーシ
ョンアドレスを検査し、自出力端子から送出すべきセル
である場合、そのセルをＦＩＦＯ（ファースト・イン・
ファースト・アウト：Ｆｉｒｓｔ・Ｉｎ・Ｆｉｒｓｔ・
Ｏｕｔ）メモリ４に取り込む。ＦＩＦＯ４に取り込まれ
たセルは、パラレル／シリアル変換器（Ｐ／Ｓ変換器）
５を介して、出力ポート♯１〜♯Ｎより入力順に順次送
出される。
構成例を示すブロックであり、入力ポート♯１〜♯Ｎよ
り入力されたデータ（ＡＴＭ交換の場合、セルと呼ばれ
る固定長パケット）は、シリアル／パラレル変換器（Ｓ
／Ｐ変換器）１を介して時分割多重されて時分割多重バ
ス（ＴＤ−ＢＵＳ）２上に出力される。この時分割多重
バス２に接続されているアドレスフィルタ（ＡＦ）３
は、セルのヘッダ部に格納されているディスティネーシ
ョンアドレスを検査し、自出力端子から送出すべきセル
である場合、そのセルをＦＩＦＯ（ファースト・イン・
ファースト・アウト：Ｆｉｒｓｔ・Ｉｎ・Ｆｉｒｓｔ・
Ｏｕｔ）メモリ４に取り込む。ＦＩＦＯ４に取り込まれ
たセルは、パラレル／シリアル変換器（Ｐ／Ｓ変換器）
５を介して、出力ポート♯１〜♯Ｎより入力順に順次送
出される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の構成では、入力データ速度をＶ、入力ポート数
をＮとした場合、時分割多重バス２上のデータ速度がＮ
Ｖとなるため、これを複数のアドレスフィルタＡＦ３を
介しＦＩＦＯ４と結線しようとする場合、速度ＮＶの高
速信号線を多点（Ｎ箇所）に接続する必要がある。Ｎ箇
所へのマルチ接続は、信号線上のノイズが無視でき、容
易にマルチ接続が実現できる比較的低速の信号では問題
にならない。しかし、高速の信号を扱う必要のある本装
置のような時分割多重バス２では、信号線上の反射、減
衰等が信号の伝播に大きな障害を生み出すことになる。
また、これらの問題点を解消するため、マルチ接続を禁
止し、１対１接続を基本に構成した場合、時分割多重バ
ス２はアドレスフィルタ（ＡＦ）３と接続するために、
Ｎ倍の出力ピン数を持たなければならない。これは、Ｌ
ＳＩ化を進めるで障害となり、また実装面での大きなデ
メリットになる。
た従来の構成では、入力データ速度をＶ、入力ポート数
をＮとした場合、時分割多重バス２上のデータ速度がＮ
Ｖとなるため、これを複数のアドレスフィルタＡＦ３を
介しＦＩＦＯ４と結線しようとする場合、速度ＮＶの高
速信号線を多点（Ｎ箇所）に接続する必要がある。Ｎ箇
所へのマルチ接続は、信号線上のノイズが無視でき、容
易にマルチ接続が実現できる比較的低速の信号では問題
にならない。しかし、高速の信号を扱う必要のある本装
置のような時分割多重バス２では、信号線上の反射、減
衰等が信号の伝播に大きな障害を生み出すことになる。
また、これらの問題点を解消するため、マルチ接続を禁
止し、１対１接続を基本に構成した場合、時分割多重バ
ス２はアドレスフィルタ（ＡＦ）３と接続するために、
Ｎ倍の出力ピン数を持たなければならない。これは、Ｌ
ＳＩ化を進めるで障害となり、また実装面での大きなデ
メリットになる。
【０００５】本発明は、以上述べた高速の時分割多重バ
スをマルチ接続した場合に、信号線上の反射ノイズ、減
衰が信号の伝播に障害を発生するという問題点を解消す
るために１対１接続構成を採用した場合、時分割多重バ
スの出力ピンがＮ倍必要となってしまうという問題点を
除去するため、アドレスフィルタ（ＡＦ）自身に時分割
多重バスを中継する機能を設け、高速の時分割多重バス
を１対１に接続できる構成とすることにより、信号の伝
播性能に優れた拡張性に富むＡＴＭ交換機の出力バッフ
ァ接続方式を提供することを目的とする。
スをマルチ接続した場合に、信号線上の反射ノイズ、減
衰が信号の伝播に障害を発生するという問題点を解消す
るために１対１接続構成を採用した場合、時分割多重バ
スの出力ピンがＮ倍必要となってしまうという問題点を
除去するため、アドレスフィルタ（ＡＦ）自身に時分割
多重バスを中継する機能を設け、高速の時分割多重バス
を１対１に接続できる構成とすることにより、信号の伝
播性能に優れた拡張性に富むＡＴＭ交換機の出力バッフ
ァ接続方式を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＡＴＭ交換機の出力バッファ接続方式に
おいて、時分割多重バスに接続されるアドレスフィルタ
と、該アドレスフィルタに接続される出力バッファとを
具備する出力ポートを設け、この出力ポートのアドレス
フィルタの出力を時分割多重バスを介して次段の出力ポ
ートへカスケードに接続し、出力バッファ型自己ルーテ
ィングスイッチのバッファ部において、高速の時分割多
重バス中継機能を有するようにしたものである。
成するために、ＡＴＭ交換機の出力バッファ接続方式に
おいて、時分割多重バスに接続されるアドレスフィルタ
と、該アドレスフィルタに接続される出力バッファとを
具備する出力ポートを設け、この出力ポートのアドレス
フィルタの出力を時分割多重バスを介して次段の出力ポ
ートへカスケードに接続し、出力バッファ型自己ルーテ
ィングスイッチのバッファ部において、高速の時分割多
重バス中継機能を有するようにしたものである。
【０００７】
【作用】本発明によれば、上記のように構成したので、
図１に示すように、時分割多重バス（ＴＤ−ＢＵＳ）１
２上のデータは、まず、初段の出力ポート２０に入力さ
れる。初段の出力ポート２０のアドレスフィルタ（Ａ
Ｆ）３０は自分当てのデータを検出した場合、その内容
を出力バッファ４０としてのＦＩＦＯに書き込む。時分
割多重バス（ＴＤ−ＢＵＳ）１２のデータは、アドレス
フィルタ（ＡＦ）３０がデータをＦＩＦＯ４０に書き込
んだとしても変化せず、そのまま次段の出力ポートに送
出される。
図１に示すように、時分割多重バス（ＴＤ−ＢＵＳ）１
２上のデータは、まず、初段の出力ポート２０に入力さ
れる。初段の出力ポート２０のアドレスフィルタ（Ａ
Ｆ）３０は自分当てのデータを検出した場合、その内容
を出力バッファ４０としてのＦＩＦＯに書き込む。時分
割多重バス（ＴＤ−ＢＵＳ）１２のデータは、アドレス
フィルタ（ＡＦ）３０がデータをＦＩＦＯ４０に書き込
んだとしても変化せず、そのまま次段の出力ポートに送
出される。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すＡ
ＴＭ交換機における出力バッファ接続方式の構成図、図
２はそのＡＴＭ交換機における出力バッファ接続方式の
出力ポート１回路分の一構成例を示すブロック図であ
る。
ながら詳細に説明する。図１は本発明の実施例を示すＡ
ＴＭ交換機における出力バッファ接続方式の構成図、図
２はそのＡＴＭ交換機における出力バッファ接続方式の
出力ポート１回路分の一構成例を示すブロック図であ
る。
【０００９】これらの図において、１１は入力ポート♯
１〜♯Ｎよりデータ（ＡＴＭ交換の場合、セルと呼ばれ
る固定長パケット）が入力されるシリアル／パラレル変
換器（Ｓ／Ｐ変換器）、１２はシリアル／パラレル変換
器１１から出力されるデータを伝送する時分割多重バス
（ＴＤ−ＢＵＳ）、１３はアドレス線、２０は出力ポー
トであり、この出力ポート２０は主構成部品であるアド
レスフィルタ（ＡＦ）３０及び出力バッファ（ＦＩＦ
Ｏ）４０を有している。また、１４は出力バッファ（Ｆ
ＩＦＯ）４０に接続されるパラレル／シリアル変換器で
ある。
１〜♯Ｎよりデータ（ＡＴＭ交換の場合、セルと呼ばれ
る固定長パケット）が入力されるシリアル／パラレル変
換器（Ｓ／Ｐ変換器）、１２はシリアル／パラレル変換
器１１から出力されるデータを伝送する時分割多重バス
（ＴＤ−ＢＵＳ）、１３はアドレス線、２０は出力ポー
トであり、この出力ポート２０は主構成部品であるアド
レスフィルタ（ＡＦ）３０及び出力バッファ（ＦＩＦ
Ｏ）４０を有している。また、１４は出力バッファ（Ｆ
ＩＦＯ）４０に接続されるパラレル／シリアル変換器で
ある。
【００１０】より詳細には、図２に示すように、アドレ
スフィルタ（ＡＦ）３０は、高速時分割多重バス（ＴＤ
−ＢＵＳ）データを取り込み、出力データラッチ回路３
２及びアドレスマッチ回路３３に対してデータを分配す
る入力データラッチ回路３１、外部から固定的（ハード
的に）または可変的（ソフト制御）に与えられる自アド
レスと時分割多重バス（ＴＤ−ＢＵＳ）上の出力アドレ
ス情報部に含まれるアドレスを比較し自出力ポート宛の
情報が時分割多重バス（ＴＤ−ＢＵＳ）上に存在する場
合、その情報を選択し出力バッファ４０に送出するアド
レスマッチ回路３３、および次段の出力ポートに対して
データ波形を整形し送出する出力データラッチ回路３２
から構成される。
スフィルタ（ＡＦ）３０は、高速時分割多重バス（ＴＤ
−ＢＵＳ）データを取り込み、出力データラッチ回路３
２及びアドレスマッチ回路３３に対してデータを分配す
る入力データラッチ回路３１、外部から固定的（ハード
的に）または可変的（ソフト制御）に与えられる自アド
レスと時分割多重バス（ＴＤ−ＢＵＳ）上の出力アドレ
ス情報部に含まれるアドレスを比較し自出力ポート宛の
情報が時分割多重バス（ＴＤ−ＢＵＳ）上に存在する場
合、その情報を選択し出力バッファ４０に送出するアド
レスマッチ回路３３、および次段の出力ポートに対して
データ波形を整形し送出する出力データラッチ回路３２
から構成される。
【００１１】入力データラッチ回路３１からはデータが
２方路に分配されるが、出力データラッチ回路３２およ
びアドレスマッチ回路３３はアドレスフィルタ（ＡＦ）
３０内部の機能であるため、ハードウェア構成上、この
部分でのデータ分配は伝送路のノイズに関する影響がほ
とんど無い（プリント配線板の小さな領域、またはＬＳ
Ｉ内部への作り込みが可能である。）以下、本発明の実
施例を示すＡＴＭ交換機における出力バッファ接続方式
の動作について説明する。
２方路に分配されるが、出力データラッチ回路３２およ
びアドレスマッチ回路３３はアドレスフィルタ（ＡＦ）
３０内部の機能であるため、ハードウェア構成上、この
部分でのデータ分配は伝送路のノイズに関する影響がほ
とんど無い（プリント配線板の小さな領域、またはＬＳ
Ｉ内部への作り込みが可能である。）以下、本発明の実
施例を示すＡＴＭ交換機における出力バッファ接続方式
の動作について説明する。
【００１２】まず、入力ポート♯１〜♯Ｎより入力され
たデータ（ＡＴＭ交換の場合、セルと呼ばれる固定長パ
ケット）は、シリアル／パラレル変換器（Ｓ／Ｐ変換
器）１１を介して、時分割多重されたデータを時分割多
重バス（ＴＤ−ＢＵＳ）１２上に出力する。時分割多重
バス（ＴＤ−ＢＵＳ）１２にはセル情報とその他のクロ
ック、およびセルの区切りを示すフレーム等の制御情報
が伝送される。非スクランブル伝送時には上記の制御情
報が必要であるが、スクランブル処理されている場合、
時分割多重バス（ＴＤ−ＢＵＳ）１２のデータそのもの
からセルの区切り、およびクロックの抽出が可能である
個別線は必要ない。
たデータ（ＡＴＭ交換の場合、セルと呼ばれる固定長パ
ケット）は、シリアル／パラレル変換器（Ｓ／Ｐ変換
器）１１を介して、時分割多重されたデータを時分割多
重バス（ＴＤ−ＢＵＳ）１２上に出力する。時分割多重
バス（ＴＤ−ＢＵＳ）１２にはセル情報とその他のクロ
ック、およびセルの区切りを示すフレーム等の制御情報
が伝送される。非スクランブル伝送時には上記の制御情
報が必要であるが、スクランブル処理されている場合、
時分割多重バス（ＴＤ−ＢＵＳ）１２のデータそのもの
からセルの区切り、およびクロックの抽出が可能である
個別線は必要ない。
【００１３】入力データラッチ回路３１は入力された多
重データのリタイミング（データ間スキューの吸収）を
すると共に、セルの先頭をアドレスマッチ回路３３に通
知する。アドレスマッチ回路３３はセル中の固定領域に
格納されている宛先アドレスと外部から与えられる自ア
ドレスを比較し、自出力ポート宛のセルであることを検
出した場合、そのセルの内容（ヘッダー情報を含むセル
データ全て）を出力バッファ４０に伝達する。出力バッ
ファ４０は入力されたセルデータを、一度ＦＩＦＯメモ
リに取り込み必要な（設定された）読み出し速度（この
場合は読み出し速度Ｖ）に合わせて出力する。
重データのリタイミング（データ間スキューの吸収）を
すると共に、セルの先頭をアドレスマッチ回路３３に通
知する。アドレスマッチ回路３３はセル中の固定領域に
格納されている宛先アドレスと外部から与えられる自ア
ドレスを比較し、自出力ポート宛のセルであることを検
出した場合、そのセルの内容（ヘッダー情報を含むセル
データ全て）を出力バッファ４０に伝達する。出力バッ
ファ４０は入力されたセルデータを、一度ＦＩＦＯメモ
リに取り込み必要な（設定された）読み出し速度（この
場合は読み出し速度Ｖ）に合わせて出力する。
【００１４】入力データラッチ回路３１から出力された
データは出力データラッチ回路３２へも送られる。出力
データラッチ回路３２では次段の出力ポートをカスケー
ド接続すれば、出力バッファ型自己ルーティングスイッ
チが実現できる。ここで、出力バッファ４０としてのＦ
ＩＦＯについて図３を用いて説明する。ＦＩＦＯ２０１
は、メモリの一種で、アドレスは外部からは指定できな
い。先に書き込まれたデータが先に読み出される。ＦＩ
ＦＯとして作られたＩＣもあるが、通常は、図３に示す
ように、ＲＡＭ２０２、制御ロジック２０３、マルチプ
レクサ２０４、書き込みポインタ２０５、読み出しポイ
ンタ２０６、一致回路２０７、ＡＮＤ回路２０８を有し
ており、読み出し中に書き込みがくると、書き込みは優
先なので、書き込みデータをバッファするか、読み出し
を中断して延ばすロジックが作られている。
データは出力データラッチ回路３２へも送られる。出力
データラッチ回路３２では次段の出力ポートをカスケー
ド接続すれば、出力バッファ型自己ルーティングスイッ
チが実現できる。ここで、出力バッファ４０としてのＦ
ＩＦＯについて図３を用いて説明する。ＦＩＦＯ２０１
は、メモリの一種で、アドレスは外部からは指定できな
い。先に書き込まれたデータが先に読み出される。ＦＩ
ＦＯとして作られたＩＣもあるが、通常は、図３に示す
ように、ＲＡＭ２０２、制御ロジック２０３、マルチプ
レクサ２０４、書き込みポインタ２０５、読み出しポイ
ンタ２０６、一致回路２０７、ＡＮＤ回路２０８を有し
ており、読み出し中に書き込みがくると、書き込みは優
先なので、書き込みデータをバッファするか、読み出し
を中断して延ばすロジックが作られている。
【００１５】再び、図１に戻って、初段の出力ポートを
出た時分割多重バス（ＴＤ−ＢＵＳ）１２のデータは、
次段の出力ポートに接続される。以下、必要な個数の出
力ポートが時分割多重バス（ＴＤ−ＢＵＳ）１２に接続
される。各々の出力ポートは時分割多重バス（ＴＤ−Ｂ
ＵＳ）１２と１対１に接続されているように見えるた
め、高速データ伝送時に問題となるノイズの影響を最小
限に抑えることができる。
出た時分割多重バス（ＴＤ−ＢＵＳ）１２のデータは、
次段の出力ポートに接続される。以下、必要な個数の出
力ポートが時分割多重バス（ＴＤ−ＢＵＳ）１２に接続
される。各々の出力ポートは時分割多重バス（ＴＤ−Ｂ
ＵＳ）１２と１対１に接続されているように見えるた
め、高速データ伝送時に問題となるノイズの影響を最小
限に抑えることができる。
【００１６】このような構成とすることで、出力ポート
の増減が簡単にできるようになる。従来技術では、出力
ポート数Ｎに応じて時分割多重バス（ＴＤ−ＢＵＳ）の
布線を決定しており、出力ポート数の増減は、時分割多
重バス（ＴＤ−ＢＵＳ）布線の変更になったが、本発明
によれば、出力ポート数の増減によっても、布線変更の
必要はない。これは、特に、時分割多重バス（ＴＤ−Ｂ
ＵＳ）をモニタする場合や、出力ポートを追加する場合
に有利である。
の増減が簡単にできるようになる。従来技術では、出力
ポート数Ｎに応じて時分割多重バス（ＴＤ−ＢＵＳ）の
布線を決定しており、出力ポート数の増減は、時分割多
重バス（ＴＤ−ＢＵＳ）布線の変更になったが、本発明
によれば、出力ポート数の増減によっても、布線変更の
必要はない。これは、特に、時分割多重バス（ＴＤ−Ｂ
ＵＳ）をモニタする場合や、出力ポートを追加する場合
に有利である。
【００１７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、出力バッファ自身に高速の時分割多重バス（Ｔ
Ｄ−ＢＵＳ）中継機能を設けるようにしたことにより、
時分割多重バス（ＴＤ−ＢＵＳ）の１対１接続を基本と
して出力バッファを構成することができる。
よれば、出力バッファ自身に高速の時分割多重バス（Ｔ
Ｄ−ＢＵＳ）中継機能を設けるようにしたことにより、
時分割多重バス（ＴＤ−ＢＵＳ）の１対１接続を基本と
して出力バッファを構成することができる。
【００１９】このことは、高速バス伝送にかかわる信号
ノイズを最小限に抑え、かつ、出力バッファ数によらな
いシステム構成を可能とすることになる。また、１対Ｎ
接続では不可能であった、多数の出力バッファの接続も
容易にできる上、１対１の接続であるため、時分割多重
バス（ＴＤ−ＢＵＳ）そのものの伝送データレートも向
上させることができる。
ノイズを最小限に抑え、かつ、出力バッファ数によらな
いシステム構成を可能とすることになる。また、１対Ｎ
接続では不可能であった、多数の出力バッファの接続も
容易にできる上、１対１の接続であるため、時分割多重
バス（ＴＤ−ＢＵＳ）そのものの伝送データレートも向
上させることができる。
【００２０】このように、アドレスフィルタ（ＡＦ）自
身に時分割多重バスを中継する機能を設け、高速の時分
割多重バスを１対１に接続できる構成としたので、信号
の伝播性能に優れた拡張性に富んだＡＴＭ交換機の出力
バッファ接続方式を提供することができる。
身に時分割多重バスを中継する機能を設け、高速の時分
割多重バスを１対１に接続できる構成としたので、信号
の伝播性能に優れた拡張性に富んだＡＴＭ交換機の出力
バッファ接続方式を提供することができる。
【図１】本発明の実施例を示すＡＴＭ交換機における出
力バッファ接続方式の構成図である。
力バッファ接続方式の構成図である。
【図２】本発明の実施例を示すＡＴＭ交換機における出
力バッファのアドレスフィルタ（ＡＦ）の構成図であ
る。
力バッファのアドレスフィルタ（ＡＦ）の構成図であ
る。
【図３】本発明の実施例を示すＡＴＭ交換機における出
力バッファのＦＩＦＯの構成図である。
力バッファのＦＩＦＯの構成図である。
【図４】従来のＡＴＭ交換機における出力バッファ接続
方式の構成図である。
方式の構成図である。
１１ シリアル／パラレル変換器（Ｓ／Ｐ変換器） １２ 時分割多重バス（ＴＤ−ＢＵＳ） １３ アドレス線 １４ パラレル／シリアル変換器（Ｐ／Ｓ変換器） ２０ 出力ポート ３０ アドレスフィルタ（ＡＦ） ３１ 入力データラッチ回路 ３２ 出力データラッチ回路 ３３ アドレスマッチ回路 ４０ 出力バッファ（ＦＩＦＯ）
Claims (1)
- 【請求項１】（ａ）時分割多重バスに接続されるアドレ
スフィルタと、該アドレスフィルタに接続される出力バ
ッファとを具備する出力ポートを設け、 （ｂ）該出力ポートのアドレスフィルタの出力を時分割
多重バスを介して次段の出力ポートへカスケードに接続
し、出力バッファ型自己ルーティングスイッチのバッフ
ァ部において高速の時分割多重バス中継機能を有するこ
とを特徴とするＡＴＭ交換機の出力バッファ接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092793A JPH06224934A (ja) | 1993-01-26 | 1993-01-26 | Ａｔｍ交換機の出力バッファ接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1092793A JPH06224934A (ja) | 1993-01-26 | 1993-01-26 | Ａｔｍ交換機の出力バッファ接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224934A true JPH06224934A (ja) | 1994-08-12 |
Family
ID=11763878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1092793A Withdrawn JPH06224934A (ja) | 1993-01-26 | 1993-01-26 | Ａｔｍ交換機の出力バッファ接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331982B1 (en) | 1995-08-31 | 2001-12-18 | Fujitsu Limited | Connection control system and method in a switch |
-
1993
- 1993-01-26 JP JP1092793A patent/JPH06224934A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331982B1 (en) | 1995-08-31 | 2001-12-18 | Fujitsu Limited | Connection control system and method in a switch |
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