JP2555471B2 - 高速バス転送回路を有するデータバッファ - Google Patents
高速バス転送回路を有するデータバッファInfo
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Description
【発明の詳細な説明】 〔概 要〕 パーソナルコンピュータのデータバス上のデータの高
速転送に関し、 高速入出力装置とメモリ間のデータのバースト転送を
可能ならしめることを目的とし、 データバッファの装置との接続のための各ポートの入
出力バッファの後段の高速データ転送をサポートするた
めの、ライトデータレジスタとリードデータレジスタと
の内の少なくとも一方と、通常のデータ転送をサポート
するための上記入出力バッファの出力を直接転送する経
路と、該経路あるいは前記レジスタの出力の内のいずれ
かを選択して出力するマルチプレクサ回路と該マルチプ
レクサによる切替を制御する手段とを設けることにより
構成する。
速転送に関し、 高速入出力装置とメモリ間のデータのバースト転送を
可能ならしめることを目的とし、 データバッファの装置との接続のための各ポートの入
出力バッファの後段の高速データ転送をサポートするた
めの、ライトデータレジスタとリードデータレジスタと
の内の少なくとも一方と、通常のデータ転送をサポート
するための上記入出力バッファの出力を直接転送する経
路と、該経路あるいは前記レジスタの出力の内のいずれ
かを選択して出力するマルチプレクサ回路と該マルチプ
レクサによる切替を制御する手段とを設けることにより
構成する。
本発明は、CPUやメモリおよび入出力装置間に位置し
て、これら各装置間のデータを中継するデータバッファ
に関し、特に高速入出力装置とメモリ間のデータ転送が
可能なデータバッファに係る。
て、これら各装置間のデータを中継するデータバッファ
に関し、特に高速入出力装置とメモリ間のデータ転送が
可能なデータバッファに係る。
第５図は装置間のデータ転送について説明する図であ
って、51はCPU、52はメモリ、53は拡張I/O、54はI/O、5
5はデータバッファ、56,57はバッファ、58−０〜58−３
はポート０〜ポート３、59はLDバス、60はMDバス、61は
DBバス、62はEDBバスを表わしている。
って、51はCPU、52はメモリ、53は拡張I/O、54はI/O、5
5はデータバッファ、56,57はバッファ、58−０〜58−３
はポート０〜ポート３、59はLDバス、60はMDバス、61は
DBバス、62はEDBバスを表わしている。
同図において、データバッファ55は各ポート間を接続
して装置間のデータ転送を中継する。例えばメモリ52と
I/O54との間のデータ転送を行なう場合にはポート２と
ポート１との間を直接接続する。これによって、メモリ
52−MDバス−ポート２−ポート１−DBバス61−I/O54の
経路が確立しメモリ52とI/O54との間でのデータ転送が
可能となる。
して装置間のデータ転送を中継する。例えばメモリ52と
I/O54との間のデータ転送を行なう場合にはポート２と
ポート１との間を直接接続する。これによって、メモリ
52−MDバス−ポート２−ポート１−DBバス61−I/O54の
経路が確立しメモリ52とI/O54との間でのデータ転送が
可能となる。
これらのデータ転送速度は通常2MB/秒〜4MB/秒程度で
ある。
ある。
上述したような従来のデータ転送系において、例えば
第５図における拡張I/O53をマスタとし、メモリ52をス
レーブとする転送系においては各装置の能力は50MB/秒
程度の高速転送が可能であるにもかかわらず、バス上の
データタイミングやメモリチップ上のデータタイミング
等の規定上の制約から、高速でデータを転送することが
できないと言う問題点があった。
第５図における拡張I/O53をマスタとし、メモリ52をス
レーブとする転送系においては各装置の能力は50MB/秒
程度の高速転送が可能であるにもかかわらず、バス上の
データタイミングやメモリチップ上のデータタイミング
等の規定上の制約から、高速でデータを転送することが
できないと言う問題点があった。
本発明はこのような従来の問題点に鑑み、バス上のデ
ータタイミングやメモリチップ上のデータタイミングの
制約がある場合においても、高速でデータ転送を行なう
ことの可能なデータバッファを提供することを目的とし
ている。
ータタイミングやメモリチップ上のデータタイミングの
制約がある場合においても、高速でデータ転送を行なう
ことの可能なデータバッファを提供することを目的とし
ている。
本発明によれば上述の目的は前記特許請求の範囲に記
載した手段により達成される。
載した手段により達成される。
すなわち、複数の装置とデータバスによって接続され
ており、装置間のデータ転送を中継するデータバッファ
において、装置との接続のための各ポートの入力バッフ
ァの後段に高速データ転送時使用するための、前記複数
の装置の内マスタ側の装置がスレーブ側の装置にライト
データを書き込むレジスタであるライトデータレジスタ
と前記複数の装置の内マスタ側の装置がスレーブ側の装
置のリードデータを読み込むレジスタであるリードデー
タレジスタとの内の少なくとも一方と、通常のデータ転
送時に使用するための上記入力バッファの出力を直接転
送する経路と、該経路あるいは前記レジスタの出力の内
のいずれかを選択して出力するマルチプレクサ回路と、
通常のデータ転送時には上記入力バッファの出力を直接
配送する経路を選択し、高速データ転送時にはレジスタ
出力の経路を選択する如くマルチプレクサを制御する手
段とを設けたことを特徴とする高速バス転送回路を有す
るデータバッファである。
ており、装置間のデータ転送を中継するデータバッファ
において、装置との接続のための各ポートの入力バッフ
ァの後段に高速データ転送時使用するための、前記複数
の装置の内マスタ側の装置がスレーブ側の装置にライト
データを書き込むレジスタであるライトデータレジスタ
と前記複数の装置の内マスタ側の装置がスレーブ側の装
置のリードデータを読み込むレジスタであるリードデー
タレジスタとの内の少なくとも一方と、通常のデータ転
送時に使用するための上記入力バッファの出力を直接転
送する経路と、該経路あるいは前記レジスタの出力の内
のいずれかを選択して出力するマルチプレクサ回路と、
通常のデータ転送時には上記入力バッファの出力を直接
配送する経路を選択し、高速データ転送時にはレジスタ
出力の経路を選択する如くマルチプレクサを制御する手
段とを設けたことを特徴とする高速バス転送回路を有す
るデータバッファである。
第１図は本発明の原理について説明する図であって、
（ａ）はライトデータレジスタ、すなわち、マスタ（例
えばCPU等）がスレーブ（例えばメモリ等）にライトデ
ータを書き込むレジスタであるライトデータレジスタと
して、Ｄラッチを設けた例を、（ｂ）はリードデータレ
ジスタ、すなわち、マスタがスレーブのリードデータを
読み込むレジスタであるリードデータレジスタとしてＤ
ラッチとDFFを設けた例について示しており、1,2はドラ
イバ／レシーバ、3,4はバッファ、5,6はＤラッチ、7,8
はスルーのパス、9,10はマルチプレクサ、11はスワッ
パ、12,13はＤ−FFを表わしている。また、ポートのＨ
はハイ（HIGH）バイトを、Ｌはロー（LOW）バイドを示
している。
（ａ）はライトデータレジスタ、すなわち、マスタ（例
えばCPU等）がスレーブ（例えばメモリ等）にライトデ
ータを書き込むレジスタであるライトデータレジスタと
して、Ｄラッチを設けた例を、（ｂ）はリードデータレ
ジスタ、すなわち、マスタがスレーブのリードデータを
読み込むレジスタであるリードデータレジスタとしてＤ
ラッチとDFFを設けた例について示しており、1,2はドラ
イバ／レシーバ、3,4はバッファ、5,6はＤラッチ、7,8
はスルーのパス、9,10はマルチプレクサ、11はスワッ
パ、12,13はＤ−FFを表わしている。また、ポートのＨ
はハイ（HIGH）バイトを、Ｌはロー（LOW）バイドを示
している。
同図において、通常のデータ転送においては、マルチ
プレクサ９および10は制御信号（＊BSTACK）によって、
スルーのパス７あるいは８側を選択する如く動作し、各
装置間はバッファ３および４を介して直接接続される
が、高速バーストデータ転送を行なう場合には、レジス
タの設けられている側の経路を選択する。なお、バッフ
ァ3,4のみの場合は、I/Oアクセスや高速バーストデータ
転送以外に使用するものであり、高速バーストデータ転
送を行うに当たり、メモリへのライトデータ（DBFピ
ン）がメモリ素子の使用条件を満足せず、また、メモリ
からのリードデータ（メモリチップピン）がEDBバス（D
BEピン）の使用条件を満足しないために、高速バースト
データ転送を行う場合には、レジスタを設ける必要があ
る。
プレクサ９および10は制御信号（＊BSTACK）によって、
スルーのパス７あるいは８側を選択する如く動作し、各
装置間はバッファ３および４を介して直接接続される
が、高速バーストデータ転送を行なう場合には、レジス
タの設けられている側の経路を選択する。なお、バッフ
ァ3,4のみの場合は、I/Oアクセスや高速バーストデータ
転送以外に使用するものであり、高速バーストデータ転
送を行うに当たり、メモリへのライトデータ（DBFピ
ン）がメモリ素子の使用条件を満足せず、また、メモリ
からのリードデータ（メモリチップピン）がEDBバス（D
BEピン）の使用条件を満足しないために、高速バースト
データ転送を行う場合には、レジスタを設ける必要があ
る。
これによって、該当するメモリや、データバッファチ
ップの端子において要求されるデータのタイミングの条
件とバス上のタイミングの条件を整合せしめることによ
りデータの高速転送を可能にしている。
ップの端子において要求されるデータのタイミングの条
件とバス上のタイミングの条件を整合せしめることによ
りデータの高速転送を可能にしている。
第２図に、このような、バス上のタイミングとメモリ
上のタイミングの規定の例と本発明の作用について説明
する図であって、（ａ）はマスタ／スレーブのタイミン
グの規定を、（ｂ）はタイムチャートを示しており14は
スレーブ、14aはメモリ、14bはデータバッファ（DB
F）、15はマスタ、15aは拡張I/O、16はＢ点におけるタ
イミングの規定値、17はＡ点におけるタイミングの規定
値を表わしている。
上のタイミングの規定の例と本発明の作用について説明
する図であって、（ａ）はマスタ／スレーブのタイミン
グの規定を、（ｂ）はタイムチャートを示しており14は
スレーブ、14aはメモリ、14bはデータバッファ（DB
F）、15はマスタ、15aは拡張I/O、16はＢ点におけるタ
イミングの規定値、17はＡ点におけるタイミングの規定
値を表わしている。
同図（ａ）において、スレーブ側のタイミングの規定
は数字符16で示す区画で示すようにライトデータについ
てはセットアップタイム30nS、ホールドタイム5nSであ
り、リードデータについてはセットアップタイム40nS、
ホールドタイム10nSである。
は数字符16で示す区画で示すようにライトデータについ
てはセットアップタイム30nS、ホールドタイム5nSであ
り、リードデータについてはセットアップタイム40nS、
ホールドタイム10nSである。
また、マスタ側のタイミングの規定は数字符17で示す
ようにライトデータについては、セットアップタイム50
nS、ホールドタイム10nS、リードデータについては、セ
ットアップタイム20nS、ホールドタイム5nSである。
ようにライトデータについては、セットアップタイム50
nS、ホールドタイム10nS、リードデータについては、セ
ットアップタイム20nS、ホールドタイム5nSである。
同図（ｂ）において、DBF14bのピンにおけるライトデ
ータとDBFピンにおけるクロック（BSTCLK）との関係は
数字符18で示すように、またリードデータと同クロック
との関係は数字符19で示すようになる。
ータとDBFピンにおけるクロック（BSTCLK）との関係は
数字符18で示すように、またリードデータと同クロック
との関係は数字符19で示すようになる。
またメモリチップピンにおける＊CAS信号ライトデー
タ、リードデータの関係もそれぞれ同図に示すように定
められている。
タ、リードデータの関係もそれぞれ同図に示すように定
められている。
本発明では、これらに対し、ライドデータについて
は、クロック（BST CLK W）により第１図（ａ）のＤラ
ッチ5,6に該ライトデータを保持せしめて、メモリチッ
プピン上におけるライトデータのタイミング規格を満足
せしめ、一方、リードデータについては、クロック（BS
TCLKR1）により第１図（ｂ）のＤラッチ5,6に該データ
を保持せしめた後、更にクロック（BSTCLKR2）によっ
て、Ｄ−FF12,13を制御してリードデータをバスのタイ
ミングに合わせて出力している。
は、クロック（BST CLK W）により第１図（ａ）のＤラ
ッチ5,6に該ライトデータを保持せしめて、メモリチッ
プピン上におけるライトデータのタイミング規格を満足
せしめ、一方、リードデータについては、クロック（BS
TCLKR1）により第１図（ｂ）のＤラッチ5,6に該データ
を保持せしめた後、更にクロック（BSTCLKR2）によっ
て、Ｄ−FF12,13を制御してリードデータをバスのタイ
ミングに合わせて出力している。
第３図は本発明の一実施例を示すブロック図であっ
て、本発明によるデータバッファの構成を示しており、
21a〜21hはドライバー／レシーバ、22a〜22hはバッファ
（図中の“PC"なる表示はこのバッファでパリティチェ
ックが行なわれることを示している）23a〜23hはＤラッ
チ（図においてはＬと表記）、24c〜24hはＤ−FF（図に
おいてはFFと表記）、25a〜25hはマルチプレクサ（図に
おいては略号にてMPXと表記）、26a〜26dはスワッパ
（図においてはSWAPと表記）、27a,27bはセレクタ、28
a,28bはパリティビットジェネレータ、29a〜29dはスワ
ッパを表わしている。また、各ポートのＨはそれがハイ
（HIGH）バイト側であることを、Ｌはそれがロー（LO
W）バイト側であることを示している。
て、本発明によるデータバッファの構成を示しており、
21a〜21hはドライバー／レシーバ、22a〜22hはバッファ
（図中の“PC"なる表示はこのバッファでパリティチェ
ックが行なわれることを示している）23a〜23hはＤラッ
チ（図においてはＬと表記）、24c〜24hはＤ−FF（図に
おいてはFFと表記）、25a〜25hはマルチプレクサ（図に
おいては略号にてMPXと表記）、26a〜26dはスワッパ
（図においてはSWAPと表記）、27a,27bはセレクタ、28
a,28bはパリティビットジェネレータ、29a〜29dはスワ
ッパを表わしている。また、各ポートのＨはそれがハイ
（HIGH）バイト側であることを、Ｌはそれがロー（LO
W）バイト側であることを示している。
同図において、各ポートへの装置の接続は例えば、前
述した第５図に示すように行なわれる。
述した第５図に示すように行なわれる。
この図では、ポート０に拡張I/O、ポート１にI/O、ポ
ート２にメモリ、ポート３にCPUが接続されている。同
図におけるメモリとI/Oとの間のデータ転送を行なう場
合について、第３図を用いてデータバッファの動作を説
明すると、ポート１（各ポートはデータバスに対応して
Ｈ側とＬ側とに分かれている）に入力されたI/Oからの
データはレシーバ21c,21dで受信されるとバッファ22c,2
2dでパリティチェックが行なわれ、マルチプレクサ25c,
25dに入力される。（通常の転送ではＤラッチ23c,23d,D
−FF24c,24dからなるレジスタ回路は使用されない）マ
ルチプレクサ25c,25dはそれぞれ、レジスタを経由せず
スルーに接続されている側の回路を選択する。
ート２にメモリ、ポート３にCPUが接続されている。同
図におけるメモリとI/Oとの間のデータ転送を行なう場
合について、第３図を用いてデータバッファの動作を説
明すると、ポート１（各ポートはデータバスに対応して
Ｈ側とＬ側とに分かれている）に入力されたI/Oからの
データはレシーバ21c,21dで受信されるとバッファ22c,2
2dでパリティチェックが行なわれ、マルチプレクサ25c,
25dに入力される。（通常の転送ではＤラッチ23c,23d,D
−FF24c,24dからなるレジスタ回路は使用されない）マ
ルチプレクサ25c,25dはそれぞれ、レジスタを経由せず
スルーに接続されている側の回路を選択する。
そしてマルチプレクサ25cの出力はそのまま、また、2
5dの出力はスワッパ26bを抜けてセレクタ27a,27bに入力
される。
5dの出力はスワッパ26bを抜けてセレクタ27a,27bに入力
される。
該セレクタ27a,27bは、これらポート１からの信号を
選択し、それぞれパリティジェネレータ28a,28bによっ
て、パリティビットを付加してから出力する。このと
き、Ｈ側のセレクタ27aの出力はスワッパ29cを経て、ポ
ート２のＨ側に、また、Ｌ側のセレクタ27bの出力はそ
のままポートのＬ側に接続される。
選択し、それぞれパリティジェネレータ28a,28bによっ
て、パリティビットを付加してから出力する。このと
き、Ｈ側のセレクタ27aの出力はスワッパ29cを経て、ポ
ート２のＨ側に、また、Ｌ側のセレクタ27bの出力はそ
のままポートのＬ側に接続される。
次に、第５図における拡張I/Oをマスタとし、メモリ
をスレーブとする場合の高速伝達について説明する。
をスレーブとする場合の高速伝達について説明する。
第３図において、前述したようにポート０にはEDBバ
スを介して拡張I/Oが接続されており、ポート２にはMD
バスを介してメモリが接続されている。
スを介して拡張I/Oが接続されており、ポート２にはMD
バスを介してメモリが接続されている。
メモリに対するライトデータは拡張I/Oからポート０
に入力され、レシーバ21a,21b、バッファ23a,23bを経た
後Ｄラッチ23a,23bに一旦保持される。
に入力され、レシーバ21a,21b、バッファ23a,23bを経た
後Ｄラッチ23a,23bに一旦保持される。
マルチプレクサ25a,25bは＊BURST信号、WRITE信号に
よって、Ｄラッチ23a,23bの側を選択して出力する。
よって、Ｄラッチ23a,23bの側を選択して出力する。
該出力はセレクタ27a,27bによって選択されＨ側はス
ワッパ29cを経てポート２のＨ側に、Ｌ側はセレクタ27b
の出力がパリティビットジェネレータ28bを経て直接ポ
ート２のＬ側に出力される。
ワッパ29cを経てポート２のＨ側に、Ｌ側はセレクタ27b
の出力がパリティビットジェネレータ28bを経て直接ポ
ート２のＬ側に出力される。
一方、リードデータはポート２から入力され、レシー
バ21e,21fを経て、バッファ22e,22fにおいて、パリティ
チェックを受けた後、Ｄラッチ23e,23f→Ｄ−FF24e,24f
を経てマルチプレクサ25e,25fに入力される。マルチプ
レクサ25e,25fは制御信号（＊BURST）によって、これら
レジスタ側のルートを選択しセレクタ27a,27bに入力す
る。
バ21e,21fを経て、バッファ22e,22fにおいて、パリティ
チェックを受けた後、Ｄラッチ23e,23f→Ｄ−FF24e,24f
を経てマルチプレクサ25e,25fに入力される。マルチプ
レクサ25e,25fは制御信号（＊BURST）によって、これら
レジスタ側のルートを選択しセレクタ27a,27bに入力す
る。
セレクタ27a,27bは制御信号（＊IN2）によって該入力
のルートを選択し、その出力がパリティビットジェネレ
ータ28a,28bを経て、Ｌ側は直接に、Ｈ側はスワッパ29a
を経て、ポート０に送出される。
のルートを選択し、その出力がパリティビットジェネレ
ータ28a,28bを経て、Ｌ側は直接に、Ｈ側はスワッパ29a
を経て、ポート０に送出される。
上述のように拡張I/Oとメモリ間の高速データ転送を
行なうときにはＤラッチ、Ｄ−FFでタイミングの調整が
行なわれるがその様子は〔作用〕の項において第２図に
基づいて説明したとおりである。
行なうときにはＤラッチ、Ｄ−FFでタイミングの調整が
行なわれるがその様子は〔作用〕の項において第２図に
基づいて説明したとおりである。
第４図は本発明の他の実施例を示すブロック図であっ
て、31a〜31hはドライバ／レシーバ、32a〜32hはバッフ
ァ、33a〜33hはＤラッチ、34a〜34hはＤ−FF、35a〜35h
はマルチプレクサ（図においてはMPXと表記）、36a〜36
dはスワッパ（図においてはSWAPと表記）、37a,37bはセ
レクタ、38a〜38hはパリティビットジェネレータ、39a
〜39hはスワッパを表わしている。
て、31a〜31hはドライバ／レシーバ、32a〜32hはバッフ
ァ、33a〜33hはＤラッチ、34a〜34hはＤ−FF、35a〜35h
はマルチプレクサ（図においてはMPXと表記）、36a〜36
dはスワッパ（図においてはSWAPと表記）、37a,37bはセ
レクタ、38a〜38hはパリティビットジェネレータ、39a
〜39hはスワッパを表わしている。
本実施例においては、総てのポートのバッファの後段
にＤラッチ、Ｄ−FF、スルーの経路の３通りの経路を配
してあり、これらの内のいずれかをマルチプレクサで選
択することにより、通常の速度のデータ転送と高速転送
を切り替えるようにしている。
にＤラッチ、Ｄ−FF、スルーの経路の３通りの経路を配
してあり、これらの内のいずれかをマルチプレクサで選
択することにより、通常の速度のデータ転送と高速転送
を切り替えるようにしている。
そして、ＤラッチとＤ−FFとをタイミングの条件に応
じて切り替えて用いられるので、データバッファの特性
を汎用性の高いものとすることができる。
じて切り替えて用いられるので、データバッファの特性
を汎用性の高いものとすることができる。
なお、上記いずれの実施例においても、スワッパを設
けているが、これは本発明に直接関係するものではな
く、拡張インタフェースにおける。バスのＨ側からＬ
側、またはＬ側からＨ側へのスワップをデータバッファ
内で円滑に処理するために設けたものである。
けているが、これは本発明に直接関係するものではな
く、拡張インタフェースにおける。バスのＨ側からＬ
側、またはＬ側からＨ側へのスワップをデータバッファ
内で円滑に処理するために設けたものである。
以上説明したように、本発明のデータバッファによれ
ば、ポート間で通常の速度の転送と高速バースト転送と
を取り扱うことが可能であり、また、複数ポートで同一
タイミングで出力データを得ることができるなどの利点
がある。
ば、ポート間で通常の速度の転送と高速バースト転送と
を取り扱うことが可能であり、また、複数ポートで同一
タイミングで出力データを得ることができるなどの利点
がある。
第１図は本発明の原理について説明する図、第２図はタ
イミングの規定の例と本発明の作用について説明する
図、第３図は本発明の一実施例を示すブロック図、第４
図は本発明の他の実施例を示すブロック図、第５図は装
置間のデータ転送について説明する図である。 1,2,21a〜21h,31a〜31h……ドライバ／レシーバ、3,4,2
2a〜22h,32a〜32h……バッファ、5,6,23a〜23h,33a〜33
h……Ｄラッチ、7,8……スルーのパス、9,10,25a〜25h,
35a〜35h……マルチプレクサ、11,26a〜26d,29a〜29d,3
6a〜36d,39a〜39d……スワッパ、27a,27b,37a,37b……
セレクタ、28a,28b,38a〜38h……パリティビットジェネ
レータ
イミングの規定の例と本発明の作用について説明する
図、第３図は本発明の一実施例を示すブロック図、第４
図は本発明の他の実施例を示すブロック図、第５図は装
置間のデータ転送について説明する図である。 1,2,21a〜21h,31a〜31h……ドライバ／レシーバ、3,4,2
2a〜22h,32a〜32h……バッファ、5,6,23a〜23h,33a〜33
h……Ｄラッチ、7,8……スルーのパス、9,10,25a〜25h,
35a〜35h……マルチプレクサ、11,26a〜26d,29a〜29d,3
6a〜36d,39a〜39d……スワッパ、27a,27b,37a,37b……
セレクタ、28a,28b,38a〜38h……パリティビットジェネ
レータ
Claims (2)
- 【請求項１】複数の装置とデータバスによって接続され
ており、装置間のデータ転送を中継するデータバッファ
において、 装置との接続のための各ポートの入力バッファの後段に
高速データ転送時使用するための、前記複数の装置の内
マスタ側の装置がスレーブ側の装置にライトデータを書
き込むレジスタであるライトデータレジスタと前記複数
の装置の内マスタ側の装置がスレーブ側の装置のリード
データを読み込むレジスタであるリードデータレジスタ
との内の少なくとも一方と、 通常のデータ転送時に使用するための上記入力バッファ
の出力を直接転送する経路と、 該経路あるいは前記レジスタの出力の内のいずれかを選
択して出力するマルチプレクサ回路と、 通常のデータ転送時には上記入力バッファの出力を直接
配送する経路を選択し、高速データ転送時にはレジスタ
出力の経路を選択する如くマルチプレクサを制御する手
段とを設けたことを特徴とする高速バス転送回路を有す
るデータバッファ。 - 【請求項２】ライトデータレジスタとしてＤラッチを用
い、リードデータレジスタとしてＤラッチと該Ｄラッチ
の出力側にバスインターフェースのタイミング調整のた
めのＤフリップフロップを設けることにより構成した請
求項１記載の高速バス転送回路を有するデータバッフ
ァ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220990A JP2555471B2 (ja) | 1990-08-24 | 1990-08-24 | 高速バス転送回路を有するデータバッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220990A JP2555471B2 (ja) | 1990-08-24 | 1990-08-24 | 高速バス転送回路を有するデータバッファ |
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| Publication Number | Publication Date |
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| JPH04104349A JPH04104349A (ja) | 1992-04-06 |
| JP2555471B2 true JP2555471B2 (ja) | 1996-11-20 |
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ID=16759744
Family Applications (1)
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-
1990
- 1990-08-24 JP JP2220990A patent/JP2555471B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04104349A (ja) | 1992-04-06 |
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