KR100208794B1 - 레지스터 공유회로 - Google Patents

Abstract

가.청구범위에 기재된 발명이 속한 기술분야

레지스터를 공유하는 회로에 관한 것이다.

나. 발명이 해결하려고 하는 기술적 과제

하나의 메인 클럭에 의해 동작되고 인에이블신호를 이용하여 데이터를 라이트시키는 레지스터 공유회로를 제공함에 있다.

다. 발명의 해결방법의 요지

레지스터를 공유하는 회로에 있어서, 라이트 데이터와 라이트 클럭을 입력하여 하나의 메인 클럭에 의해 버퍼 데이터와 버퍼 클럭을 출력하는 다수의 버퍼들과, 상기 다수의 버퍼들에 연결되어, 상기 버퍼 데이터와 버퍼 클럭을 입력하여 상기 버퍼 클럭에 의해 우선순위를 정해 먹싱하여 데이터와 인에이블신호를 출력하는 먹스 블록과, 상기 먹스 블록에 연결되어, 상기 하나의 메인 클럭이 입력되면 상기 먹스 블록에서 출력되는 데이터를 상기 인에이블신호에 따라 라이트하는 레지스터로 이루어짐을 특징으로 한다.

라. 발명의 중요한 용도

레지스터 공유 회로에서 이용.

Description

레지스터 공유회로.

본 발명은 레지스터를 다수의 디바이스에서 공유하는 회로에 관한 것이다.

통상적으로 하나의 레지스터(Flip-Flop)는 1개의 클럭(clock)과 1개의 데이터 핀(Data pin)을 가지고 있다. 그래서 두 개 이상의 디바이스(Device)에서 하나의 레지스터를 공유하게 하려면 클럭과 데이터 핀을 먹스(Mux)하여 사용해야 한다. 하지만 이 경우 게이티드 클럭(Gated clock)에 의한 회로의 오동작이 발생할 수 있다.

도 1은 종래의 하나의 레지스터를 다수의 디바이스에서 공유하는 회로도를 나타낸 것이다.

도면을 참조하면, Mux의 선택(select)신호에 의한 선택된 데이터 DI가 상기 선택신호에 의해 선택된 클럭 CLK에 의해 레지스터에 저장되며 리드(Read)시에는 레지스터 출력 DO가 각 Device에 공동으로 전달된다.

상기한 바와 같이 종래에는 디바이스 수에 의해 클럭의 Mux 회로가 증가하며 이 경우 Gated clock을 발생시키는 경우가 생겨 오동작의 가능성이 높아졌다.

따라서 본 발명의 목적은 하나의 메인 클럭에 의해 동작되고 인에이블신호를 이용하여 데이터를 라이트시키는 레지스터 공유회로를 제공함에 있다.

도 1은 종래의 하나의 레지스터를 다수의 디바이스에서 공유하는 회로도.

도 2는 본 발명의 일 실시 예에 따른 하나의 레지스터를 다수의 디바이스에서 공유하는 회로도.

도 3은 본 발명의 일 실시 예에 따른 다수의 레지스터에 다수의 디바이스에서 라이트하는 회로도.

도 4는 본 발명의 일 실시 예에 따른 상기 도 2에서 이용되는 각 신호들의 파형도.

도 5는 본 발명의 일 실시 예에 따른 상기 도 3에서 이용되는 각 신호들의 파형도.

도 6은 본 발명의 일 실시 예에 따른 다수의 레지스터에 다수의 디바이스에서 라이트하는 회로도.

이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 2는 본 발명의 일 실시 예에 따른 하나의 레지스터를 다수의 디바이스에서 공유하는 회로도를 나타낸 것이다.

도면을 참조하여 설명하면, 먼저 구성은 라이트 데이터 WD와 라이트 클럭 WCK를 입력하여 하나의 메인 클럭에 의해 버퍼 데이터와 버퍼 인에이블신호를 출력하는 n개의 버퍼들과, 상기 버퍼 데이터와 상기 버퍼 인에이블신호를 받아 먹싱하여 출력하는 Mux 블록과, 상기 Mux 블록으로부터 데이터와 인에이블 신호를 입력받아 상기 메인클럭에 의해 라이트하는 레지스터로 이루어진다. n개의 버퍼에 데이터를 각 클럭에 맞게 버퍼링하고, 라이트 클럭(write clock; WCK)을 메인 클럭(main clock; M-CLK)으로 검출한 후 인에이블(Enable)신호를 만든다. 이렇게 생성된 인에이블신호 BEN(1),....,BEN(n)을 이용 BDI(1),...,BDI(n)의 데이터를 Mux 블록을 통해 먹싱하여 DI의 출력을 생성한다. 만약 인에이블신호가 1개 이상 발생할 경우를 대비하여 우선순위를 정하고 그에 따른 데이터 먹싱을 한다. EN신호는 각 인에이블신호의 오알(OR)회로에 의해 생성된다. 이렇게 생성된 EN 과 DI를 레지스터의 입력으로 하여 데이터를 레지스터에 래치(latch)한다.

도 3은 본 발명의 일 실시 예에 따른 다수의 레지스터에 다수의 디바이스에서 라이트하는 회로도를 나타낸 것이다.

도면을 참조하면, 구성은 라이트 데이터와 라이트 클럭과 어드레스 신호를 입력하여 하나의 메인 클럭에 의해 버퍼 데이터와 버퍼 클럭을 출력하는 다수의 버퍼들과, 상기 다수의 버퍼들에 연결되어, 상기 버퍼 데이터와 버퍼 클럭을 입력하여 먹싱하여 데이터와 레지스터를 선택하는 인에이블신호를 출력하는 먹스 블록과, 상기 먹스 블록에 연결되어, 상기 하나의 메인 클럭이 입력되면 상기 먹스 블록에서 출력되는 데이터를 상기 인에이블신호에 해당하는 레지스터에 라이트하는 다수의 레지스터로 이루어진다. 상기한 도 2와는 달리 라이트 데이터(WD), 라이트 클럭(WCK)이외에 레지스터군내의 특정 레지스터를 선택하는 어드레스(Address; ADD)신호가 추가로 입력된다. 버퍼들은 상기한 도 2에서 설명한 것처럼 데이터를 라이트 클럭에 맞추어 버퍼링하며, 어드레스(ADD)와 라이트 클럭(WCK)을 이용하여 메인 클럭 M-CLK에 의해 동기된 인에이블신호(버스로 구성되며 레지스터군내의 특정 레지스터수(n)와 같은 대역을 갖는다.)를 생성한다. 이때 인에이블신호중 선택된 레지스터를 동작시키는 것은 상기한 도 4의 BEN(1),...,BEN(n)과 같은 신호로 나타나고, 나머지 레지스터를 지칭하는 신호는 로우(Low)로 동작되지 않는다. 이렇게 생성된 신호 BEN(1),...,BEN(n) 와 BDI(1),...,BDI(n)를 위에 설명한 것과 같이 우선순위 형태로 먹싱하여 신호를 생성하고 레지스터를 선택하는 신호 EN을 생성한다. 레지스터 1에서 레지스터 m은 EN신호중 선택된 레지스터에만 DI의 데이터가 라이트되게 된다

리드의 경우는 저장된 레지스터의 값을 리드 클럭에 의해 읽게 되므로 각 디바이스에 공동으로 실리게 된다. 상기한 도 3에 의하면 각 디바이스에서 각각 다른 어드레스의 레지스터를 라이트하는 경우도 DI와 EN이 각 레지스터의 공통 입력으로 사용되므로 우선순위 로직(logic)에 의해 마스크될 수 있다. 즉, 어드레스에 상관없이 비슷한 시점에서 데이터를 라이트할 때는 1개의 레지스터에 국한된다.

도 4는 본 발명의 일 실시 예에 따른 상기 도 2에서 이용되는 각 신호들의 파형도를 나타낸 것이다.

도면을 참조하면, 인에이블신호가 메인 클럭 M-CLK의 라이징 에즈(rising edge)를 기준으로 생성되었다면 폴링(falling edge)에서 데이터를 래치하며 폴링 에즈를 기준으로 생성되었다면 라이징 에즈에서 데이터를 래치한다. 여기서 DI는 버스로 구성 될 수도 있다.

도 5는 본 발명의 일 실시 예에 따른 상기 도 3에서 이용되는 각 신호들의 파형도를 나타낸 것이다.

도 6은 본 발명의 일 실시 예에 따른 다수의 레지스터에 다수의 디바이스에서 라이트하는 회로도를 나타낸 것이다.

경우에 따라서 어드레스가 다르면, 동시에 데이터를 선택된 레지스터에 저장해야 할 수도 있다. 이런 경우는 도 6과 같이 Mux의 데이터 출력을 레지스터의 수만큼 출력하고 인에이블 EN은 동시에 1개이상 동작하게 설계할 수도 있다.

위 예에서 WCK의 주파수는 메인 클럭 M-CLK의 주파수 / 2 이하이어야 한다.

그리고 상기한 도면에서 나타낸 도면 참조부호에서 WD는 라이트 데이터를 나타낸 것이고, WCK는 라이트 클럭을 나타낸 것이다. 또 BDI는 버퍼 데이터 출력을 나타낸 것이고, DI는 먹싱된 데이터를 나타낸 것이다. EN는 레지스터 인에이블 신호를 나타낸 것이고, DO는 레지스터 데이터 출력을 나타낸 것이다.

상기한 바와 같이 본 발명은 다수의 디바이스에서 특정 레지스터를 공유함에 있어 Gated clock에 의한 오동작을 방지할 수 있다. 또한 본 발명은 우선순위에 의해 공유 레지스터를 제어 함으로 안정된 회로를 구성할 수 있다.

Claims (2)

1. 레지스터를 공유하는 회로에 있어서,

   라이트 데이터와 라이트 클럭을 입력하여 하나의 메인 클럭에 의해 버퍼 데이터와 버퍼 클럭을 출력하는 다수의 버퍼들과,

   상기 다수의 버퍼들에 연결되어, 상기 버퍼 데이터와 버퍼 클럭을 입력하여 먹싱하여 데이터와 인에이블신호를 출력하는 먹스 블록과,

   상기 먹스 블록에 연결되어, 상기 하나의 메인 클럭이 입력되면 상기 먹스 블록에서 출력되는 데이터를 상기 인에이블신호에 따라 라이트하는 레지스터로 이루어짐을 특징으로 하는 회로.
2. 레지스터를 공유하는 회로에 있어서,

   라이트 데이터와 라이트 클럭과 어드레스 신호를 입력하여 하나의 메인 클럭에 의해 버퍼 데이터와 버퍼 클럭을 출력하는 다수의 버퍼들과,

   상기 다수의 버퍼들에 연결되어, 상기 버퍼 데이터와 버퍼 클럭을 입력하여 먹싱하여 데이터와 레지스터를 선택하는 인에이블신호를 출력하는 먹스 블록과,

   상기 먹스 블록에 연결되어, 상기 하나의 메인 클럭이 입력되면 상기 먹스 블록에서 출력되는 데이터를 상기 인에이블신호에 해당하는 레지스터에 라이트하는 다수의 레지스터로 이루어짐을 특징으로 하는 회로.

Images