KR930003448B1

KR930003448B1 - 듀얼 포트 메모리 중재회로

Info

Publication number: KR930003448B1
Application number: KR1019890012539A
Authority: KR
Inventors: 이명한
Original assignee: 삼성전자주식회사; 정용문
Priority date: 1989-08-31
Filing date: 1989-08-31
Publication date: 1993-04-29
Also published as: KR910005175A

Abstract

내용 없음.

Description

듀얼 포트 메모리 중재회로

제1도는 본 발명의 회로도.

제2도 및 제3도는 본 발명의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

100 : 억세스선택 인지부 200 : 로컬대기 제어부

300 : 호스트대기 제어부 FF1-FF4 : 플립플롭

G1-G5 : 오아게이트 G5 : 앤드게이트

INV1-INV3 : 인버터 BUF : 삼상태버퍼

Reg : 쉬프트 레지스터

본 발명은 듀얼포트램을 이용하여 프로세서간의 디지탈 정보를 중계하는 인터페이스장치에 관한 것으로, 특히 두개의 프로세서가 하나의 듀얼포트램을 공유하도록 듀얼포트 메모리를 중재하는 회로에 관한 것이다.

현재 퍼스널콤퓨터(Personal computer)는 성능의 고급화로 인하여 싱글 유저(Single user)로 이용하던 형태에서 다수의 터미널(Terminal)을 접속해서 멀티 유저(Multi-User)형태로 사용토록 하여 제품의 효율을 극대화하는 추세이다. 상기 멀티유저 형태로 퍼스널콤퓨터를 이용할 경우에는 각 터미널과 퍼스널콤퓨터간의 입출력 처리시간의 장기화로 인하여 온-라인 시스템(On-Line System)형태로 다수의 터미널을 동시에 사용할 수 없는 문제점이 있었다. 그 결과 입출력 처리만을 전담하여 데이터를 인터페이싱해 주는 로컬 프로세서(Local Processor)의 필요성이 대두되기에 이르렀다. 상기 필요성에 의해 입출력(이하 I/O라함) 전용보드(Board)가 출현하게 되었는데 상기 I/O전용보드는 다수의 터미널이나 퍼스널콤퓨터로부터 입력되는 데이터를 일시 보관하는 메모리를 포함하게 된다.

상기메모리는 로컬프로세서 뿐만 아니라 퍼스널콤퓨터에 내장된 호스트프로세서에 의해 억세스(독출 혹은 기록)가 가능해야 하는데 그 이유는 프로세서 상호간에 명령어 및 데이타를 주고 받을 수 있도록 하기 위해서이다. 이때 상기 두 프로세서는 각각 서로 다른 시스템을 구성하고 있으므로 고유의 작업을 수행할때에는 서로 아무런 영향을 미치지 않는다.

그런데 시스템이 I/O 동작을 일으키고 동시에 온-보드 프로세서가 메모리 오퍼레이션(operation)을 실시하게 되면 호스트 프로세서와 로컬프로세서가 결국 하나의 메모리를 억세스하게 되어 데이타의 충돌현상이 발생되는데 두 프로세서간의 충돌을 방지시켜 주며 양 시스템간의 데이타의 오염(Corruption)을 없애주는 역할을 수행하는 제어회로가 없어 메모리 공유에 많은 문제점이 있었다.

따라서 본 발명의 목적은 두개의 프로세서가 하나의 메모리를 공유할시 특정시점에서 하나의 프로세서만 이 메모리를 억세스할 수 있도록 제어하는 듀얼포트 램(이하 DPM이라 함) 중재회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 설명한다.

제1도는 본 발명의 회로도로써, 소정의 클럭신호(CLK)를 반전출력(CLK)하는 제1인버터(INV1)와, 로컬 CPU(도시하지 않았음)로부터 발생되는 로컬칩 선택신호

를 반전 출력하는 제2인버터(INV2)와, 상기 클럭신호(CLK)에 동기되어 상기 반전된 로컬 칩선택번호

를 소정 지연하여 출력하는 제3플립플립(FF3) 및 상기 반전클럭(CLK)에 동기되어 호스트 CPU(도시하지 않았음)로부터 발생되는 호스트 인에이블신호

를 소정 지연 출력하는 제4플립플롭(FF4) 및 상기 제3 및 제4플립플롭(FF3, FF4)의 반전출력(Q3,Q4)을 논리합하여 상기 제4플립플롭(FF4)의 클리어단자(CL4)를 제어하는 제4오아게이트(G4) 및 상기 제3 및 제4플립플롭(FF3,FF4)의 비반전출력(Q3,Q4)을 논리합하여 현재의 메모리 어드레스가 호스트 혹은 로컬 CPU중 어느 것으로부터 발생되었는지를 나타내는 어드레스 발생 현황신호

를 DPM의 어드레스를 제어하는 멀티플렉서(도시하지 않았음)로 출력하는 제3오아게이트(G3)를 구비한 억세스 선택인지부(100)와, 상기 어드레스 발생 현황신호

를 반전 출력하는 제3인버터(INV3) 및 상기 반전된 어드레스 발생 현황신호

의 제어를 받아 프리세트 되거나 상기 클럭신호(CLK)에 동기되어 로컬 칩 선택신호

를 소정 지연 출력하는 제2플립플롭(FF2) 및 상기 제2플립플롭(FF2)의 출력(Q2)과 상기 호스트 인에이블신호

를 논리합하여 로컬대기신호

를 출력하는 제2오아게이트(G2)를 구비한 로컬 대기 제어부(200)와, 상기 어드레스 발생 현황신호

의 제어를 받아 프리세트되거나 상기 반전클럭

에 동기되어 상기 호스트 인에이블신호

를 소정 지연 출력하는 제1플립플롭(FF1) 및 상기 로컬 칩 선택신호

와 상기 제1플립플롭(FF1)의 비반전출력(Q1)을 논리조합 하는 제1오아게이트(G1) 및 상기 제1오아게이트(G1) 출력을 소정 쉬프트하여 병렬 출력하는 쉬프트 레지스터(Reg) 및 상기 쉬프트 레지스터(Reg) 출력중 상위 두 비트를 논리조합하는 앤드게이트(G5) 및 상기 앤드게이트(G5) 출력상태에 따라 소정 상태의 호스트 대기신호

를 출력하는 삼상태버퍼(BUF)를 구비한 호스트 대기제어부(300)로 구성되다.

제2도 및 제3도는 본 발명의 동작 파형도로써, 제2도는 로컬쪽에서 DPM을 억세스하고 있을때 호스트 쪽으로 DPM억세스를 시도했을 경우이며, 제3도는 호스트 쪽에서 DPM을 억세스하고 있을때 로컬프로세서가 DPM억세스를 시도하는 경우이고,

(A1) 및 (B1)은 클럭신호(CLK)이며,

(A2) 및 (B4)는 로컬 칩 선택신호

이고,

(A3) 및 (B3)는 어드레스 발생 현황신호

이며,

(A4) 및 (B2)는 호스트 인에이블신호

이고,

(A5) 및 (B5)는 호스트 대기신호

이다.

상술한 구성에 의거 본 발명을 상세히 설명한다. 두 프로세서가 하나의 메모리를 공유할 시 이미 어느 한쪽이 DPM을 억세스하고 있을 경우 다른 한쪽에 의해서 DPM 억세스가 시도되면 나중에 억세스를 시도한 프로세서쪽에 대기신호를 발생시켜 주어야 한다.

먼저 로컬쪽에서 DPM을 억세스하고 있을때 호스트쪽에서 DPM억세스를 시도했을 경우를 설명하면, 현재 로컬쪽에서 DPM을 억세스하고 있는 상태이므로 로컬 칩 선택신호

는 제2도의 (A1)과 같이 인에이블(액티브 로우)상태이다.

그러므로 제3플립플롭(FF3)의 비반전 입력이 출력에 그대로 전달되어져 제3오아게이트(G30)의 한 입력단은 하이상태를 유지한다. 한편 상기 제3플립플롭(FF3)의 반전 출력단자(Q3)으로는 입력이 반전되어 로우상태로 출력되어져 제4오아게이트(G4)의 한 입력단으로 인가된다.

이때까지는 PC쪽의 억세스가 없는 상태이므로 제4플립플롭(FF4)의 반전출력(Q4)은 로우상태가 된다. 그러므로 상기 제4오아게이트(G4)의 출력은 로우상태가 유지되어 어드레스 발생 현황신호

는 로컬 칩 선택신호

가 디스에이블 되어 상기 제3플립플롭(FF3)의 입력값이 변화되지 않는 한 계속해서 제2도의 (A3)와 같이 하이상태를 유지하게 된다. 상기 어드레스 발생 현황신호

는 제1플립플롭(FF1)의 프리세트단자(PR1)와 제3인버터(INV3)에 인가되어 후술할 대기신호 발생시 영향을 미치게된다.

즉 상기 어드레스 발생 현황신호

가 하이상태가 되면 제2플립플롭(FF2)의 프리세트단(PR2)은 로우(액티브)상태로 되고 그 결과 상기 제2플립플롭(FF2)의 비반전출력단(Q2)이 하이상태의 출력신호를 발생하여 제2오아게이트(G2)한 입력단을 하이상태로 만들므로 온-보드 쪽으로의 로컬 대기신호(LCWT)발생을 막아준다. 또한 상기 제1플립플롭(FF1)은 프리세트단자(PR1)에 하이상태가 인가되었으므로 입력신호가 출력에 그대로 나타나 제1오아게이트(G1)의 한 입력단이 로우상태를 유지한다. 이는 로컬 칩 선택신호

가 인에이블 상태이기 때문이다. 이때 제2도의 (A4)와 같이 로우상태의 호스트 인에이블

신호로 호스트쪽에서 DPM으로 억세스 신호를 보내면 상기 제1오아게이트(G1)의 출력은 로우상태가 되고 병렬 출력 직렬 쉬프트 레지스터(Reg)로 인가된다.

여기서 상기 쉬프트 레지스터(Reg)의 역할은 상기 제1오아게이트(G1)출력을 16MHz 1클럭 사이클 동안(60ns) 지연시켜 주는 것인데 이는 SPC-4000과 같이 10MHZ 또는 그 이상의 클럭에서 동작되는 시스템에서도 완벽하게 DPM중재가 될 수 있도록 해주기 위해서이다.

그르므로 상기 쉬프트 레지스터(Reg)의 제1 및 제2출력(QA,QB)은 앤드게이트(G5)에서 논리조합된 결과 삼상태버퍼(BUF)를 제어하게 된다. 이때 상기 삼상태버퍼(BUF)는 시스템의 대기신호를 하이(디스에이블)상태에서 하기 임피던스로 만들어 다른 용도의 애드-온 보드(Add-on board : 예를들면 로컬 에어리어 네트워크(LAN) 컨트롤러 보드나 그래픽스 보드등을 말한다)가 시스템에 대기를 걸어주는 것을 방해하지 못하도록 한다. 그러므로 상기 삼상태버퍼(BUF)로부터 제2도의 t3시점에서 (A5)와 같이 액티브상태의 호스트 대기신호

가 발생되어 호스트에 대기(Wait)가 걸리도록 한다.

다음으로 호스트쪽에서 DPM은 억세스하고 있을때 로컬프로세서가 DPM억세스를 시도하는 경우를 설명하면, 현재 호스트 쪽에서 메모리를 억세스하고 있기 때문에 호스트인 에이블신호

는 제3도의 (B2)와 같이 로우 상태이다. 또한 제3 및 제4플립플롭(FF3,FF4)의 출력단자(Q3,Q4)은 전술한 로컬쪽에서 DPM을 억세스하고 있을때 호스트쪽에서 DPM억세스를 시도하는 경우와는 정반대로 된다. 그 결과 제3오아게이트(G3)로부터 출력되는 어드레스 발생 현황신호

는 로우상태로 되며 제1플립플롭(FF1)의 출력단(Q1)은 하이상태를 유지하게 된다. 그러므로 제1오아게이트(G1) 출력은 하이상태가 되어 전술한 바와 마찬가지로 쉬프트 레지스터(Reg) 및 앤드게이트(G5)와 삼상태버퍼(BUF)를 거쳐 제3도의 (B5)의 t2시점에서와 같이 호스트 대기신호

를 인액티브 상태로 한다. 반면에 제3인버터(INV3)를 통과한 상기 어드레스 발생 현황신호

는 하이상태로 반전되어져 제2플립플롭(FF2)의 프리세트단(PR2)을 제어하게 되므로 상기 제2플립플롭(FF2)의 비반전 출력단(Q2)으로는 로우상태의 입력값이 그대로 출력되어 제2오아게이트(G2)의 한 입력단으로 인가된다. 그러므로 상기 제2오아게이트(G2)의 출력(186WT)은 로컬 칩 선택신호

의 상태에 따라 결정된다.

만일 상기 로컬 칩선택신호

가 DPM억세스를 시도한다면 상기 제2오아게이트(G2) 출력인 로컬 대기신호

가 인에이블되어 평상시 풀업(pull up)저항에 의해서 하이상태를 유지하던 로컬 프로세서 비동기 준비 입력단자에 전달된다.

상술한 바와같이 듀얼포트 램을 중재토록 하므로써 어느 특정시점에서 하나의 프로세서만이 메모리를 억세스할 수 있어 데이타의 충돌 및 오염을 방지하여 신뢰성 있는 시스템 구성이 가능해지는 이점이 있다.

Claims

듀얼포트 메모리와, 상기 듀얼포트 메모리로 호스트 및 로컬 어드레스를 선택적으로 출력하는 멀티플렉서를 구비한 호스트 프로세서 및 로컬 프로세서간 데이타 인터페이스 회로에 있어서, 상기 호스트 프로세서 및 로컬 프로세서로부터 상기 듀얼 포트 메모리 억세스시 각각 발생되는 호스트 인에이블신호
와 로컬 칩 선택신호
의 상태에 따라 상기 멀티플렉서로 어드레스 발생 현황신호
를 출력하는 억세스 선택 인지부(100)와, 상기 억세스선택 인지부(100)의 제어를 받아 상기 호스트 프로세서의 듀얼포트 메모리 억세스 도중 로컬 칩 선택신호
의 액티브 상태가 감지되면 상기 로컬 프로세서로 로컬 대기신호
를 발생하는 로컬 대기 제어부(200)와, 상기 억세스선택 인지부(100)의 제어를 받아 상기 로컬 프로세서의 듀얼 포트 메모리 억세스 도중 호스트 인에이블 신호
의 액티브 상태가 감지되면 상기 호스트 프로세서로 호스트 대기신호
를 발생하는 호스트 대기부(300)로 구성됨을 특징으로 하는 회로.