KR900008237Y1 - 대기상태 신호 발생회로 - Google Patents

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Abstract

내용 없음.

Description

대기상태 신호 발생회로
제 1 도는 본 고안에 따른 대기상태신호 발생회로도.
제 2 도는 제 1 도 각부의 신호파형도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 낸드게이트 2, 41, 42, 43 : D-플립플롭
10 : 대기상태신호발생부 20 : 중앙처리장치
30 : 입/출력장치 40 : 제어신호발생부
50, 51 : 멀티플렉서
본 고안은 퍼스널 컴퓨터에 필요한 대기상태 신호의 발생에 관한 것으로서, 특히 중앙처리장치가 메모리나 입/출력 장치를 억세스(Access)할 경우 중앙처리장치의 동작속도가 메모리나 입/출력 장치보다 빠를 경우 중앙처리장치의 동작을 일정시간동안 지연시키는 대기상태 신호발생회로에 관한 것이다.
퍼스널 컴퓨터에 사용되고 있는 메모리나 입/출력장치는 중앙처리장치의 동작속도와 밀접한 관계를 갖는 여러 가지 부품(예컨대 메모리나 입/출력장치)을 사용하고 있는바, 최근들이 고속도의 중앙처리장치가 생산됨에 따라 메모리나 입/출력 장치의 억세스 타입이 중앙처리장치의 동작속도를 따라가지 못하는 경향이 있다. 따라서 이들 메모리나 입/출력 장치의 속도가 중앙처리장치보다 빠른 때에는 대기상태(Wait State)가 필요없으나, 중앙처리장치의 속도가 메모리나 입/출력장치보다 빠를 때에는 중앙처리장치가 메모리나 입/출력장치로부터 데이터를 읽거나 쓰기 위해서는 소정의 대기상태가 필요하게 된다.
이러한 대기상태를 위해 종래에는 하드웨어만으로 구성된 즉, 프로그래머블 시키지 못한 대기상태 발생회로를 사용하였던바, 이러한 종래의 장치는 대기상태의 개수가 하드웨어적으로 일정하게 고정되어 있어 중앙처리 장치의 동작속도가 빠를 경우, 메모리나 입/출력장치의 사용시 이를 효과적으로 사용하지 못하는 결점이 있었다.
따라서, 본 고안은 이러한 문제점을 해결하기 위해 안출한 것으로서, 중앙처리장치의 동작속도가 메모리나 입/출력장치의 속도보다 빠를 경우 소정의 시간동안 소프트웨어적으로 중앙처리장치의 동작을 지연시켜 중앙처리장치와 메모리나 입/출력장치의 동작타이밍을 일치시키기 위한 대기 상태 신호발생회로를 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 고안을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제 1 도는 본 고안에 따른 대기상태 신호발생 회로도인바, 이에 도시한 바와 같이, 본 고안은 메모리 읽기/쓰기 신호(MR/W)와, 입 출력장치의 읽기/쓰기신호(IOR/W)에 따라 클럭신호를 발생하는 낸드게이트(1)와, 이 낸드게이트(1)에서 발생되는 클럭신호에 의해 동작하여 대기상태신호(RDY)를 발생하는 플립플롭(2)으로된 통상의 대기상태 신호발생부(10)에 아래와 같은 제어신호발생부(40)를 연결하여서 된 것이다.
제 1 도에서, 제어신호발생부(40)는 중앙처리장치(20)의 동작속도가 입/출력장치(30)의 동작속도보다 빠를 경우, 중앙처리장치(20)의 제어하에서 입/출력장치(30)에서 발생되는 제어신호(BØ)(B1)와 상기의 플립플롭(2)의 출력인 대기상태신호(RDY)에 의해 동작하여 중앙처리장치(20)의 동작속도를 소정의 시간(예컨대 1 내지 3클릭)동안 지연시키기 위한 것이다.
좀더 구체적으로 설명하면 제어신호발생부(40)는 플립플롭(41, 42, 43)과, 플립플롭(41)의 출력과 입/출력장치(30)의 제어신호(B0) 및 대기상태신호(RDY)를 논리조합하여 플립플롭(42)에 D-입력신호를 제공하기 위해 앤드게이트(44, 45), 오아게이트(46)로된 제 1멀티 플렉서(50)와, 플립플롭(42)의 출력과, 입/출력장치(30)의 제어신호(B1) 및 대기상태신호(RDY)를 논리조합하여 플립플롭(43)에 D-입력신호를 제공하기 위해 앤드게이트(47, 48)와 오아게이트(49)로된 제 2멀티플렉서(51)로 구성된다.
이렇게 구성된 본 고안의 동작을 좀더 구체적으로 설명하면 다음과 같다.
우선, 메모리에 기록된 데이터를 읽거나, 메모리에 데이터를 기록할 경우, 또는 입/출력장치(30)를 작동시켜 데이터를 읽거나 기록할 경우에 마이컴(도시하지 않았음)으로 부터는 두 개의 메모리 읽기/쓰기 신호(MR/W)와 입/출력장치의 읽기/쓰기신호(IOR/W)중 어느하나가 하이상태가 되는바, 이때 낸드게이트(1)는 하이상태의 신호를 발생시켜 플립플롭(2)의 클럭단자(CLK)에 인가한다.
그러면 플립플롭(2)은 하이상태의 대기상태신호(RDY)를 발생시킨다. 이렇게 발생된 대기상태신호(RDY)는 중앙처리장치(20)로 인가되는바, 이 경우, 중앙처리장치(20)는 소정의 제어신호(B0, B1)를 입/출력장치(30)로부터 발생시키도록 한다. 여기에서 입/출력장치(30)는 중앙처리장치(20)로부터 전송되는 제어명령(COM)을 받아들여 제어신호(B0, B1)의 상태를 변화시킨다. 만약에 중앙처리장치(20)가 입/출력장치(30)보다 동작속도가 3클럭정도 빠를 경우 중앙처리장치(20)는 입/출력장치(30)로 하여금 제어신호(B0, B1)를 "0"으로 하고, 중앙처리장치(20)가 입/출력장치(30)보다 2클럭 빠른 동작속도를 갖을 경우 제어신호(BØ, B1)는 "10"으로 하고, 중앙처리장치(20)가 입/출력장치(30)보다 1클럭 빠른 동작속도를 갖을 경우 제어신호(B0, B1)는 "1"또는 "11"이 되도록 중앙처리장치(20)는 사전에 프로그램 되어야 한다.
만약에 중앙처리장치(20)의 동작속도가 입/출력장치(30)보다 3클럭 빠를경우의 동작을 설명한다. 이때 입/출력장치(30)의 제어신호(B0, B1)="0"이 되는바, 대기상태신호(RDY)는 플립플롭(41)의 D-입력단자에 입력되고, 중앙처리장치(20)로부터 출력되는 신호는 플립플롭(41)의 클럭단자(CLK)로 입력된다.
제 1 도에 도시한 바와 같이 플립플롭(41)은 그의 출력단자(Q)를 통해 하이상태의 신호를 출력시켜 앤드게이트(44)의 일측 입력단자에 인가한다. 한편, 앤드게이트(44)의 타측입력단자에는 입/출력장치(30)의 제어신호(B0)가 인가되는바, 이 경우 제어신호(B0)는 "0"이므로 앤드게이트(44)의 타측입력단자에 인가되는 로우상태의 신호("0")는 하이상태로 반전된다. 따라서 앤드게이트(44)는 하이상태의 신호를 발생시켜 오아게이트(46)의 일측 입력단자에 인가한다. 그런데, 앤드게이트(45)는 그의 일측입력단자에 로우상태의 제어신호(B0)가 인가되므로 로우상태의 신호를 출력하여 오아게이트(46)의 타측입력단자에 인가한다. 이때 오아게이트(46)는 하이상태의 신호를 출력하여 제 2d 도와 같이 플립플롭(42)의 D-입력신호를 제공한다.
그러면 D-플립플롭(42)는 클럭펄스(제 2a 도)의 라이징에지(risig edge)에서 하이상태의 신호를 출력하여 앤드게이트(47)의 일측입력단자에 입력시킨다. 그리고, 앤드게이트(47)의 타측입력단자에는 제어신호인 "B1=0"이 인가되는바, 로우상태의 제어신호 "B1=0"는 하이상태로 반전되어 입력되므로 앤드게이트(47)는 하이상태의 신호를 출력하여 오아게이트(49)의 일측입력단자에 입력한다. 따라서, 오아게이트(49)는 제 2e 도와 같은 하이상태의 신호를 출력하여 플립플롭(43)의 D-입력단자에 입력시킨다. 한편, 이 경우 앤드게이트(48)는 로우상태의 신호를 발생시킨다.
이런 상태에서 플립플롭(43)는 클럭펄스(CLK)(제 2a 도)의 라이징에지에서 제 2f 도와 같이 하이상태에서 로우상태로 반전되는 신호를 출력시킨다. 이러한 플립플롭(43)의 출력인 신호를 플립플롭(2)의 리셋단자(RST)로 인가되어 플립플롭(2)의 출력인 대기상태신호(RDY)를 제 2c 도와 같이 로우로 반전시키므로써 대기상태는 종료됨과 동시에 입/출력장치(30)는 중앙처리장치(20)의 제어하에서 데이터신호를 출력할 수가 있다.
이와같이, 중앙처리장치(20)의 동작속도가 입/출력장치(30)보다 3클럭 앞설 경우, 중앙처리장치(20)는 입/출력장치(30)로 하여금 제어신호 B0, B1을 "0"으로하여 대기상태신호(RDY)를 3클럭 지연시키도록 한다.
그다음, 중앙처리장치(20)가 입/출력장치(30)보다 2클럭 빠른 동작속도를 갖을경우에는 제어신호(B0, B1)는 "1"이 되는바, 이때 앤드게이트(44)는 로우상태의 신호를 발생시키므로, 비록 플립플롭(41)의 출력이 하이상태가 되더라도 신호의 흐름은 앤드게이트(44)를 통과할수 없는 반면에, 대기상태신호(RDY)는 앤드게이트(45)를 통해 오아게이트(46)에 전달된다. 이 경우 플립플롭(42)의 D-입력단자에는 대기상태신호(RDY)가 지연되지 않고서 그대로 입력된다.
그러면, 플립플롭(42)는 클럭펄스(CLK)의 라이징에지에서 대기상태신호(RDY)를 1클럭지연시켜 앤드게이트(47)의 일측입력단자에 입력시킨다. 그런데, 제어신호(B1)는 로우상태인바, 앤드게이트(47)의 타측입력단자는 반전입력단자이므로 앤드게이트(47)는 하이상태의 신호를 발생시켜 오아게이트(49)를 통해 플립플롭(43)의 D-입력단자에 인가한다. 따라서 플립플롭(43)은 최종적으로 대기상태신호(RDY)를 2클럭지연시키도록 플립플롭(2)을 리셋시킨다.
결국, 중앙처리장치(20)의 동작속도가 입/출력장치(30)보다 2클럭 앞설경우에는 제어신호(B0, B1)는 "10"으로 되어 대기상태신호(RDY)는 2클럭 지연됨을 알 수 있다.
또한, 중앙처리장치(20)가 입/출력장치(30)보다 1클럭 앞설 경우, 제어신호는 B0, B1="1" 또는 "11"이 되는바, 만약에 제어신호(B0, B1)="1"일 경우 앤드게이트(44)가 작동하지만 앤드게이트(47)가 작동하지 못하므로 플립플롭(41, 42)에서 각각 1클럭씩 지연된 신호는 플립플롭(43)의 D-입력단자에 인가되지 않지만, 제어신호(B1)가 하이상태이므로 앤드게이트(48)가 동작하여 대기상태신호(RDY)는 오아게이트(49)를 경유하여 플립플롭(43)에 입력된다. 따라서 플립플롭(43)은 대기상태신호(RDY)를 1클럭지연시키도록 그의 단자를 통해 로우상태의 신호를 발생시켜 플립플롭(22)을 클리어 시킨다.
한편, 제어신호(B0, B1)가 "11"일경우에는 앤드게이트(44, 47)는 로우상태의 신호를 발생시키므로, 전술한 바와 같이 앤드게이트(48), 오아게이트(49) 및 플립플롭(43)만이 동작하여 대기상태신호(RDY)는 1클럭만이 지연될 수가 있다.
그리고, 리셋신호(RST)가 인가될 경우에는 플립플롭(41, 42, 43)은 초기상태로 복귀될 수가 있다.
이와같이 동작하는 본 고안은 중앙처리장치가 입/출력장치의 동작속도보다 앞설경우에는 중앙처리장치는 입/출력장치의 제어신호를 임의로 출력토록 함으로써 중앙처리장치와 입/출력장치의 동작속도를 일치시킬수가 있는 특징을 지닌 것이다.
비록 본 고안이 중앙처리장치와 입/출력장치에 관해 기술되었을지라도, 본 고안은 입/출력장치(30)가 메모리로 대치될 경우에도 동일한 동작으로 수행될 수가 있다.

Claims (2)

  1. 메모리 읽기/쓰기신호(MR/W)와, 입출력읽기/쓰기신호(IRO/W)에 따라 클럭신호를 발생하는 낸드게이트(1)와, 상기의 낸드게이트(1)에서 발생된 클럭신호에 의해 동작하여 대기상태신호(RDY)를 발생하는 플립플롭(2)으로된 대기상태신호발생부(10)를 갖는 대기상태신호발생회로에 있어서 ; 중앙처리장치(20)의 동작속도가 입/출력장치(30)의 동작속도보다 빠를 경우 중앙처리장치(20)의 제어하에서 입/출력장치(30)에서 발생된 제어신호(B0), (B1)와 상기의 플립플롭(2)에서 발생된 대기상태신호(RDY)에 의해 동작하여 상기의 중앙처리장치(20)의 동작속도를 소정의 시간동안 지연시키기 위한 제어신호발생부(40)를 포함함을 특징으로 하는 대기상태신호 발생회로.
  2. 제 1 항에 있어서, 상기의 제어신호발생부(40)는 다수의 플립플롭(41, 42, 43)과, 상기의 플립플롭(41)의 출력과 입/출력장치(30)의 제어신호(B0) 및 대기상태신호(RDY)를 논리조합하여 플립플롭(42)에 D-입력신호를 제공하기 위해 앤드게이트(44, 45), 오아게이트(46)로된 제 1멀티플렉서(50)와, 상기의 플립플롭(42)의 출력과, 입/출력장치(30)의 제어신호(B1) 및 대기상태신호(RDY)를 논리조합하여 플립플롭(43)에 D-입력신호를 제공하기 위해 앤드게이트(47, 48)와 오아게이트(49)로된 제 2멀티플렉서(51)로 구성됨을 특징으로 하는 대기상태 신호 발생회로.
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