KR0120220Y1 - 시분할 메모리의 억세스 제어회로 - Google Patents

시분할 메모리의 억세스 제어회로

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KR0120220Y1
KR0120220Y1 KR2019930030796U KR930030796U KR0120220Y1 KR 0120220 Y1 KR0120220 Y1 KR 0120220Y1 KR 2019930030796 U KR2019930030796 U KR 2019930030796U KR 930030796 U KR930030796 U KR 930030796U KR 0120220 Y1 KR0120220 Y1 KR 0120220Y1
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Abstract

본 고안은 MC 68000 마이크로 프로세서를 사용할 경우 다른 보드와의 인터페이스를 위해 공통 메모리를 구성하여 하드웨어 및 소프트웨어적으로 다른 보드의 제어 정보를 저장하거나 전송하기 위해 사용할 때 실제 주어진 시간이 마이크로 프로세서가 데이타를 리드/라이트 하는데 필요한 시간보다 작을 경우에 /DTACK 신호를 안정적으로 발생할 수 있는 /DTACK 신호 발생회로를 갖는 시분할 메모리의 억세스 제어회로에 관한 것이다.
본 고안은 시분할 억세스 가능한 메모리와, 상기 메모리의 어드레스를 하드웨어와 마이크로 프로세서의 어드레스 중에서 어느 하나를 선택하기 위한 멀티플렉서 회로와, 상기 마이크로 프로세서와 하드웨어 데이타 버스에 대한 버퍼링을 행하는 버퍼와, 2㎒ 클럭과 QA 내지 QC 신호로부터 16 선택 신호를 발생하기 위한 디코더와, 상기 디코더로 부터의 선택 신호와 상기 마이크로 프로세서로 부터의 제어 신호에 응답하여 상기 메모리, 멀티플렉서 회로 및 상기 버퍼에 대한 제어 신호를 발생하기 위한 제어신호 발생기와, 메모리 칩 선택 신호(/CSMem)와 8㎒ 클럭에 따라 /DTACK 신호를 발생하기 위한 /DTACK 신호 발생회로로 구성되는 것을 특징으로 하는 시분할 메모리의 억세스 제어회로를 제공한다.

Description

시분할 메모리의 억세스 제어회로
제 1 도는 종래의 시분할 메모리의 억세스 제어회로,
제 2 도는 제 1 도 회로의 타이밍도,
제 3 도는 종래의 메모리에 대한 시분할 억세스를 설명하기 위한 타이밍도,
제 4 도는 본 고안의 메모리에 대한 시분할 억세스를 설명하기 위한 타이밍도,
제 5 도는 본 고안에 따른 시분할 메모리의 억세스 제어회로의 구성을 나타낸 블록도,
제 6 도는 본 고안에 따른 /DTACK 신호 발생 회로도,
제 7 도는 CPU의 기본 페치 사이클을 나타낸 타이밍도,
제 8 도 및 제 9 도는 /DTACK 신호의 체크 포인트를 설명하는 타이밍도이다.
본 고안은 시분할 메모리의 억세스 제어회로에 관한 것으로, 특히 MC 68000 마이크로 프로세서(CPU)를 사용할 경우 다른 보드와의 인터페이스를 위해 공통 메모리(CM:Common Memory)를 구성하여 하드웨어 및 소프트웨어적으로 다른 보드의 제어 정보를 저장하거나 전송하기 위해 사용할 때 실제 주어진 시간이 마이크로 프로세서가 데이타를 리드/라이트 하는데 필요한 시간보다 작을 경우에 /DTACK 신호를 안정적으로 발생할 수 있는 /DTACK 신호 발생회로를 갖는 시분할 메모리의 억세스 제어회로에 관한 것이다.
제 1 도에는 종래의 시분할 메모리의 억세스 제어 회로가 도시되어 있으며, 메모리(1), 2×4 디코더(2), 멀티플렉서(3) 및 다수의 버퍼(4A, 4B, 4C) 및 다수의 게이트들로 구성되어 있다.
이 회로는 하드웨어적인 수행을 위한 타임과 소프트웨어적인 타임이 구별되어 메모리(1)에 라이트 또는 리드 할 수 있는 구조를 갖고 있다.
제 1 도에서 메모리(1)는 하드웨어적으로 자신에게 주어진 시간동안 하드웨어 데이타를 저장하고 이 데이타를 CPU는 리드하고 다시 메모리(1)에 라이트를 해주며, 이 데이타는 다시 주어진 하드웨어 타임에 하드웨어 데이타 쪽으로 보내지도록 구성되어 있다.
제 2 도에서 (B) 및 (C)의 펄스를 이용하면 D신호의 반주기 동안 (3.9㎲)에 2×4 디코더(2)의 출력에는 4개의 신호 (TLO - TL3)가 발생되고, 이중 /TLO와 /TL2 두 신호를 하드웨어 타임으로 사용한다.
/TLO 신호는 메모리(1)에 저장되어 있는 데이타를 제 2 도(J)의 TE 신호와 조합하여 2㎳동안에 해당 번지의 데이타를 리드하여 버퍼(4C)를 통하여 하드웨어 데이타 버스에 실어준다.
전체적인 타이밍은 제 2 도의 QB신호를 중심으로 QB클럭의 로우 영역은 하드웨어(H/W), 하이 영역은 CPU가 사용하도록 해주면 (제 3 도(A),(B),(C)참조), 제 1 도의 멀티플렉서(3)에서는 QB에 맞추어 메모리(1)의 AB쪽에 QB로우인 경우 Sel(선택)이 로우 상태(|L|)가 되어 멀티플랙서(3)의 |A|가 선택되고 QB하이인 경우에는 CPU 어드레스(A1 내지 A9)가 선택되도록 한다.
이 때, CPU가 메모리(1)를 억세스하는 /DTACK을 만들어주는 회로가 D풀립플롭(5)으로 구성되어, /CSMem 신호가 어디에서 발생되더라도 /DTACK 신호는 CPU가 억세스 하도록 주어진 시간에 발생하도록 D 플립플톱을 사용하며 클럭(CK)으로 QB를 사용하여 QB의 CPU타임이 시작되면서 / DTACK이 발생된다. 또한 QB 반주기 폭이 1㎲이므로 MC 68000 CPU의 데이타 페치 사이클이 시작하여 종료하는데 소요되는 총 시간이 0.5㎲이므로 CPU 타임으로 정해진 1㎲ 동안에 데이타를 리드/라이트 하는데 문제점이 발생되지 않는다.
그러나, 이와 유사한 동작을 하는 로직이 여러개가 존재할 경우 각각의 기능을 수행시켜 주는 메모리를 각각 운용해야 하는 문제점이 있다. 이런 경우 여러가지 라인 보드를 제어하는 메모리를 하나로 구성하여 운용해야 할 경우에는 종래 기술이 제 2 도의 D 신호의 반주기를 메모리의 하드웨어 어드레스(add) 구성의 기본으로 형성된 것이기 때문에 기존의 시스템에 사용할 수 있게 하기 위해서는 D 신호의 반주기 동안(3.9㎲) 각각의 메모리를 리드/라이트하는 신호(제 1 도 디코더(2)의 /TLO, /TL2)들이 같은 시간(3.9㎲)내에 여러개가 존재해야 하므로 기본적으로 멀티플렉서 회로에서 선택신호(sel)로 사용된 QB를 사용할 수 없는 문제점과 /DTACK을 보장할 수 없게 된다.
따라서, 본 고안의 목적은 실제 주어진 시간이 CPU가 데이타를 리드/라이트하는데 필요한 시간보다 작을 경우에 /DTACK 신호를 안정적으로 발생할 수 있는 /DTACK 신호 발생 회로를 갖는 시분할 메모리 억세스 회로를 제공하는 것이다.
상기한 목적을 달성하기 위하여 본 고안은 시분할 억세스 가능한 메모리와, 상기 메모리의 어드레스를 하드웨어와 마이크로 프로세서의 어드레스 중에서 어느 하나를 선택하기 위한 멀티플렉서 회로와, 상기 마이크로 프로세서와 하드웨어 데이타 버스에 대한 버퍼링을 행하는 버퍼와, 2㎒ 클럭과 QA 내지 QC 신호로 부터 16개의 선택 신호를 발생하기 위한 디코더와, 상기 디코더로 부터의 선택 신호와 상기 마이크로 프로세서로 부터의 제어신호에 응답하여 상기 메모리, 멀티플렉서 회로 및 상기 버퍼에 대한 제어 신호를 발생하기 위한 제어신호 발생기와, 메모리 칩 선택 신호(/CSMem)와 8㎒ 클럭에 따라 /DTACK 신호를 발생하기 위한 /DTACK 신호 발생회로로 구성되는 것을 특징으로 하는 시분할 메모리의 억세스 제어회로를 제공한다.
이하에 첨부 도면을 참고하여 본 고안을 더욱 상세하게 설명한다.
본 고안에 따른 시분할 메모리의 억세스 제어회로의 구성이 제 5 도에 도시되어 있고, 제 4 도에는 메모리에 대한 시분할 억세스를 설명하기 위한 타이밍도가 도시되어 있다.
본 고안의 회로는 종래의 유사한 기능을 갖는 메모리 4개를 동시에 하나의 메모리로 구성해준 형태로서 기본적인 구조는 2㎒ 클럭(CLK)을 사용하여 제 4 도(A),(B)와 같이 2M CLK의 로우 영역에서는 메모리(11)를 하드웨어가 억세스하고, 하이 영역에서는 CPU가 억세스하는 형태로, 구조는 종래의 기본 구조와 동일하나 타임폭은 종래 기술에서는 1㎲이나 본 고안에서는 250㎱로 1/4로 줄어든 형태이다.
MC 68000 CPU는 하나의 데이타를 페치하는 사이클의 종료 시간이 490㎱(8 ㎒)가 소요되므로 실제 250㎱폭으로는 데이타를 안정적으로 페치할 수 없게 된다.
제 5 도를 참고하면 본 고안은 메모리(M)(11)와, 메모리(11)의 어드레스를 하드웨어와 CPU 어드레스 중에서 하나를 선택하는 멀티플렉서 회로(MUX)(13)와, MUX(13)와 메모리(13)와 각종 버퍼(BUF)(14)들의 제어를 위하여 CPU제어 신호와 디코더(12)의 신호들을 조합하여 제어신호를 발생하는 제어신호 발생기(15)로 구성되어 있다. 또한, 디코더(12)는 D신호의 반주기 (3.9㎲) 동안에 8개의 /TL 신호를 발생시켜 줘야하므로 4×16 디코더로 구성하였다.
상기와 같이 이루어진 본 고안은 3.9㎲ 동안에 각각의 기능을 했던 종래의 메모리 4개를 한 개의 메모리로 구성해주기 위하여 종래에는 3.9㎲ 동안 4개의 선택(sel)에서 제 4 도와 같이 QB가 아닌 2㎒ 클럭(CLK)을 사용하여 동일한 시간내에 16개의 선택 신호가 나오도록 구성하였다. 이 때, 8개 선택신호는 하드웨어(H/W)가 사용하고 8개 선택 신호는 CPU가 사용한다.
이 경우 CPU로 할당된 타임폭은 250㎱로서 데이타의 안정적인 페이(fetch)가 어렵게 된다. (제 7 도 참조).
CPU가 /DTACK의 체크(S4하강에지)포인트에서 /DTACK 이 없는 경우 8㎒의 1 CLK씩 웨이트를 걸어주며 다음 8㎒ 하강에지에서 다시 / DTACK을 체크하는 형태이므로, 제 6 도의 /DTACK 신호 발생회로(16)에서 처럼 제 1 D F/F 회로(21)가 /CSMem 신호를 2㎒ CLK으로 래치하여 둔다.
/DTACK 신호를 종래와 같이 CLK으로 한번 래치하여 직접주지 못하는 것은 제 7 도와 같이 S1 중간에서 /CSMem이 발생한다.
제 8 도처럼 S4 하강에지에서 /DTACK을 체크하고 S6 상승에지에서 테이타를 레치해 가는데 이 타임이 CPU가 쓰는 타임의 끝 부분에 위치하여 주어진 타임이 매우 크리티칼하므로 실제 메모리운용 과정에서 문제점이 발생한다.
제 6 도와 같이 /DTACK 신호가 발생할 경우 제 1 D 플립플롭(21)에서 발생된 Q1 신호가 Q3에서 나올 때는 2㎒ 클럭(CLK)사이클 만큼 지연을 해주므로 CPU가 /DTACK을 체크하는 포인트는 제 9도에 도시된 바와 같이 S4의 하강에지에서 /DTACK을 체크하고 S5상승에지에서 데이타를 래치해가는 형태로 CPU가 안정적으로 데이타를 래치해 갈 수 있다.
상기한 바와 같이 본 고안에 의하면 공통 메모리 형태로 여러개의 메모리로 구성된 회로를 하나의 메모리로 구성해 줄 수 있으므로 데이타를 안정되게 리드/라이트 하게 해준다.

Claims (2)

  1. 시분할 억세스 가능한 메모리(11)와, 상기메모리(11)의 어드레스를 하드웨어와 마이크로 프로세서의 어드레스 중에서 어느 하나를 선택하기 위한 멀티플렉서 회로(13)와, 상기 마이크로 프로세서와 하드웨어 데이타 버스에 대한 버퍼링을 행하는 버퍼(14)와, 선택 신호와 상기 마이크로 프로세서로 부터의 제어 신호에 응답하여 상기 메모리(11), 상기 멀티플렉서 회로(13) 및 상기 버퍼(14)에 대한 제어 신호를 발생하기 위한 제어신호 발생기(15)와, 메모리 칩 선택 신호(/CSMem)와 8㎒ 클럭에 따라 /DTACK 신호를 발생하기 위한 /DTACK 신호 발생회로(16)로 구성되는 것을 특징으로 하는 시분할 메모리의 억세스 제어회로.
  2. 제 1 항에 있어서, 상기 선택신호는 8개의 하드웨어 선택신호와 8개의 마이크로 프로세서 선택신호로 구성되는 것을 특징으로 하는 시분할 메모리의 억세스 제어회로.
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