KR100265550B1

KR100265550B1 - 버스제어기를갖는데이타프로세서

Info

Publication number: KR100265550B1
Application number: KR1019960065700A
Authority: KR
Inventors: 다께시 오사까베
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1995-12-15
Filing date: 1996-12-14
Publication date: 2000-09-15
Also published as: EP0779582A1; EP0779582B1; DE69616245D1; US5918027A; DE69616245T2; KR970049492A

Abstract

버스 제어기는 전용 어드레스 단자 및 시분할 다중 어드레스/데이타 단자를 그 내부에 제공함으로써 동시에 분리형 버스 인터페이스 및 다중형 버스 인터페이스를 모두 갖는 외부 장치에 동시에 접속된다. 선택기는 겸용 어드레스/데이타 단자에 제1어드레스 버스(A0 내지 A7)을 접속한다. 또한, 제1어드레스 버스는 전용 어드레스 버스 단자에 접속된다. 따라서, 버스 제어기는 어댑터가 필요 없이 소정 형태의 단자 용으로 설계된 외부 장치와 인터페이스할 수 있다.

Description

버스 제어기를 갖는 데이타 프로세서

본 발명은 일반적으로 데이타 프로세서에 관한 것으로, 특히 외부 버스 인터페이스를 갖는 데이타 프로세서에 관한 것이다.

데이타 프로세서를 사용하는 시스템의 다양화에 따라, 데이타 프로세서 주변에서 사용하기 위한(또는 그에 접속된) 외부 장치로서 다양한 장비가 개발되어 제조되었다. 이러한 장치는 통상 "주변 기기"라 불린다.

이러한 외부 장치 세트용 버스 인터페이스는 통상 버스 인터페이스에 제공된 제한된 수의 단자로 인해 사용되는 분리 버스 인터페이스 또는 다중 버스 인터페이스이다.

종래의 데이타 프로세서에서, 통상 한 형태의 버스 인터페이스가 사용가능한데, 즉 분리(전용)형 또는 다중형이다. 그러므로, 데이타 프로세서와 외부 장비 사이에 버스 변환 회로가 사용되지 않는 경우, 단일 데이타 프로세서는 다른 형태의 버스 인터페이스가 장착된 외부 장치를 사용할 수 없다. 이하, 종래의 데이타 프로세서의 외부 버스 인터페이스용의 분리 버스 인터페이스 및 다중 버스 인터페이스가 기술될 것이다.

먼저, 분리 버스 인터페이스 회로를 갖는 종래의 데이타 프로세서는 데이타의 출력 및 입력을 제어하는 버스 제어부(BCU) 및 명령, 연산 동작 등의 실행을 제어하는 실행부(EXU)를 적어도 포함한다. EXU는 또한 외부 장비로의 데이타의 기록 및 외부 장비로부터의 데이타의 판독을 수행한다.

종래의 데이타 프로세서에서, BCU의 내부 데이타 신호는 8비트 폭을 가지며 내부 어드레스 폭은 16비트로 간주된다. BCU에 있어서, 제1버스는 8비트(D0 내지 D7) 데이타 버스이며, 제2버스는 하위 8비트(A0 내지 A7) 어드레스 버스이며, 제3버스는 상위 8비트(A8 내지 A15) 어드레스 버스이다. 이들 제1 내지 제3버스는 EXU에 접속된다. 또한, 제1버스는 데이타 신호 단자에 접속되며, 제2버스는 어드레스 신호 단자에 접속되고, 제3버스는 어드레스 신호 단자에 접속된다.

이하, 종래의 데이타 프로세서의 동작을 설명하기로 한다. 먼저, 시간 간격 T1-T4는 데이타 프로세서가 동기화되는 클럭(A)의 타이밍을 나타내며, 이들 4개의 타이밍은 하나의 버스 싸이클을 구성한다. 이 때, EXU는 타이밍 T3에서 제1버스(D0 내지 D7)를 통해 데이타 신호 G의 입력(예를 들어, 외부 장비로부터의 데이타 입력)을 수행한다. 반면에, EXU는 타이밍 T1과 타이밍 T4 사이에서 데이타 신호 H의 출력(예를 들어, 외부 장비에 대한 데이타 출력)을 수행한다.

어드레스 신호 E(예를 들어, 상위 어드레스 신호 A8 내지 A15) 및 어드레스 신호 F(예를 들어, 하위 어드레스 신호 A0 내지 A7)의 출력은 제2버스(A0 내지 A7) 및 제3버스(A8 내지 A15)를 통해 타이밍 T1-T4 사이에서 수행된다.

또한, 어드레스 신호 E 및 F는 어드레스 신호가 어드레스 신호 단자로 출력되는 타이밍을 나타낸다. 타이밍 T1 및 T4 사이에서, 16비트 폭을 갖는 어드레스 신호는 제2버스(A0 내지 A7) 및 제3버스(A8 내지 A15)로 출력된다. 실제로는, 어드레스 신호는 어드레스 신호 단자로 출력된다.

한편, 데이타 신호가 입력 및 출력되면 어드레스 신호에 의해 명시된 어드레스의 데이타는 데이타 신호 단자에 접속된 외부 장비로부터 제1버스(D0 내지 D7)로 입출력된다. 즉, 데이타 G는 데이타가 데이타 신호 단자로부터 버스 제어부로 입력되는 타이밍을 나타내며, 타이밍 T3에서, 데이타 신호가 입력된다. 또한, 데이타 H는 데이타가 데이타 신호 단자로부터 거기에 접속된 외부 장비로 출력되는 타이밍을 나타내며, 타이밍 T1과 타이밍 T4 사이에서 데이타 신호가 출력된다.

제2의 종래의 데이타 프로세서는 다중 버스 인터페이스 회로를 포함하며, 후술하겠다.

먼저, EXU, 제1버스(D0 내지 D7), 제2버스(A0 내지 A7), 제3버스(A8 내지 A15) 및 어드레스 신호 단자는 상술된 것과 동일하며, 간편화를 위해 다중 버스 인터페이스 회로를 포함하는 그러한 소자들은 상세히 설명하지 않겠다. 데이타 프로세서의 BCU에서 제1 및 제2버스들이 EXU에 함께 접속된다. 따라서, BCU와 외부 장치 사이의 접속 라인의 총수는 분리 버스 인터페이스보다 적다.

어드레스 스트로브(ASTB)신호는 EXU로부터 출력되어, 데이타 프로세서의 외부 단자인 ASTB 단자로부터 외부 장비로 전송된다.

ASTB 신호가 논리 "1" 레벨(예를 들어, "하이" 레벨)을 가지는 경우, 이것은 어드레스 신호가 겸용 AD 단자(예를 들어, 겸용 어드레스 신호 및 데이타 신흐 단자)에 출력되는 타이밍을 나타낸다. ASTB가 논리 "0"(예를 들어 "로우" 레벨)을 가지는 경우, 이것은 데이타 신호가 겸용 AD 단자에 대해 입력 및 출력되는 타이밍을 나타낸다.

ASTB 신호는 데이타 신호 및 하위 어드레스 신호(A0 내지 A7)를 선택하는 선택기에 선택 제어 신호로서 입력된다. 선택기는 ASTB 신호가 논리 "1" 레벨을 가지는 경우에 겸용 AD 단자에 제2버스(A0 내지 A7)를 접속시키며, ASTB 신호가 논리 "0" 레벨을 가지는 경우에 AD 단자에 제1버스(D0 내지 D7)을 접속시킨다.

이하, 다중 형태의 2/D 인터페이스를 포함햐는 종래의 데이타 프로세서의 동작을 설명하기로 한다(도2 참조).

먼저, 시간 간격 T1-T4는 데이타 프로세서가 동기화되는 클럭(A)의 타이밍을 나타내며, 이들 4개의 타이밍은 하나의 버스 사이클을 형성한다. EXU는 타이밍 T3에서 제1버스(D0 내지 D7)를 통해 데이타 신호를 입력하며, 타이밍 T2와 타이밍 T4 사이에서 데이타 신호를 출력한다. 반면에, 어드레스 신호의 출력은 제2버스(A0 내지 A7) 및 제3버스(A8 내지 A15)를 통해 타이밍 T1과 타이밍 T4 사이에서 수행된다.

게다가, 신호 B는 데이타 입력 시의 겸용 AD 단자의 타이밍이며, 신호 C는 데이타 출력 시의 겸용 AD 단자의 타이밍이다. 신호 D는 타이밍 T1에서 논리 "1" 레벨(예를 들어, 하이 레벨)이 되는 ASTB 신호이다. 또한, E는 어드레스 신호 단자의 신호의 타이밍이며, 어드레스 신호 단자는 타이밍 T1과 T4 사이에서 어드레스 신호의 상위 8비트를 출력한다.

타이밍 T1에서 ASTB 신호가 먼저 논리 "1" 레벨이 되면, 겸용 AD 단자는 제2버스(A0 내지 A7)에 접속된다. 그러므로, 어드레스 신호의 하위 8비트 신호는 겸용 AD 단자로 출력된다.

그 후, 타이밍 T2와 T4 사이에 ASTB 신호가 논리 "0" 레벨(예를 들어, 저레벨)이므로, 겸용 AD 단자는 제1버스(D0 내지 D7)에 접속된다. 타이밍 T3에 데이타 신호의 입력이 수행되며, 타이밍 T2와 T4 사이에서 데이타 신호의 출력이 수행된다. 게다가, 데이타 프로세서에 접속된 외부 장비는 겸용 AD 단자에 출력된 신호가 어드레스 신호인지 데이타 신호인지의 여부가 ASTB 신호의 신호 레벨을 기초하여 통지된다.

상술된 바와 같이, 종래의 데이타 프로세서는 분리 버스 인터페이스 또는 다중 버스 인터페이스에 고정된다. 그러므로, 분리 버스 인터페이스를 갖는 외부 장비 및 다중 버스 인터페이스를 갖는 외부 장비를 포함하는 시스템이 단일 데이타 프로세서로 구성되는 경우, 외부 장비는 어드레스 신호 및 데이타 신호를 합성하는(예를 들어, 멀티플렉스 또는 선택) 버스 변환 회로를 통해 데이타 프로세서 사이에 접속되어야 한다.

마찬가지로, 데이타 프로세서가 다중 버스 인터페이스만을 가지는 경우, 분리 버스 인터페이스를 갖는 외부 장비는 어드레스 신호 및 데이타 신호를 분리하는 버스 변환 회로를 통해 데이타 프로세서 사이에 접속되어야 한다.

따라서, 종래의 분리형 버스 인터페이스는 다중형 버스 인터페이스를 갖는 외부 장비에 직접 접속될 수 없다. 게다가, 종래의 다중 버스 인터페이스는 분리 버스 인터페이스를 갖는 외부 장비에 직접 접속될 수 없다.

분리형 버스 및 다중형 버스 시스템용의 겸용 시스템을 제공하려는 시도가 행해졌다. 그러나, 이들 시스템은 여러가지 문제점을 갖는다.

예를 들어, 도1에 도시된 바와 같이, 일본 특허 공개 공보 제2-176959호에는 분리형 버스 제어 방법 및 다중형 버스 제어 방법 둘다를 위한 버스 선택 회로가 개시되어 있다.

상술된 종래의 시스템과 마찬가지로, 버스 선택 회로는 버스 제어부(BCU; 1), 실행부(EXU; 2), 하위 데이타 비트(D0-D7)용의 데이타 버스(3), 상위 데이타 비트( D8-D15)용의 데이타 버스(4), 하위 어드레스 비트(A0-A7)용의 어드레스 버스(5), 상위 어드레스 비트(A8-A19)용의 어드레스 버스(6), ASTB 단자(15), 데이타 신호 단자(16), 겸용 AD 단자(17) 및 어드레스 신호 단자(18)를 포함한다. 더우기, 버스 제어부는 도1에 도시된 바와 같이, AND 게이트(10) 및 NOR 게이트(11)에 출력을 제공하기 위한 플립 플롭(7)을 포함한다.

버스 선택 회로는 분리 버스 인터페이스와 다중 버스 인터페이스간을 전환할 수 있으며, 플립 플롭(7)에 세트된 값으로 분리 버스 인터페이스와 다중 버스 인터페이스를 전환시킴으로써 단일 데이타 프로세서와 2가지 형태의 인터페이스를 갖는 버스 인터페이스로 기능한다.

분리/다중 제어 방법을 전환하기 위해, 실행부(2)는 분리 버스 제어 시스템의 경우에는 플립 플롭(7)을 레벨 "1"로 세트시키거나, 다중 버스 제어 시스템의 경우에는 플립 플롭(7)을 레벨 "0"으로 리셋시킨다. 플립 플롭(7)의 출력 신호는 선정된 게이트 회로를 통해 선택 신호로서 데이타 신호 선택[예를 들어, 상위 데이타 신호(4) 및 하위 데이타 신호(3)의 선택]용의 선택기[AND 게이트(10) 및 선택기(13) 포함]에 입력되며, 하위 어드레스 신호(5) 및 상위 데이타 신호(4)를 선택하기 위한 선택기[NOR 게이트(11) 및 선택기(14) 포함]에 입력된다.

특히, AND 게이트(10)는 SB/MB 신호(8) 및 ASTB 신호를 입력하며 선택기(14)를 제어하며, 단자수를 증가시키지 않고서 데이타 신호의 버스 사이즈가 변하여 하나의 마이크로프로세서에 의해 다중 버스 제어 시스템 및 분리 버스 제어 시스템을 달성한다.

예를 들어, 분리형 I/O 인터페이스가 접속되는 경우, 플립 플롭(7)은 도2의 좌측 부분에 도시된 타이밍도에 따라 세트된다. 반대로, 다중형 I/O 인터페이스가 접속되는 경우, 플립 플롭(7)은 도2의 우측 부분에 따라 리셋된다.

그러나, 상술된 일본 특허 공개 공보 제2-176959호에는 분리 버스 인터페이스와 다중 버스 인터페이스를 전환함으로써 분리 버스 인터페이스를 갖는 외부 장비 및 다중 버스 인터페이스를 갖는 외부 장비에 접속될 수 있는 버스 선택 회로가 개시되어 있으며, 전체 버스 사이클[예를 들어, 4개의 클럭(Tl-T4), 도2에서 "X"로 표시도임]은 분리형 버스 인터페이스와 다중형 버스 인터페이스 간을 전환하는 것이 요구된다. 따라서, 버스 사이클 중에 판독도 기록도 수행되지 않으므로, 어떠한 판독 및 기록도 외부로 출력될 수 없다. 따라서, 스위칭 동작이 느리며 한 형태의 버스 인터페이스에서 다른 형태로의(예를 들어, 분리형에서 다중형으로) 전환이 방해된다.

그러므로, 버스 선택 회로는 동시에 분리형 버스 인터페이스 및 다중형 버스 인터페이스에 접속되지 않는다.

게다가, 플립 플롭이 필요하며, 한 형태의 인터페이스에서 다른 형태로 전환될 때마다 플립 플롭은 세트 및 리셋되어야 한다. 따라서, 종래의 구조는 규모가 커지며 비효율적이다.

종래 시스템의 상기 문제점을 고려하여, 본 발명의 목적은 어드레스 신호 및 데이타 신호를 출력하는 단자를 공유하고 시분할 방식으로 신호를 입력 및 출력함으로써 분리 버스 인터페이스 및 다중 버스 인터페이스를 동시에 제어하기 위한 데이타 프로세서를 제공하는 것이다.

본 발명의 다른 목적은 한 형태의 인터페이스에서 다른 형태로 전환함으로 인해 어떠한 버스 사이클도 손실되지 않고, 동시에 분리 버스 인터페이스 및 다중 버스 인터페이스를 제어하기 위한 데이타 프로세서를 제공하는 것이다.

본 발명의 또 다른 목적은 너무 크거나 복잡하지 않고, 분리 버스 인터페이스 및 다중 버스 인터페이스를 동시에 제어하기 위한 데이타 프로세서를 제공하는 것이다.

상기 목적을 달성하기 위해, 제1특징에 있어서, 본 발명은 어드레스 출력 타이밍 및 데이타 입력/출력 타이밍이 상이하며 어드레스 신호 단자 및 데이타 신호단자를 갖는 데이타 프로세서를 제공하는 것이다. 데이타 프로세서는 데이타 신호 및 어드레스 신호의 일부를 선택 및 출력하기 위한 선택기; 선택기의 출력에 접속된 겸용 어드레스-데이타 단자 - 선택기가 어드레스 신호를 선택하는 경우 선택기는 겸용 어드레스-데이타 단자에 어드레스 필드의 제1 부분을 출력함 -; 어드레스 필드의 제1 부분을 연속적으로 출력하기 위한 제1 어드레스 단자; 및 어드레스 필드의 제2부분을 연속적으로 출력하기 위한 제2어드레스 단자를 포함한다.

본 발명의 제2 특징에 있어서, 전용 어드레스 단자 및 다중 어드레스/데이타 단자를 갖는 장치에 접속되는 버스 제어부가 제공되는데, 상기 버스 제어부는, 선택기, 어드레스의 제1필드를 포함하며 상기 선택기에 접속되는 제1어드레스 버스, 선택기에 접속된 데이타 버스, 스트로브 신호를 발생하며, 스트로브 신호로 데이타 버스 및 제1어드레스 버스 중 하나를 선택하기 위한 스트로브 신호 발생기, 데이타 버스 및 제1어드레스 버스 중 선택된 하나에 신호를 출력하기 위한 제1출력 단자, 선택기에 의해 제1어드레스 버스에 선택적으로 결합되어 어드레스의 제1필드를 출력하기 위한 제1전용 어드레스 출력 단자, 및 어드레스의 제2필드를 포함하며 어드레스의 제2필드를 출력하기 위한 제2전용 어드레스 출력 단자에 결합되는 제2데이타 버스를 포함한다.

본 발명의 제3특징에 있어서, 프로세서 시스템은, 실행부 및 실행부로부터의 입력을 수신하기 위한 버스 제어부를 포함하되, 버스 제어부는, 분리형 입력/출력(I/O) 버스 인터페이스를 포함하는 주변 기기에 버스 제어부를 선택적으로 결합시키고, 다중형 I/O 버스 인터페이스를 포함하는 주변 기기에 버스 제어부를 선택적으로 결합시키기 위한 버스 인터페이스를 포함한다.

본 발명에 있어서, 데이타 프로세서는 선택기 내에 어드레스 신호 또는 데이타 신호 부분을 선택하는 것을 금지하기 위한 장치가 구비될 수도 있다. 선택이 금지되는 경우 선택기는 겸용 어드레스-데이타 단자에 데이타 신호를 접속할 수도 있다.

상기 구성에 따라, 본 발명은 분리 버스 인터페이스가 구비된 외부 장비 및 다중 버스 인터페이스가 구비된 외부 장비의 동시 접속이 가능하며 분리 버스 인터페이스 및 다중 버스 인터페이스를 동시에 제어하기 위한 데이타 프로세서를 제공하고, 한 형태의 인터페이스를 다른 형태의 인터페이스로 전환함에 따른 버스 사이클의 손실은 없다.

이제, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도1은 데이타 프로세서의 종래의 외부 버스 인터페이스 회로.

도2는 도1에 도시된 종래의 외부 버스 인터페이스 회로의 타이밍도.

도3은 본 발명의 제1실시예에 따른 데이타 프로세서의 외부 버스 인터페이스 회로.

도4는 분리형 I/O 인터페이스에 사용되는 외부 버스 인터페이스 회로를 나타낸 도면.

도5는 다중형 I/O 인터페이스에 사용되는 외부 버스 인터페이스 회로를 나타낸 도면.

도6은 분리형 I/O 인터페이스 및 다중형 I/O 인터페이스 모두에 사용되는 외부 버스 인터페이스 회로를 나타낸 도면.

도7은 도3에 도시된 본 발명에 따른 버스 인터페이스 회로의 동작을 설명하는 타이밍도.

도8은 본 발명의 제2실시예에 따른 데이타 프로세서의 외부 버스 인터페이스 회로를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

31 : 버스 제어부 32 : 실행부

33 : ASTB 신호 34 : 데이타 버스

35, 36 : 어드레스 버스 37 : 선택기

38 : ASTB 단자 39 : 겸용 AD 단자

40 : 어드레스 신호 단자 41 : 어드레스 신호 단자

1000 : 데이타 프로세서

이제, 특히 도3의 도면을 참조하면, 본 발명의 제1 실시예에 따른 데이타 프로세서(1000)가 도시되어 있다. 프로세서(1000)는 실행부(EXU; 32), 내부 데이타 버스(D0 내지 D7; 34), 내부 어드레스 버스(A0 내지 A7; 35), 내부 어드레스 버스(A8 내지 A15; 36), 어드레스 신호 단자(40) 및 어드레스 신호 단자(41)을 포함한다. 유사하게, ASTB 신호(라인; 33), 선택기(37) 및 겸용 AD 단자(39)는 도1에 대해 상술된 것과 동일한 기능을 갖는다.

본 발명에 따른 데이타 프로세서(1000)의 버스 제어부(BCU; 31), 버스(34 내지 36)는 EXU(32)에 접속된다. ASTB 신호(33)는 EXU(32)로부터 출력되며 다중형 버스 인터페이스에 필요한 신호이다.

ASTB 신호(33)은 논리 "1" 레벨(예를 들어, "하이")을 갖는 경우, 이것은 어드레스 신호가 겸용 AD 단자(39)로 출력되는 타이밍을 나타내며, ASTB 신호(33)가 논리 "0" 레벨(예를 들어, "로우")을 가지는 경우, 이것은 데이타 신호가 겸용 AD 단자(39)에 대해 입력 및 출력되는 타이밍을 나타낸다. 어드레스 스트로브(ASTB) 신호(33)는 데이타 신호 (D0 내지 D7) 및 어드레스 신호의 하위 비트 (A0 내지 A7)가 입력되는 선택기(37)의 선택 제어 신호로서 입력된다.

선택기(37)는 ASTB 신호(33)가 논리 "1" 레벨을 가지면, 어드레스 버스 (A0 내지 A7; 35)를 겸용 AD 단자(39)에 접속시키며, ASTB 신호(33)가 논리 "0" 레벨을 가지면, 데이타 버스 (D0 내지 D7; 34)를 겸용 AD 단자(39)에 접속시킨다.

동작시, ASTB 단자(38), 어드레스 신호 단자(40), 어드레스 신호 단자(41)의 타이밍 및 겸용 AD 단자(39)의 타이밍은 도7에 도시된 바와 같다. 종래의 시스템과는 다르게 버스(34, 35 및 36)의 신호, ASTB 신호(33) 및 겸용 AD 단자(39)는 접속되는 인터페이스 형태와는 상관없이 동일하다. 그러나, 종래의 시스템에서, 이들 출력은 도2 및 도7의 타이밍도와 비교하여 도시된 바와 같이, 접속되는 인터페이스의 형태에 따라 다르다.

더우기, 한 형태의 버스 인터페이스에서 다른 형태로 전환하는 동안 버스 사이클이 필요치 않으며, 도3에 도시된 바와 같이 본 발명의 실시예에서는 플립 플롭이 필요치 않다. 대신에, 버스 사이클의 타이밍을 전혀 손실하지 않고 한 형태의 인터페이스에서 다른 형태로 즉시 전환될 수도 있다(완전한 버스 사이클은 상관치 않는다).

제1실시예의 동작을 논의하기에 앞서, 그리고 도7의 타이밍도를 상세히 조사하기에 앞서, 본 발명에 분리형 버스 인터페이스만을 접속한 것이 도4에 도시되어 있다. 본 발명의 제1실시예에는 그러한 접속용의 플립 플롭이 필요치 않다.

더우기, 도5는 본 발명에 다중형 I/O 인터페이스만을 접속한 것을 도시하며, 도6은 분리형 I/O 인터페이스 및 다중형 버스 인터페이스를 갖는 시스템에 본 발명의 버스 제어부를 접속한 것을 도시한다.

이하, 도3 및 4 및 도7의 좌측을 참조하여, 분리형 버스 인터페이스의 동작 및 접속이 기술될 것이다. 분리형 버스 인터페이스는 단자로서 겸용 AD 단자(39), 어드레스 신호 단자(40) 및 어드레스 신호 단자(41)를 사용한다. 어드레스 신호의 출력의 경우, 어드레스 신호(A0 내지 A7 및 A8 내지 A15)의 하위측(비트) 및 상위측(비트)은 어드레스 신호 단자(40 및 41)로부터 출력된다.

데이타 신호가 입력 및 출력되면, 어드레스 신호에 의해 특정된 어드레스의 데이타가 겸용 AD 단자(39)에 접속된 외부(주변) 기기로부터 입력되어 버스(D0 내지 D7; 34)로 출력된다.

즉, 도7의 타이밍도에서, 데이타 B는 겸용 AD 단자(39)로부터의 데이타 입력 타이밍을 나타내며 데이타 신호는 타이밍 T3에서 입력된다. 또한, 데이타 C는 겸용 AD 단자(39)로부터의 데이타 출력 타이밍을 나타내며, 데이타 신호는 타이밍 T2와 T4 사이에서 출력된다. R/반전 W신호는 판독 및 기록 제어 신호를 나타낸다.

도7에 도시된 바와 같이, ASTB 신호(33) 이 논리 "1" 레벨을 가지는 경우, 타이밍 T1에서 겸용 AD 단자(39)로부터 어드레스 신호가 출력되지만, 데이타 프로세서(1000)가 타이밍 T1-T4에서 분리형 버스 인터페이스에 하위 어드레스 신호(A0 내지 A7)를 제공하기 때문에 아무런 문제도 존재하지 않는다. 간단히 말하면, 외부 장치는 아무 때나 어드레스 신호를 인식할 수 있다.

이하, 도3 및 도5 및 도7의 우측을 참조하여, 본 실시예에서의 다중형 인터페이스의 동작 및 접속이 기술될 것이다. 다중 인터페이스는 단자로서 ASTB 단자(38), 겸용 AD 단자(39), 및 어드레스 신호 단자(40)를 사용한다. 도7의 우측을 참조하면, ASTB 신호(33)는 타이밍 T1에서 논리 "1"레벨이 되며, 겸용 AD 단자(39)는 버스(A0 내지 A7; 35)에 접속되며, 어드레스 신호의 하위 8 비트 신호는 겸용 AD 단자(39)로 출력된다.

타이밍 T2와 T4 사이에서, ASTB 신호(33)는 논리 "0" 레벨(로우 레벨)이 되며, 겸용 AD 단자(39)는 버스(D0 내지 D7; 34)에 접속된다. 도7에 도시된 바와 같이, 다중 버스 인터페이스가 구비된 외부 기기로부터 겸용 AD 단자(39)를 통한 데이타 신호의 입력이 타이밍 T3에서 수햅되며, 다중 버스 인터페이스가 구비된 외부기기로의 데이타 신호 출력은 타이밍 T2와 T4 사이에서 수행된다. 최종적으로, 하위측 어드레스 신호(A0 내지 A7; 35) 및 데이타 신호(D0 내지 D7; 34)는 시분할에 기초하여 겸용 AD 단자(39)로부터 입력 및 출력된다. R/반전 W 신호는 판독 및 기록 제어 신호를 나타낸다.

신호가 입력 및 출력되면, 데이타 프로세서(1000)에 접속된 외부 기기는 AD 단자(39)로 출력되는 신호가 어드레스 신호인지 데이타 신호인지를 ASTB 신호(33)의 신호로부터 알게 될 것이다.

따라서, 본 실시예에서는 분리형 버스 인터페이스 및 다중형 버스 인터페이스를 동시에 제어할 수 있다. 그러므로, 분리 버스 인터페이스를 갖는 주변 기기 및 다중 버스 인터페이스를 갖는 주변 기기가 함께 존재하는 시스템에서는, 두 형태의 버스 인터페이스가 단일 데이타 프로세서 내에 직접 접속될 수 있으므로, 시스템 비용이 절감될 수 있다.

더우기, 제1실시예에서는 플립 플롭이 필요치 않으며(따라서 플립 플롭을 세트/리셋시키기 위한 스위칭 기능이 필요치 않다), 종래의 시스템에서와 같이, 분리형 I/O 인터페이스로부터 다중형 I/O 인터페이스로의 전환 중에 전체 버스 사이클[예를 들어, 4개의 클럭(T1-T4)]이 필요치 않다. 그러므로, 이러한 버스 사이클 중에 판독 및 기록이 발생될 수 있으며, 손실되는 시간은 없다. 그러므로, 본 발명의 구조가 소규모화되며, 전체 회로가 소형화될 있다.

[실시예 2]

도8은 본 발명의 제2실시예에 따른 데이타 프로세서(1000)의 외부 버스 인터페이스를 도시한다. 도8에서, 앞에서 참조된 도3에서와 동일한 기능을 갖는 소자에는 동일한 참조 번호가 적용된다.

간단히, 도8의 제2실시예의 주요 특징은 제1실시예에 대해 상술된 바와 같이 분리 전용 모드 또는 분리/다중 모드에서 BCU(31)를 사용하도록 오퍼레이터가 선택할 수 있다는 점이다. 이 모드들은 상세히 후술되는 R-S 플립 플롭(42)에 의해 선택된다. 특히, 분리/다중 모드는 플립 플롭(42)을 세트시킴으로써 선택되며, 분리 전용 노드는 플립 플롭을 리셋시킴으로써 선택된다. 따라서, 단자는 사용하기 유용하게 제조되며, 제1실시예에서와 같이 ASTB 신호(33)에 대해서만 독점적으로(예를 들어, 전용인) 사용되지는 않는다. 이것은 사용자의 가요성을 증대시킨다.

따라서, 제2실시예의 경우, ASTB 단자(38)는 다른 용도 및 목적에도 자유롭게 이용될 수 있으므로, 단순히 ASTB 단자(38)에만 전용되는 것은 아니다. 게다가, 시스템은 상술된 종래의 시스템에서와 같이, 분리 전용 모드 또는 상술된 분리/다중 모드에서 선택적으로 사용될 수 있다.

도8을 참조하면, 제2실시예의 구조는 플립 플롭(FF; 42), 2입력 AND 게이트(44), 2입력 OR 게이트(46) 및 버퍼 구성(20A)을 제공한다는 점에서 제1실시예의 구조와 다르다.

플립 플롭(FF; 42)은 양호하게는, 다중 버스 인터페이스가 사용될 때 EXU(32)에 의해 논리 "1" 레벨로 제어되며, 다중 버스 인터페이스가 사용되지 않을 때(예를 들어, 분리형 인터페이스가 사용됨) 논리 "0" 레벨로 제어되는 세트/리셋(S-R) FF이다.

FF(42)의 출력 신호(SEL; 43)는 논리 "1" 레벨을 가질 때의 분리/다중 버스를 선택하는 것, 및 논리 "0" 레벨을 가질 때의 분리 버스 인터페이스만을 선택하는 것을 나타낸다. SEL 신호(43)는 분리 버스 인터페이스 및 분리/다중 버스 인터페이스 전환용이다. 2입력 AND 게이트(44)는 FF(42)로부터의 어드레스 스트로브(ASTB) 신호(33) 및 SEL 신호(43)를 내부로 입력하며, 논리곱의 출력은 선택 제어 신호로서 선택기(37)에 입력된다.

더우기, 다른 목적용으로 단자를 자유롭게 사용하기 위해(따라서, 단순히 ASTB 단자에만 전용되지 않음) 버스(45)가 제공되며 EXU(32)에 의해 제어된다. 버스(45)는 도시된 바와 같이 구성된 지연 소자[예를 들어, 버퍼(47 및 48)]로 구성되는 버퍼 구성(20A)에 결합된다. 버퍼(47, 48)는 각각 제어 신호(49, 50)로 입력된다.

이하, 제2실시예의 동작이 기술될 것이다. 이 실시예의 동작은 상술된 제1실시예와 비교할 때, 선택기(37)의 제어 및 버퍼 구성(20A)을 사용하는 점에서만 상이하므로, 선택기(37)의 제어 이외의 설명은 간단화를 위해 생략되었다.

분리/다중 버스 인터페이스가 선택되는 경우, EXU(32)는 명령에 응답하여 FF(42)를 세트시키도록 신호를 출력한다. FF(42)는 세트되며, 출력 신호인 SEL 신호(43)는 논리 "1" 레벨이 된다. 2입력 AND 게이트(44)의 출력은 ASTB(33)의 논리 레벨과 동일한 레벨이 된다.

즉, 상술된 제1실시예에서와 같이, ASTB 신호(33)는 논리 "1" 레벨이 되며, 2입력 AND 게이트(44)의 출력은 논리 "1" 레벨이 되며, 선택기(37)는 하위 어드레스 버스(A0 내지 A7; 35)를 겸용 AD 단자(39)에 접속한다. ASTB 신호(33)가 논리 "0" 레벨이면, 선택기(37)는 데이타 신호의 데이타 버스(D0 내지 D7)를 겸용 AD 단자(39)에 접속한다.

반면에, 분리 버스 인터페이스만이 선택되면, EXU(32)는 명령에 응답하여 FF(42)를 리셋시키도록 신호를 출력한다. FF(42)가 리셋되면, SLE 신호(43)는 논리 "0" 레벨이 된다. 2입력 AND 게이트(44)의 출력은 논리 "0" 레벨로 고정된다. 선택기(37)는 항상 데이타 신호의 데이타 버스(D0 내지 D7)를 겸용 AD 단자(39)에 접속하며, 그 동작은 종래의 분리 버스 인터페이스에서와 동일하게 된다. 따라서, 버스 제어부는 스트로브가 턴오프되는 [FF(42)가 리셋되는] 분리 전용 모드 또는 스트로브가 턴온되는 [FF(42)가 세트되는] 분리 다중 모드에서 사용될 수 있다.

게다가, 버스(45)는 버퍼 구성(20A)에 입력을 제공한다. 버퍼(47, 48)는 예를 들어, 분리형 I/O 인터페이스가 접속되는지 또는 다중형 I/O 인터페이스가 접속되는지 및 따라서 ASTB 단자(38)가 필요한지 여부에 따라 실행을 위해 제어 신호(49, 50)를 선택적으로 수신한다.

OR 게이트(46)는 AND 게이트(44)로부터의 출력 및 버퍼(47)의 출력을 수신하여 논리곱의 출력을 단자(38)에 제공한다. 단자가 ASTB 단자로서 사용될 필요가 없으면, 단자(38)는 다른 I/O 단자로서 사용하는 것과 같은 다른 목적으로 사용될 수 있다. 따라서, 시스템의 효율 및 성능이 증가된다.

이러한 구조는 분리 전용 모드 [예를 들어, 스트로브 신호가 "오프"되며, FF(42)가 "리셋" 모드 상태로 됨] 또는 분리 또는 다중 모드 [예를 들어, FF(42)가 "세트" 모드 상태로 됨]에서 적절히 사용될 수 있다.

또한, 제2실시예에 있어서, ASTB 단자(38)는 겸용 기능을 갖지 않도록 구성된다. 그러나, 본 실시예에서 분리 버스 인터페이스만이 사용되면, ASTB 단자(38)가 불필요해지므로 단자가 그것에 할당된 추가 기능을 갖는다는 점을 언급할 필요는 없다.

상술된 바와 같이, 본 발명에 따르면, 외부 버스 인터페이스는 분리되며 어드레스 신호 출력용의 단자, 및 데이타 신호 출력용의 단자를 가지며, 선택기는 어드레스 신호 및 데이타 신호를 전환시킨다.

선택기는 어드레스 신호가 출력되는지 데이타 신호가 입력 및 출력되는지를 나타내는 신호에 의해 시분할에 기초하여 전환되며, 어드레스 신호 또는 데이타 신호는 데이타를 입력 및 출력하는 단자로부터 입력 및 출력된다. 이러한 구성으로 인해, 본 발명은 다중 버스 인터페이스 및 분리 버스 인터페이스가 단일 데이타 프로세서로 동시에 제어된다는 이점이 있다.

즉, 본 발명에 따르면, 다중 버스 인터페이스 및 분리 버스 인터페이스는 모두 동시에 제어될 수 있다. 그러므로, 다중 버스 인터페이스를 갖는 외부 기기 및 분리 버스 인터페이스를 갖는 외부 기기에 자유롭게 접속되는 시스템이 제공된다.

여러 양호한 실시예에 대해 본 발명이 기술되었지만, 본 발명의 기술 분야의 숙련자는 첨부된 특허 청구 범위의 사상 및 범위 내에서 본 발명이 변형될 수 있다는 것을 인지할 것이다. 예를 들어, BCU의 내부 폭은 16비트 이하로 적당히 변형될 수 있으므로 16비트로 한정되지는 않는다.

Claims

데이타 프로세서에 있어서, 어드레스 스트로브 신호에 의하여 데이타 신호 및 어드레스 신호의 일부를 선택적으로 출력하기 위한 선택기; 상기 선택기의 출력에 접속된 겸용 어드레스-데이타 단자 - 상기 선택기가 상기 어드레스 신호를 선택하는 경우, 상기 선택기는 상기 겸용 어드레스-데이타 단자에 어드레스 필드의 제1부분을 출력함 -; 상기 어드레스 필드의 상기 제1부분을 연속적으로 출력하기 위한 제1어드레스 단자; 및 상기 어드레스 필드의 제2부분을 연속적으로 출력하기 위한 제2어드레스 단자를 포함하는 것을 특징으로 하는 데이타 프로세서.
제1항에 있어서, 상기 어드레스 신호의 상기 일부는 상기 데이타 신호와 동일한 비트 폭을 가지며, 상기 데이타 프로세서는, 상기 겸용 어드레스-데이타 버스 단자가 어드레스 버스 또는 데이타 버스 단자로서 기능하는지를 식별하기 위한 스트로브 신호를 출력하기 위한 스트로브 단자를 더 포함하는 것을 특징으로 하는 데이타 프로세서.
제2항에 있어서, 상기 선택기를 금지하는 수단; 및 상기 선택기 금지 수단에 응답하여 상기 스트로브 신호를 무효화시키기 위한 논리 게이트를 더 포함하는 것을 특징으로 하는 데이타 프로세서.
제3항에 있어서, 상기 금지 수단은 플립 플롭을 포함하는 것을 특징으로 하는 데이타 프로세서.
제3항에 있어서, 상기 논리 게이트는 AND 게이트를 포함하는 것을 특징으로 하는 데이타 프로세서.
제3항에 있어서, 상기 논리 게이트로부터 제1입력을 수신하기 위한 OR 게이트; 및 상기 OR 게이트에 제2입력을 제공하는 버스를 더 포함하며, 상기 AND 게이트는 상기 겸용 어드레스-데이타 버스 단자가 어드레스 버스 또는 데이타 버스 단자로서 기능하는지에 따라 출력을 발하는 것을 특징으로 하는 데이타 프로세서.
제3항에 있어서, 상기 스트로브 단자는 제1모드에서는 스트로브 단자로서 기능하며, 제2모드에서는 입력/출력(I/O) 단자로서 기능하는 것을 특징으로 하는 데이타 프로세서.
제6항에 있어서, 버퍼 구성은 상기 버스로부터 입력을 수신하기 위한 제1 및 제2버퍼를 포함하되, 상기 버퍼 구성은 상기 OR 게이트에 상기 제2입력으로서 상기 버스의 신호를 제공하며, 상기 제1 및 제2버퍼 중 하나는 제1방향에서의 입력을 수신하기 위한 것이며, 상기 제1 및 제2버퍼 중 나머지 하나는 제2방향에서의 입력을 수신하기 위한 것을 특징으로 하는 데이타 프로세서.
제1항에 있어서, 상기 선택기는 멀티플렉서를 포함하는 것을 특징으로 하는 데이타 프로세서.
버스 제어기에 있어서, 어드레스 스트로브 신호를 수신하는 어드레스 스트로브 입력 노드; 상기 어드레스 스트로브 입력 노드에 결합된 어드레스 스트로브 출력 단자; 제1데이타 비트 수로 이루어진 데이타를 수신하는 데이타 입력 노드 세트; 제2어드레스 비트 수로 이루어진 어드레스 정보의 제1부분을 수신하는 제1어드레스 입력 노드 세트 - 상기 제1데이타 비트 수는 상기 제2어드레스 비트 수와 동일함 -; 상기 제1어드레스 입력 노드 세트에 결합된 제1어드레스 출력 단자 세트; 상기 어드레스 정보의 제2부분을 수신하는 제2어드레스 입력 노드 세트; 상기 제2어드레스 노드 세트에 결합된 제2어드레스 출력 단자 세트; 어드레스-데이타 겸용 단자 세트; 및 상기 어드레스 스트로브 신호가 제1논리 레벨을 가지는 경우 상기 어드레스 데이타 겸용 단자 세트에 상기 제1어드레스 입력 노드 세트를 선택 및 결합시키며, 상기 어드레스 스트로브 신호가 제2논리 레벨을 가지는 경우 상기 어드레스-데이타 겸용 단자 세트에 상기 데이타 입력 노드 세트를 선택 및 결합시키는 선택기를 포함하는 것을 특징으로 하는 버스 제어기.
버스 제어기에 있어서, 어드레스 스트로브 신호에 의하여 데이타 신호 및 어드레스 신호의 일부를 선택적으로 출력하기 위한 선택기; 상기 선택기의 출력에 접속된 겸용 어드레스-데이타 단자 - 상기 선택기가 상기 어드레스 신호를 선택하는 경우, 상기 선택기는 상기 겸용 어드레스-데이타 단자에 어드레스 필드의 제1부분을 출력함 -; 상기 어드레스 필드의 상기 제1부분을 연속적으로 출력하기 위한 제1어드레스 단자; 및 상기 어드레스 필드의 제2부분을 연속적으로 출력하기 위한 제2어드레스 단자를 포함하는 것을 특징으로 하는 버스 제어기.
제11항에 있어서, 상기 어드레스 신호의 상기 일부는 상기 데이타 신호와 동일한 비트 폭을 가지며, 상기 버스 제어기는, 상기 겸용 어드레스-데이타 버스 단자가 어드레스 버스 또는 데이타 버스 단자로서 기능하는지를 식별하기 위한 스트로브 신호를 출력하기 위한 스트로브 단자를 더 포함하는 것을 특징으로 하는 버스 제어기.
제12항에 있어서, 상기 선택기를 금지하기 위한 스위치; 및 상기 선택기를 금지하기 위한 스위치에 응답하여 상기 스트로브 신호를 무효화시키기 위한 논리 게이트를 더 포함하는 것을 특징으로 하는 버스 제어기.
제13항에 있어서, 상기 스위치는 플립 플롭을 포함하며, 상기 논리 게이트는 AND 게이트를 포함하는 것을 특징으로 하는 버스 제어기.
제13항에 있어서, 상기 논리 게이트로부터 제1입력을 수신하기 위한 OR 게이트; 및 상기 OR 게이트에 제2 입력을 제공하는 버스를 포함하며, 상기 AND 게이트는 상기 겸용 어드레스-데이타 버스 단자가 어드레스 버스 또는 데이타 버스 단자로서 기능하는 지에 따라 출력을 발하는 것을 특징으로 하는 버스 제어기.
제12항에 있어서, 상기 스트로브 단자는 제1모드에서는 스트로브 단자로서 기능하며, 제2모드에서는 입력/출력(I/O) 단자로서 기능하는 것을 특징으로 하는 버스 제어기.
제15항에 있어서, 버퍼 구성은 제1 및 제2버퍼를 포함하며, 상기 제1 및 제2버퍼 중 하나는 제1방향에서의 입력을 수신하기 위한 것이며, 상기 제1 및 제2버퍼 중 나머지 하나는 제2방향에서의 입력을 수신하기 위한 것을 특징으로 하는 버스 제어기.
전용(dedicated) 어드레스 단자 및 다중 어드레스/데이타 단자를 모두 갖는 장치에 접속하기 위한 버스 제어부에 있어서, 선택기; 제1어드레스 필드를 포함하며, 상기 선택기에 접속되는 제1 어드레스 버스; 상기 선택기에 접속된 데이타 버스; 스트로브 신호를 발생하여, 상기 스트로브 신호를 이용하여 상기 데이타 버스 또는 상기 제1어드레스 버스 증 하나를 선택하기 위한 스트로브 신호 발생기; 상기 선택기에 의해 상기 제1어드레스 버스에 선택적으로 결합되어, 상기 어드레스의 제1필드를 출력하기 위한 제1전용 어드레스 출력 단자; 및 상기 어드레스의 제2 필드를 출력하기 위한 제2전용 어드레스 출력 단자에 결합되는 상기 어드레스의 제2필드를 포함하는 제2데이타 버스를 포함하는 것을 특징으로 하는 버스 제어부.
제18항에 있어서, 상기 데이타 버스가 선택되는지 또는 상기 제1어드레스 버스가 선택되는지를 상기 스트로브 신호로부터 판정하기 위한 수단을 더 포함하는 것을 특징으로 하는 버스 제어부.
제18항에 있어서, 상기 스트로브 신호를 금지하기 위한 수단을 더 포함하는 것을 특징으로 하는 버스 제어부.
제20항에 있어서, 상기 금지 수단은 외부적으로 인가된 제어 신호와 상기 스트로브 신호를 앤딩(ANDing)하는 AND 게이트를 더 포함하는 것을 특징으로 하는 버스 제어부.
외부 주변 기기에 결합되는 프로세서 시스템에 있어서, 실행부; 및 상기 실행부로부터 입력을 수신하기 위한 버스 제어부를 포함하되, 상기 버스 제어부는 분리형 입력/출력(I/O) 버스 인터페이스를 포함하는 주변기기에 상기 버스 제어부를 선택적으로 결합시키며, 다중형 I/O 버스 인터페이스를 포함하는 주변 기기에 상기 버스 제어부를 선택적으로 결합시키기 위한 버스 인터페이스 수단을 포함하는 것을 특징으로 하는 프로세서 시스템.
제22항에 있어서, 상기 버스 인터페이스 수단은 데이타 신호 및 어드레스 신호의 일부를 선택 및 출력하기 위한 선택기; 및 상기 선택기의 출력에 접속된 겸용 어드레스-데이타 단자를 포함하되, 상기 선택기가 상기 어드레스 신호를 선택하는 경우, 상기 선택기는 상기 겸용 어드레스-데이타 단자에 어드레스 필드의 제1부분을 출력하는 것을 특징으로 하는 프로세서 시스템.
제23항에 있어서, 상기 버스 인터페이스 수단은 상기 어드레스 필드의 상기 제1부분을 연속적으로 출력하기 위한 제1어드레스 단자; 및 상기 어드레스 필드의 제2부분을 연속적으로 출력하기 위한 제2어드레스 단자를 더 포함하는 것을 특징으로 하는 프로세서 시스템.
제22항에 있어서, 상기 버스 인터페이스 수단은 버스 사이클을 중단시키지 않고 상기 분리형 I/O 버스 인터페이스와 다중형 I/O 버스 인터페이스를 상호 전환시키는 것을 특징으로 하는 프로세서 시스템.
어드레스 스트로브 신호 - 상기 어드레스 스트로브 신호는 어드레스 신호를 출력하는 것을 나타내는 제1논리 레벨 및 데이타 신호를 출력하는 것을 나타내는 제2논리 레벨을 가짐 -, 데이타 신호 및 어드레스 신호 - 상기 어드레스 신호는 제1 및 제2부분을 포함함 -에 응답하여 버스를 구동하는 버스 제어기에 있어서, 상기 어드레스 스트로브 신호가 공급되는 제1입력 노드; 상기 데이타 신호가 공급되는 제2입력 노드 세트; 상기 어드레스 신호의 상기 제1부분이 공급되는 제3입력 노드 세트; 상기 어드레스 신호의 상기 제2부분이 공급되는 제4입력 노드 세트; 상기 어드레스 스트로브 신호가 어드레스 스트로브 단자에 나타나도록 상기 제1입력 노드에 결합된 어드레스 스트로브 단자; 제1단자 세트; 상기 제1입력노드, 상기 제2입력 노드 세트, 상기 제3입력 노드 세트 및 상기 제1단자 세트에 결합되어, 상기 어드레스 스트로브 신호의 상기 제1논리 레벨에 응답하여 상기 제3입력 노드 세트와 상기 제1단자 세트 사이에 전기 경로를 형성하여 상기 어드레스 스트로브 신호의 상기 제1논리 레벨 동안에 상기 어드레스 신호의 상기 제1부분이 상기 제1단자 세트에 나타날 수 있게 하며, 상기 어드레스 스트로브 신호의 상기 제2논리 레벨에 응답하여 상기 제2입력 노드 세트와 상기 제1단자 세트 사이에 전기 경로를 형성하여 상기 어드레스 스트로브 신호의 상기 제2논리 레벨 동안에 상기 데이타 신호가 상기 제1단자 세트에 나타날 수있게 하는 선택기; 상기 어드레스 스트로브 신호가 제1논리 레벨을 가질 때뿐만 아니라 상기 어드레스 스트로브 신호가 상기 제2논리 레벨을 가질 때에도 상기 어드레스 신호의 상기 제1부분이 제2단자 세트에서 나타나도록 상기 제3입력 노드 세트에 결합된 제2단자 세트; 및 상기 어드레스 신호의 상기 제2부분이 제3단자 세트에 나타나도록 상기 제4입력 노드 세트에 결합된 제3단자 세트를 포함하는 것을 특징으로 하는 버스 제어기.
제26항에 있어서, 상기 어드레스 신호의 상기 제1부분은 상기 데이타 신호의 비트 수와 동일한 비트 수를 갖는 것을 특징으로 하는 버스 제어기.
제27항에 있어서, 상기 어드레스 신호의 상기 제1부분은 상기 어드레스 신호의 하위측(low order)을 포함하고, 상기 어드레스 신호의 상기 제2부분은 상기 어드레스 신호의 상위측(high order)을 포함하는 것을 특징으로 하는 버스 제어기.
제26항에 있어서, 상기 어드레스 스트로브 단자, 상기 제1단자 세트 및 상기 제3단자 세트는 각각 제어 라인, 제1 버스 및 제2버스를 통해 다중형 주변부의 어드레스 스트로브 입력 단자, 어드레스-데이타 다중 입력 단자 세트 및 어드레스 입력 단자 세트에 선택적으로 접속되며, 상기 제1, 제2 및 제3단자 세트는 각각 상기 제1버스, 제3버스 및 상기 제2버스를 통해 분리형 주변부의 데이타 입력 단자 세트, 제1어드레스 입력 단자 세트 및 제2어드레스 입력 단자 세트에 선택적으로 결합되는 것을 특징으로 하는 버스 제어기.
제29항에 있어서, 상기 버스 제어기는 상기 다중형 주변부 및 상기 분리형 주변부 양자를 구비하는 시스템에서 채용되는 것을 특징으로 하는 버스 제어기.