JP2536609B2 - バス選択回路 - Google Patents
バス選択回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明のバス選択回路に関し、特にマイクロプロセッ
サのバスを制御するバス選択回路に関する。
サのバスを制御するバス選択回路に関する。
従来、外部記憶装置に蓄積された命令コードやデータ
によりプログラム制御されるマイクロプロセッサにおい
て、外部記憶装置のプログラム格納領域を指定する複数
ビットのアドレス信号の一部の信号端子或は全ての信号
端子と命令コードやデータを入出力する信号端子とを共
有し、アドレス信号と命令コードやデータとを時分割し
て入出力する従来のバス選択回路では、命令コードやデ
ータを入出力する信号端子のバスのビット幅（バスサイ
ズ）を与えられた命令により、または集積回路製作時に
おいて選択している。
によりプログラム制御されるマイクロプロセッサにおい
て、外部記憶装置のプログラム格納領域を指定する複数
ビットのアドレス信号の一部の信号端子或は全ての信号
端子と命令コードやデータを入出力する信号端子とを共
有し、アドレス信号と命令コードやデータとを時分割し
て入出力する従来のバス選択回路では、命令コードやデ
ータを入出力する信号端子のバスのビット幅（バスサイ
ズ）を与えられた命令により、または集積回路製作時に
おいて選択している。
例えば、従来のマイクロプロセッサではデータ信号の
バスサイズを８ビットから16ビットに切り換えることが
できたが、そのバス制御方式はデータ信号端子とアドレ
ス信号端子とを共用し時分割に使用するマルチプレック
スバス制御方式に固定されている。
バスサイズを８ビットから16ビットに切り換えることが
できたが、そのバス制御方式はデータ信号端子とアドレ
ス信号端子とを共用し時分割に使用するマルチプレック
スバス制御方式に固定されている。
上述した外部記憶装置に蓄積された命令コードやデー
タによりプログラム制御されるマイクロプロセッサで
は、一般的にこのプログラムコードの基本的なビット長
が決まっており、命令やデータを規定するコードはこの
基本単位の倍数となっている。従って、この基本単位の
ビット数（バスサイズ）の入出力端子をもってデータや
実行命令コードに相当するビット分を時分割に入出力し
ている。
タによりプログラム制御されるマイクロプロセッサで
は、一般的にこのプログラムコードの基本的なビット長
が決まっており、命令やデータを規定するコードはこの
基本単位の倍数となっている。従って、この基本単位の
ビット数（バスサイズ）の入出力端子をもってデータや
実行命令コードに相当するビット分を時分割に入出力し
ている。
また、前記外部記憶装置のプログラム格納領域を指定
するアドレス情報もマイクロプロセッサが出力している
が、このアドレス情報の出力端子を前記命令やデータ入
出力端子と兼用して時分割に出力するバス制御方式（マ
ルチプレックスバス制御方式）と、専用のアドレス出力
端子を備えるバス制御方式（セパレートバス制御方式）
とがある。
するアドレス情報もマイクロプロセッサが出力している
が、このアドレス情報の出力端子を前記命令やデータ入
出力端子と兼用して時分割に出力するバス制御方式（マ
ルチプレックスバス制御方式）と、専用のアドレス出力
端子を備えるバス制御方式（セパレートバス制御方式）
とがある。
データの基本ビット長、いわゆるバスサイズやマルチ
プレックスバス制御方式やセパレートバス制御方式は、
命令の処理実行の速度に対する要請やマイクロプロセッ
サを応用したシステムの規模によって選択されるが、大
規模集積回路で構成されるマイクロプロセッサでは外部
端子数の制限もあり、バスサイズやバス制御方式はこれ
らの要請に基づきそれぞれ別個に対応している。
プレックスバス制御方式やセパレートバス制御方式は、
命令の処理実行の速度に対する要請やマイクロプロセッ
サを応用したシステムの規模によって選択されるが、大
規模集積回路で構成されるマイクロプロセッサでは外部
端子数の制限もあり、バスサイズやバス制御方式はこれ
らの要請に基づきそれぞれ別個に対応している。
しかしながら、マイクロプロセッサをとりまく外部環
境となる周辺デバイスもバスサイズやバス制御方式に密
接に対応しており、種々の環境に対し共通のマイクロプ
ロセッサでは適用しにくい欠点がある。
境となる周辺デバイスもバスサイズやバス制御方式に密
接に対応しており、種々の環境に対し共通のマイクロプ
ロセッサでは適用しにくい欠点がある。
本発明の目的は、かかるマルチプレックスバス制御方
式およびセパレートバス制御方式共に一つのマイクロプ
ロセッサで対応することのできるバス選択回路を提供す
ることにある。
式およびセパレートバス制御方式共に一つのマイクロプ
ロセッサで対応することのできるバス選択回路を提供す
ることにある。
本発明のバス選択回路は、バスコントロールユニット
とエグゼキュートユニットを有し、外部記憶装置に蓄積
された命令コードやデータによりプログラム制御される
マイクロプロセッサのバス選択回路において、前記外部
記憶装置のプログラム格納領域を指定する複数ビットの
アドレス信号の一部の信号端子或は全ての信号端子と前
記命令コードやデータを入出力する信号端子とを共有
し、前記アドレス信号と前記命令コードやデータとを時
分割に入出力する手段と、前記命令コードやデータを入
出力する信号端子数の語長を縮小し、前記アドレス信号
の信号端子をわけて、前記アドレス信号と前記命令コー
ドやデータとを同時に入出力する手段とを前記バスコン
トロールユニットに有し、これら両手段を前記エグゼキ
ュートユニットからの制御信号により駆動するように構
成される。
とエグゼキュートユニットを有し、外部記憶装置に蓄積
された命令コードやデータによりプログラム制御される
マイクロプロセッサのバス選択回路において、前記外部
記憶装置のプログラム格納領域を指定する複数ビットの
アドレス信号の一部の信号端子或は全ての信号端子と前
記命令コードやデータを入出力する信号端子とを共有
し、前記アドレス信号と前記命令コードやデータとを時
分割に入出力する手段と、前記命令コードやデータを入
出力する信号端子数の語長を縮小し、前記アドレス信号
の信号端子をわけて、前記アドレス信号と前記命令コー
ドやデータとを同時に入出力する手段とを前記バスコン
トロールユニットに有し、これら両手段を前記エグゼキ
ュートユニットからの制御信号により駆動するように構
成される。
次に、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例を示すマイクロプロセッサ
のバス選択回路図である。
のバス選択回路図である。
第１図に示すように、マイクロプロセッサはデータの
送受を制御するバスコントロールユニット（以下、BCU
と称す）１と、命令の実行や演算等を制御するエクゼキ
ュートユニット（以下、EXUと称す）２とで構成され、
外部記憶装置（図示省略）にデータを書き込んだり、記
憶されているデータを読み出したりする。このマイクロ
プロセッサのBCU1内部のデータ信号のバスサイズは16ビ
ット幅であり、内部のアドレス信号のバスサイズは20ビ
ット幅である。
送受を制御するバスコントロールユニット（以下、BCU
と称す）１と、命令の実行や演算等を制御するエクゼキ
ュートユニット（以下、EXUと称す）２とで構成され、
外部記憶装置（図示省略）にデータを書き込んだり、記
憶されているデータを読み出したりする。このマイクロ
プロセッサのBCU1内部のデータ信号のバスサイズは16ビ
ット幅であり、内部のアドレス信号のバスサイズは20ビ
ット幅である。
かかるマイクロプロセッサのBCU1において、バス３は
以下８ビット（D0〜D7）のデータバス、バス４は上位８
ビット（D8〜D15）のデータバス、バス５は下位８ビッ
ト（A0〜A7）のアドレスバス、バス６は上位12ビット
（A8〜A19）のアドレスバスであり、これらバス３〜６
は共にEXU2に接続されている。また、FF7はEXU2によ
り、セパレートバス制御方式の場合セットされ１レベル
となり、マルチプレックスバス制御方式の場合リセット
され０レベルとなるフリップフロップである。このフリ
ップフロップ７の出力信号（SB/MB）８は１レベルでは
セパレートバス制御を、０レベルではマルチプレックス
バス制御を示し、セパレートバス制御方式とマルチプレ
ックス制御方式を切換えるための信号である。また、HB
/LB信号９はEXU2より出力されたセパレートバス制御の
場合に必要な信号であり、１レベルの場合にはバス４に
マイクロプロセッサ外部の端子からデータを入出力する
場合を示し、０レベルの場合にはバス３にマイクロプロ
セッサ外部の端子からデータを入出力する場合を示す。
２入力ANDゲート10はSB/MB信号８とHB/LB信号９とを入
力し、セレクタ13を制御する。このセレクタ13は制御入
力が１レベルのとき、バス（D8−D15）４をデータ信号
端子16に接続し、制御入力が０レベルのとき、バス（D0
−D7）３をデータ信号端子DA16に接続する。一方、２入
力NORゲート11はSB/MB信号８とアドレスストローブ信号
（ASTB）12とを入力し、その出力によりセレクタ14を制
御する。このセレクタ14は制御入力が１レベルのとき、
バス（D8〜D15）４をAD兼用端子17を接続し、制御入力
が０レベルのとき、バス（A0〜A7）５をAD兼用端子17に
接続する。特に、AD兼用端子17は８ビット幅で、セパレ
ートバス制御方式のときは下位のアドレス信号を出力
し、マルチプレックスバス制御方式のときは下位のアド
レス信号と上位のデータ信号を時分割で出力する。
以下８ビット（D0〜D7）のデータバス、バス４は上位８
ビット（D8〜D15）のデータバス、バス５は下位８ビッ
ト（A0〜A7）のアドレスバス、バス６は上位12ビット
（A8〜A19）のアドレスバスであり、これらバス３〜６
は共にEXU2に接続されている。また、FF7はEXU2によ
り、セパレートバス制御方式の場合セットされ１レベル
となり、マルチプレックスバス制御方式の場合リセット
され０レベルとなるフリップフロップである。このフリ
ップフロップ７の出力信号（SB/MB）８は１レベルでは
セパレートバス制御を、０レベルではマルチプレックス
バス制御を示し、セパレートバス制御方式とマルチプレ
ックス制御方式を切換えるための信号である。また、HB
/LB信号９はEXU2より出力されたセパレートバス制御の
場合に必要な信号であり、１レベルの場合にはバス４に
マイクロプロセッサ外部の端子からデータを入出力する
場合を示し、０レベルの場合にはバス３にマイクロプロ
セッサ外部の端子からデータを入出力する場合を示す。
２入力ANDゲート10はSB/MB信号８とHB/LB信号９とを入
力し、セレクタ13を制御する。このセレクタ13は制御入
力が１レベルのとき、バス（D8−D15）４をデータ信号
端子16に接続し、制御入力が０レベルのとき、バス（D0
−D7）３をデータ信号端子DA16に接続する。一方、２入
力NORゲート11はSB/MB信号８とアドレスストローブ信号
（ASTB）12とを入力し、その出力によりセレクタ14を制
御する。このセレクタ14は制御入力が１レベルのとき、
バス（D8〜D15）４をAD兼用端子17を接続し、制御入力
が０レベルのとき、バス（A0〜A7）５をAD兼用端子17に
接続する。特に、AD兼用端子17は８ビット幅で、セパレ
ートバス制御方式のときは下位のアドレス信号を出力
し、マルチプレックスバス制御方式のときは下位のアド
レス信号と上位のデータ信号を時分割で出力する。
前述したASTB信号12はEXU2から供給され、マイクロプ
ロセッサの外部端子であるASTB端子15から外部記憶装置
に対して送出されるマルチプレックスバス制御方式の場
合に必要な信号である。このASTB信号12が１レベルのと
きには端子AD兼用端子17にアドレス信号が出力されるタ
イミングを示し、また０レベルのときはAD兼用端子17に
データ信号が出力されるタイミングを示している。更
に、前述したアドレス信号端子18もマイクロプロセッサ
の外部端子であり、バス（A8−A19）６に接続されてい
る。
ロセッサの外部端子であるASTB端子15から外部記憶装置
に対して送出されるマルチプレックスバス制御方式の場
合に必要な信号である。このASTB信号12が１レベルのと
きには端子AD兼用端子17にアドレス信号が出力されるタ
イミングを示し、また０レベルのときはAD兼用端子17に
データ信号が出力されるタイミングを示している。更
に、前述したアドレス信号端子18もマイクロプロセッサ
の外部端子であり、バス（A8−A19）６に接続されてい
る。
以下、上述した両制御方式のそれぞれに切換えたとき
の動作について説明する。
の動作について説明する。
まず、セパレートバス制御方式に切り換えたときの動
作を述べる。
作を述べる。
この場合、マイクロプロセッサに接続されるメモリ装
置等の外部機器は、アドレス信号が示すひとつの番地に
ついて、８ビット幅のデータ信号を持つものとする。
置等の外部機器は、アドレス信号が示すひとつの番地に
ついて、８ビット幅のデータ信号を持つものとする。
セパレートバス制御方式に切換える場合は、命令等に
よってEXU2がフリップフロップ７をセットするための信
号を出力する。セットされたフリップフロップ７によ
り、SB/MB信号８が１レベルになり、セパレートバス制
御を示す。
よってEXU2がフリップフロップ７をセットするための信
号を出力する。セットされたフリップフロップ７によ
り、SB/MB信号８が１レベルになり、セパレートバス制
御を示す。
第２図は第１図に示すバス選択回路をかかるセパレー
トバス制御方式に切換えたときのタイミング図である。
トバス制御方式に切換えたときのタイミング図である。
第２図に示すように、T1〜T4はマイクロプロセッサの
同期をとるクロックＡのタイミングを示し、この４つの
タイミングで１バスサイクルとなる。このとき、前述し
たEXU2は、HB/LB信号９が１レベルのとき、バス（D8−D
15）４を介して、またHB/LB信号９が０レベルのとき、
バス（D0−D7）３を介してデータ信号Ｂの入力をタイミ
ングT3の間に行い、一方データ信号Ｃの出力をタイミン
グT1からT4の間におこなう。また、アドレス信号Ｄの出
力はバス（A0−A7）５およびバス（A8−A19）６を介し
てタイミングT1からT4の間に行われる。
同期をとるクロックＡのタイミングを示し、この４つの
タイミングで１バスサイクルとなる。このとき、前述し
たEXU2は、HB/LB信号９が１レベルのとき、バス（D8−D
15）４を介して、またHB/LB信号９が０レベルのとき、
バス（D0−D7）３を介してデータ信号Ｂの入力をタイミ
ングT3の間に行い、一方データ信号Ｃの出力をタイミン
グT1からT4の間におこなう。また、アドレス信号Ｄの出
力はバス（A0−A7）５およびバス（A8−A19）６を介し
てタイミングT1からT4の間に行われる。
まず、SB/MB信号８によりゲート11の出力は０レベル
なので、AD兼用端子17はバス（A0−A7）５に接続され、
下位８ビットのアドレス信号が出力される。
なので、AD兼用端子17はバス（A0−A7）５に接続され、
下位８ビットのアドレス信号が出力される。
また、アドレス信号ＤはAD兼用端子17およびアドレス
信号端子18のアドレス信号の出力のタイミングを示して
おり、タイミングT1からタイミングT4の間、バス（A0−
A7）５およびバス（A8−A19）６に20ビット幅のアドレ
ス信号が出力され、そのままAD兼用端子17およびアドレ
ス信号端子18にアドレス信号が出力される。
信号端子18のアドレス信号の出力のタイミングを示して
おり、タイミングT1からタイミングT4の間、バス（A0−
A7）５およびバス（A8−A19）６に20ビット幅のアドレ
ス信号が出力され、そのままAD兼用端子17およびアドレ
ス信号端子18にアドレス信号が出力される。
一方、データ信号の下位８ビットを入出力する場合に
は、EXU2はHB/LB信号９を０レベルとする。これによりA
NDゲート10は０レベルを出力するので、セレクタ13によ
りバス（D0−D7）３はデータ信号端子16に接続される。
従って、データ信号端子16に接続された外部機器からア
ドレス信号によって指定されたアドレスのデータがバス
（D0−D7）３へ入出力される。
は、EXU2はHB/LB信号９を０レベルとする。これによりA
NDゲート10は０レベルを出力するので、セレクタ13によ
りバス（D0−D7）３はデータ信号端子16に接続される。
従って、データ信号端子16に接続された外部機器からア
ドレス信号によって指定されたアドレスのデータがバス
（D0−D7）３へ入出力される。
すなわち、データＢはデータ信号端子16からのデータ
入力のタイミングを示しており、タイミングT3でデータ
信号は入力される。また、データＣはデータ信号端子16
からのデータ出力タイミングを示しており、タイミング
T1からT4の間でデータ信号は出力される。
入力のタイミングを示しており、タイミングT3でデータ
信号は入力される。また、データＣはデータ信号端子16
からのデータ出力タイミングを示しており、タイミング
T1からT4の間でデータ信号は出力される。
このようにして、セパレートバス制御方式における１
バスサイクルが終了すると、次のバスサイクルでデータ
信号の上位８ビットを入出力する。次のバスサイクルで
EXU2はHB/LB信号９を１レベルにすると、SB/MB信号８が
１レベルになっているので、これによりANDゲート10は
１レベルを出力し、セレクタ13によりバス（D8−D15）
４はデータ信号端子16に接続される。すなわち、データ
信号端子16に接続された外部機器からアドレス信号によ
って指定されたアドレスのデータ信号がバス（D8−D1
5）４へ入出力される。このときEXU2は、アドレス信号
が上位８ビットのデータがあるアドレスを指定するよう
に出力しなければならない。
バスサイクルが終了すると、次のバスサイクルでデータ
信号の上位８ビットを入出力する。次のバスサイクルで
EXU2はHB/LB信号９を１レベルにすると、SB/MB信号８が
１レベルになっているので、これによりANDゲート10は
１レベルを出力し、セレクタ13によりバス（D8−D15）
４はデータ信号端子16に接続される。すなわち、データ
信号端子16に接続された外部機器からアドレス信号によ
って指定されたアドレスのデータ信号がバス（D8−D1
5）４へ入出力される。このときEXU2は、アドレス信号
が上位８ビットのデータがあるアドレスを指定するよう
に出力しなければならない。
以上のように、バスサイクルを２回繰り返すことによ
り、16ビット幅のデータ信号をマイクロプロセッサに入
力することができる。
り、16ビット幅のデータ信号をマイクロプロセッサに入
力することができる。
次に、マイクロプロセッサの制御方式をマルチプレッ
クスバス制御方式に切り換えたときの動作を述べる。
クスバス制御方式に切り換えたときの動作を述べる。
この場合、マイクロプロセッサに接続される外部機器
はアドレス信号が示すひとつの番地について16ビット幅
のデータ信号を持つものとする。
はアドレス信号が示すひとつの番地について16ビット幅
のデータ信号を持つものとする。
このマルチプレックスバス制御方式に切り換える場合
は、命令等によってEXU2がフリップフロップ７をリセッ
トするための信号を出力する。リセットされたフリップ
フロップ７により、SB/MB信号８が０レベルとなるので
マルチプレックスバス制御を示す。
は、命令等によってEXU2がフリップフロップ７をリセッ
トするための信号を出力する。リセットされたフリップ
フロップ７により、SB/MB信号８が０レベルとなるので
マルチプレックスバス制御を示す。
第３図は第１図に示すバス選択回路をかかるマルチプ
レックバス制御方式に切り換えたときのタイミング図で
ある。
レックバス制御方式に切り換えたときのタイミング図で
ある。
第３図に示すように、期間T1,T2,T3,T4はマイクロプ
ロセッサの同期をとるクロックＡのタイミングを示し、
この４つのタイミングで１バスサイクルを形成する。EX
U2はバス（D0−D7）３およびバス（D8−D15）４を介し
てデータ信号の入力をタイミングT3の間に行い、またデ
ータ信号の出力をタイミングT1からT4の間に行う。一
方、アドレス信号の出力はバス（A0−A7）５およびバス
（A8−A19）６を介してタイミングT1からT4の間に行
う。
ロセッサの同期をとるクロックＡのタイミングを示し、
この４つのタイミングで１バスサイクルを形成する。EX
U2はバス（D0−D7）３およびバス（D8−D15）４を介し
てデータ信号の入力をタイミングT3の間に行い、またデ
ータ信号の出力をタイミングT1からT4の間に行う。一
方、アドレス信号の出力はバス（A0−A7）５およびバス
（A8−A19）６を介してタイミングT1からT4の間に行
う。
また、Ｅはデータ入力時のAD兼用端子17の信号のタイ
ミング、Ｆはデータ出力時のAD兼用端子17の信号のタイ
ミングをそれぞれ示し、信号ＧはASTB信号12を表わし、
タイミングT1に１レベルとなる。また、Ｈはデータ入力
時のデータ信号端子16の信号のタイミングで、データ信
号の下位８ビットをタイミングT3に入力する。Ｉはデー
タ出力時のデータ信号端子16の信号のタイミングで、デ
ータ信号の下位８ビットをタイミングT1からタイミング
T4の間出力する。Ｊはアドレス信号端子18の信号のタイ
ミングで、アドレス信号上位12ビットをタイミングT1か
らT4の間出力する。
ミング、Ｆはデータ出力時のAD兼用端子17の信号のタイ
ミングをそれぞれ示し、信号ＧはASTB信号12を表わし、
タイミングT1に１レベルとなる。また、Ｈはデータ入力
時のデータ信号端子16の信号のタイミングで、データ信
号の下位８ビットをタイミングT3に入力する。Ｉはデー
タ出力時のデータ信号端子16の信号のタイミングで、デ
ータ信号の下位８ビットをタイミングT1からタイミング
T4の間出力する。Ｊはアドレス信号端子18の信号のタイ
ミングで、アドレス信号上位12ビットをタイミングT1か
らT4の間出力する。
まず、タイミングT1で、ASTB信号12を１レベルにする
と、NORゲート11は０レベルを出力するので、AD兼用端
子17はバス（A0−A7）５を接続される。従って、AD兼用
端子17にはアドレス信号の下位８ビット信号が出力され
る。
と、NORゲート11は０レベルを出力するので、AD兼用端
子17はバス（A0−A7）５を接続される。従って、AD兼用
端子17にはアドレス信号の下位８ビット信号が出力され
る。
次に、タイミングT2からT4までは、ASTB信号12は０レ
ベルであり、且つSB/MB信号８も０レベルであるので、N
ORゲート11は１レベルとなり、AD兼用端子17はバス（D8
−D15）４に接続される。データ信号の上位８ビットの
入力はタイミングT3の間行われ、テータ信号の上位８ビ
ットの出力はタイミングT2からT4の間行われる。
ベルであり、且つSB/MB信号８も０レベルであるので、N
ORゲート11は１レベルとなり、AD兼用端子17はバス（D8
−D15）４に接続される。データ信号の上位８ビットの
入力はタイミングT3の間行われ、テータ信号の上位８ビ
ットの出力はタイミングT2からT4の間行われる。
マイクロプロセッサに接続された外部機器はASTB端子
15の信号により、AD兼用端子17に出力された信号がアド
レス信号かデータ信号かを知ることができる。また、SB
/MB信号８が０レベルであるので、ANDゲート10の出力は
０レベルになり、バス（D0−D7）３はデータ信号端子16
に接続されている。
15の信号により、AD兼用端子17に出力された信号がアド
レス信号かデータ信号かを知ることができる。また、SB
/MB信号８が０レベルであるので、ANDゲート10の出力は
０レベルになり、バス（D0−D7）３はデータ信号端子16
に接続されている。
以上、AD兼用端子17をASTB信号12によってアドレス信
号とデータ信号とに切り換えることによって、マルチプ
レックス制御方式でデータ信号の入出力およびアドレス
信号の出力が行える。
号とデータ信号とに切り換えることによって、マルチプ
レックス制御方式でデータ信号の入出力およびアドレス
信号の出力が行える。
以上、本発明の一実施例について説明したが、この他
にも例えば、フリップフロップ13を取り除き、集積回路
製作時に信号SB/MB14を１レベルにするか、０レベルに
するかを選択してもよい。
にも例えば、フリップフロップ13を取り除き、集積回路
製作時に信号SB/MB14を１レベルにするか、０レベルに
するかを選択してもよい。
以上説明したように、本発明のバス選択回路は端子数
を増やさずにデータ信号のバスサイズを変え、マルチプ
レックスバス制御方式およびセパレートバス制御方式を
一つのマイクロプロセッサで実現することができるとい
う効果がある。
を増やさずにデータ信号のバスサイズを変え、マルチプ
レックスバス制御方式およびセパレートバス制御方式を
一つのマイクロプロセッサで実現することができるとい
う効果がある。
すなわち、本発明では端子数を増やさないので、集積
回路で構成するのに有利であり、またバス制御方式を容
易に選択できるので、自由に周辺機器の構成を選択する
ことができる。
回路で構成するのに有利であり、またバス制御方式を容
易に選択できるので、自由に周辺機器の構成を選択する
ことができる。
第１図は本発明の一実施例を示すマイクロプロセッサの
バス選択回路図、第２図は第１図に示すバス選択回路を
セパレートバス制御方式にしたときのタイミング図、第
３図は同じく第１図に示すバス選択回路をマルチプレッ
クスバス制御方式にしたときのタイミング図である １……バスコントロールユニット（BCU）、２……エグ
ゼキュートユニット（EXU）、３……下位ビットデータ
（D0−D7）バス、４……上位ビットデータ（D8−D15）
バス、５……下位ビットアドレス（A0−A7）バス、６…
…上位ビットアドレス（A8−A19）バス、７……フリッ
プフロップ、８……セパレートバス・マルチプレックス
バス切り換え（SB/MB）信号、９……上位ビット下位ビ
ットデータ切り換え（HB/LB）信号、10……２入力ANDゲ
ート、11……２入力NORゲート、12……アドレスストロ
ーブ（ASTB）信号、13,14……セレクタ、15……アドレ
スストローブ（ASTB）端子、16……データ信号端子、17
……アドレス・データ信号（AD）兼用端子、18……アド
レス信号（A8−A19）端子。
バス選択回路図、第２図は第１図に示すバス選択回路を
セパレートバス制御方式にしたときのタイミング図、第
３図は同じく第１図に示すバス選択回路をマルチプレッ
クスバス制御方式にしたときのタイミング図である １……バスコントロールユニット（BCU）、２……エグ
ゼキュートユニット（EXU）、３……下位ビットデータ
（D0−D7）バス、４……上位ビットデータ（D8−D15）
バス、５……下位ビットアドレス（A0−A7）バス、６…
…上位ビットアドレス（A8−A19）バス、７……フリッ
プフロップ、８……セパレートバス・マルチプレックス
バス切り換え（SB/MB）信号、９……上位ビット下位ビ
ットデータ切り換え（HB/LB）信号、10……２入力ANDゲ
ート、11……２入力NORゲート、12……アドレスストロ
ーブ（ASTB）信号、13,14……セレクタ、15……アドレ
スストローブ（ASTB）端子、16……データ信号端子、17
……アドレス・データ信号（AD）兼用端子、18……アド
レス信号（A8−A19）端子。
Claims (1)
- 【請求項１】バスコントロールユニットとエグゼキュー
トユニットを有し、外部記憶装置に蓄積された命令コー
ドやデータによりプログラム制御されるマイクロプロセ
ッサのバス選択回路において、前記外部記憶装置のプロ
グラム格納領域を指定する複数ビットのアドレス信号の
一部の信号端子或は全ての信号端子と前記命令コードや
データを入出力する信号端子とを共有し、前記アドレス
信号と前記命令コードやデータとを時分割に入出力する
手段と、前記命名コードやデータを入出力する信号端子
数の語長を縮小し、前記アドレス信号の信号端子をわけ
て、前記アドレス信号と前記命令コードやデータとを同
時に入出力する手段とを前記バスコントロールユニット
に有し、これら両手段を前記エグゼキュートユニットか
らの制御信号により駆動することを特徴とするバス選択
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331126A JP2536609B2 (ja) | 1988-12-28 | 1988-12-28 | バス選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331126A JP2536609B2 (ja) | 1988-12-28 | 1988-12-28 | バス選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176959A JPH02176959A (ja) | 1990-07-10 |
| JP2536609B2 true JP2536609B2 (ja) | 1996-09-18 |
Family
ID=18240162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331126A Expired - Lifetime JP2536609B2 (ja) | 1988-12-28 | 1988-12-28 | バス選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536609B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0779582B1 (en) * | 1995-12-15 | 2001-10-24 | Nec Corporation | Data processor having bus controller |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4519028A (en) * | 1981-02-17 | 1985-05-21 | Digital Equipment Corporation | CPU with multi-stage mode register for defining CPU operating environment including charging its communications protocol |
-
1988
- 1988-12-28 JP JP63331126A patent/JP2536609B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02176959A (ja) | 1990-07-10 |
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