JPS6058493B2

JPS6058493B2 - 情報処理装置

Info

Publication number: JPS6058493B2
Application number: JP17541880A
Authority: JP
Inventors: 宗一鈴木
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-12-12
Filing date: 1980-12-12
Publication date: 1985-12-20
Also published as: JPS5798059A

Description

【発明の詳細な説明】本発明はプログラムに基いて与えられた命令を実行す
る情報処理装置に関する。

従来の情報処理装置においては、ＲＯＭであれＲＡＭ
であれ、メモリに格納する命令の語長やデータの語長が
メモリにおける１アドレス当りに割り当てられた記憶素
子ビット数と同一か、あるいはその整数倍でないと、同
じアドレス指定でアクセスされる同一のメモリ内に構成
することが出来なかつた。

特にプログラム処理の都合上同一メモリ装置もしくは同
一メモリブロック（１チップ内）に命令とデータとを一
緒に格納することが要求される。しかしながら、１命令
を構成するビツート数と１データを構成するビット数と
は等しくない（即ち、命令語長がデータ語長と同一もし
くは整数倍の関係にない）場合が多い。このような場
合命令及びデータの語長に合せてメモリセルが配列され
た別々のメモリ装置もしくはメモリブロックを設けなけ
ればならなかつた。

しカルながら、アクセスすべきメモリ内容が別々のブロ
ックにある場合には、夫々に応じて異なつたアドレス指
定をしなければならない。例えば、ブロック選択等の必
要もある。従来はプログラム処理によつてこれを実現し
ていたが、上述したようにアドレス方式が複雑であるた
め、プログラム・処理ステップ数が多くなり処理速度を
高速化できない１つの大きな要因であつた。しかも処理
速度の低下は処理時間の増大を招き、消費電力の増加を
もたらしたり、他のシステムとの情報転送に障害を与え
る等の不都合を生じさせていた。一方、１アドレスで指
定されるメモリの１語長より長い命令を２アドレスにわ
たつてセットしたとしても、いづれかのアドレスで指定
されるメモリ領域には必ず空領域ができてしまい、メモ
リを有効に使用することができなかつた。本発明の目
的は、命令やデータ等処理に使用される情報の語長が同
一又は整数倍の関係にない場合でも、それらを同一メモ
リ内に格納することができ、それによつて処理速度を著
しく向上させて従来の上記欠点を全て解決した情報処理
装置を提供することにある。

本発明の情報処理装置は、単位アドレス当りに割り当
てられた所定のメモリセル数を有する複数のメモリ領域
を有し、前記所定のメモリセル数より多いビット数をも
つ情報の一部が第１のアドレスで選択される第１のメモ
リ領域に格納され、前記情報のうち他の部分は第２のア
ドレスで選択される第２のメモリ領域に格納されるメモ
リと、前記情報が少なくとも２つのアドレスで選択され
ることを指示する信号を発生する手段と、この指示信号
に応答して前記第１及び第２のアドレスで指定されたメ
モリ領域の情報を１つの情報としてあわせて出力する手
段とを含む。

以下に図面を参照して本発明の一実施例を詳細に説明す
る。

尚、ここでは１命令語長として１２ビット長、１データ
語長として８ビット長を例にして説明する。第１ａ図に
おいて、Ｄ１はＡの値を示すデータＤ２はＡ″の値を示
すデータを指すものとする。

一方、第１ｂ図において、命令■１は８ビット長からな
る内容Ｂの部分と４ビット長からなる内容Ｃの部分によ
り構成されている。同様に命令１２は８ビット長の内容
Ｂ″の部分と４ビット長の内容Ｃ″の部分からなり、命
令１３は８ビット長の内容Ｂ″の部分と４ビット長の内
容Ｃ″の部分とからなるものとする。尚、データと命令
とは夫々データの読み出しあるいは書込みサイクル及び
命令の読み出しあるいは書き込みサイクルでメモリから
読み出されたり書き込まれたりする。第２図は第１ａ，
ｂ図に示されたデータ群と命令群とを同一のブロックの
一部に有するメモリの構成図である。データ語Ｄ１及び
Ｄ２はマシンサイクルで決められたデータサイクル内て
通常の方法、即ち１つのアドレスで指定されるメモリセ
ル領域Ｒｌ，ｒ２に書き込まれたり、そこから読み出さ
れたりする。今、Ｘ番地には８ビット長のデータＤ１の
値Ａが、Ｘ＋１番地には同じく８ビット長のデータＤ２
の値Ａ″が夫々格納されている。命令１１に対しては命
令サイクル内で同じメモリブロック内のＹ番地で指定さ
．れるメモリセル領域Ｒ３に８ビット分の内容Ｂが格納
され、その次のＹ＋１番地で指定される領域Ｒ４の上位
４ビット位置に命令１１の残りの内容の部分Ｃが格納さ
れる。一方、命令１２に対しては、前記Ｙ＋１番地て指
定される領域Ｒ３の下位４ビット位一置に後半の４ビッ
トの内容Ｃ゛の部分が格納され、Ｙ＋２番地で指定され
る領域Ｒ５にはその前半の８ビット内容Ｂ″の部分が格
納される。更に命令１３に対しては、Ｙ＋３番地で指定
される領域Ｒ６に８ビットからなる内容Ｂ″の分か、又
Ｙ＋４番地で指定される領域Ｒ，の上位４ビットにその
内容Ｃ″の部分が記憶される。命令１１と命令１，との
メモリ上で構成は同一である。従つて、この場合命令を
格納する姿勢は命令１１と命令１２とで代表される。尚
、第２図は開示したメモリは、ＲＯＭでもＲＡＭでもよ
いが、１つのアドレスで８ビットの情報量を読み出した
り、書き込んだりすることができるものとする。読み出
し／書き込みは直列でノあろうとも並列であろうとも一
向差し支えない。第２図のメモリを有する情報処理装置
の要部機能ブロック図を第３図に示す。図において、ア
ドレス発生器１０は例えばプログラムカウンタを含んで
おり、メモリ１１に対してアドレスを送る。メモリ１１
は第２図に示すメモリ領域を含んでおり、第２図に示す
情報（命令とデータ）が格納されている。命令実行期間
の最初のマシンサイクル（命令読み出しサイクル）内で
アドレス指定されて読み出された命令は制御器１２に入
力される。ここで、以下に説明するような制御がなされ
、命令レジスタ１３に転送される。命令レジスタ１３は
例えば８ビット構成のＲレジスタ１４と夫々４ビット構
成のＳ１及びＳ２レジスタ１５，１６を含んでいる。２
０はアドレスバス、２１，２２は情報バスである。

以下に、この動作を説明する。

尚、第１ｂ図及び第２図に示す命令１１，１２，■３の
うち内容Ｂ，Ｂ″，Ｂ″″を示す部分の一部にイニシャ
ルデータ゜“１゛，“゜０゛が設定されているものとす
る。即ち、それが命令であることを示す情報として論理
゜“０゛と論理゜“１゛とを割当てる。゜これらは第２
図に示す参照符号ｄ１〜Ｄ３に相当する。実際の動作は
次のようになる。アドレス発生器１０内のプログラムカ
ウンタはＹ番地を指定して、命令語■１の内容Ｂの部分
をバス２１に読み出す。これは命令読み出しサイクルで
あるためタイミング信号によりインストラクションレジ
スタＲｌ，にまず格納される。内容Ｂのうちｄ１が“゜
０゛であれば制御器１２はそれを判断してプログラムカ
ウンタの内容を＋１するコントロール信号２３を発生す
る。この結果、プログラムカウンタの内容はＹ＋１とな
り、そのアドレスに格納されている情報、即ち、命令■
１の内容Ｃの部分と命令１２の内容Ｃ″の部分とが補助
レジスタＳｌ，Ｓ２ｌ５，ｌ６に夫々格納される。更に
、インストラクション・レジスタ１４にあるＢの部分と
補助レジスタＳ１にあるＣの部分とがコントロール信号
２４によつて読み出され、バス２２を介して１２ビット
長の命令として命令デコーダもしくはプログラム処理部
に供給される。一方、命令１１の実行によりプログラム
カウンタは更に＋１されＹ＋２に変更される。従つてＹ
＋２番地にある命令１２の内容Ｂ″の部分（領域Ｒ５）
がインストラクション・レジスタ１４に格納される。こ
の時、内容Ｂ″の位置Ｄ２が゜゜１゛であることを制御
器１２が検出する。この場合には、すでに補助レジスタ
Ｓ２ｌ６に格納されているＣ′の部分と、今回レジスタ
Ｒｌ４に格納された部分Ｂ″とがバス２２を介して読み
出される。この結果、Ｂ″とＣ″とからなる命令１２が
実行される。以後、同様の手順によりメモリから情報が
読み出され、各プログラムが実行される。尚領域Ｒｌ，
ｒ２のデータに関しては単にＸ，Ｘ＋１番地を指定する
だけで値Ａ，Ａ″を読み出すことができる。これらのデ
ータはデータ読み出しサイクルで読み出されるので、命
令レジスタ１３には転送されず別の演算用レジスタもし
くはＡＪ．Ｕ等へ送られる。上述したように本実施例に
よれば命令の語長とデータの語長とが同一又は整数倍の
関係にない場合でも同一のメモリブロック内にそれらを
まとめて格納することができる。

従つて、余分な処理ステップを踏むことなく高速での情
報読み出し可能となつた。尚、第３図は機能を説明する
ために開示したものであり、その機能をもつたハードウ
ェア機構を設計する上ての回路変更は自由である。例え
は制御器１２に関しては、メモリから読み出される情報
のすべてを一時的にセットして、そのうちの領域ｄ１〜
山を判断した後レジスタＲに転送し、次に読み出される
情報についてはレジスタ１５，１６にセットするように
してもよい。あるいは、命令の内容Ｂ，Ｂ″，Ｂ″のう
ち領域ｄ１〜Ｄ３を別に取り出して、例えばフラグ等で
判断するようにしてもよい。更に、領域ｄ１〜Ｄ３に相
当するイニシャルデータを別に用意しておいたり、ある
いは作り出したりして、それに基いてメモリから読み出
される情報をタイミング制御してレジスタ１３にセット
するようにしてもよい。更に、処理速度、特に命令の読
み出し速度を高速化するためには、命令読み出しサイク
ル中にアドレス発生器で連続する２つのアドレス（例え
ばＹ，Ｙ＋１番地）を指定して夫々をＲレジスタ１４と
Ｓ１レジスタ１５及びＳ２レジスタ１６にセットするよ
うにしてもよい。

この場合、Ｙ＋１番地の内容はその上位４ビットがＳ１
レジスタ１５に又、下位４ビットがＳ２レジスタ１６に
セットされる。こうして、Ｒレジスタ１４の第１ビット
、即ちｄ１の内容を判断して“゜０゛であればＳ１レジ
スタ１５を選択するように、ゲート回路を設ければよい
。一方、Ｒレジスタ１４の内容を命令デコーダ（図示せ
ず）に移した後プログラムカウンタ１０を＋１して、次
のＹ＋２番地の内容を読み出してＲレジスタ１４にセッ
トする。この時、前と同様にその第１ビット↓の内容を
判断して、６４ｒ５であればＳ２レジスタ１６を選択す
るようにゲートを開ければよい。この操作を繰り返すこ
とにより、語長の異なる命令に対してメモリを有効に使
用することができる。特に、２個のアドレス（第２図の
Ｒ３，ｒ４）にまたがるように１つの命令（第２図のＢ
とＣをセットしても、領域Ｒ４の残りのビットには次の
命令の一部Ｃ″があます所なくセットされる。このよう
に、１語長のメモリに２つ以上の命令を記憶することが
できるので全てのメモリ領域が無駄なく使用できる。尚
、ｄ１〜Ｄ３の判断は命令を一且Ｒレジスタにセットし
た後、行なつてもよいし、Ｒレジスタへの転送の途中で
行なつてもよい。例えば、後者によればｄの内容が“０
゛である時のみ、プログラムカウンタを＋１して次の命
令を読み出すようにし、一方“１゛であればアト・レス
をインクリメントすることなくＳ２レジスタの内容のみ
を読み出すようにしてもよい。上記実施例ではメモリか
らの読み出しについてのみ述べたが、メモリへの書き込
みに対しても情報の流れる方向を逆にすればよいことは
明らかで；ある。

又、メモリは１チップマイクロコンピュータ内のメモリ
であつてもよいし、外部の独立したメモリ装置であつて
もよい。

【図面の簡単な説明】

第１ａ図はデータ語を第１ｂ図は命令語の設定）形式を
夫々示す模型図、第２図はメモリの構成を示す模型図、
第３図は本発明の一実施例を示す情報処理装置の要部機
構図である。１０・・・・・アドレス発生器、１１・・・・・・メモ
リ、１２・・・・・・制御器、１３・・・・・ルジスタ
、１４・・・・・・８ビツトレジスタ、１５，１６・・
・・・・４ビットレジスタ、２０・・・・・・アドレス
バス、２１，２２・・・・・・情報バス、２３，２４・
・・・・・コントロール信号。

Claims

【特許請求の範囲】

１複数ビットからなる情報を単位アドレスに応答して
並列に読み出すメモリと、第１の単位アドレスによつて
第１の情報を前記メモリから読み出す手段と、第２の単
位アドレスによつて第２の情報を前記メモリから読み出
す手段と、前記第２の情報の一部のビットを使用するか
、他部のビットを使用するかを前記第１の情報に基いて
選択する手段とを有し、前記第１の情報と前記第２の情
報のうち選択されたビットとを１つの情報として処理す
るようにしたことを特徴とする情報処理装置。