JPS5825298B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 この発明は情報処理装置が有する論理アドレス領域を越
えて接続された主記憶装置と通信制御装置等の入出力装
置とのデータ転送を可能とする情報処理装置に関する。

１語長がｍビット（ｍは正整数）で構成されている情報
処理装置では主記憶装置の指定は０〜２ｍ−１語以内に
制限され、特にｍの小さな情報処理装置では主記憶装置
指定範囲が限定され、この点がプログラム作成上大きな
制約となっている。

特に蓄積交換システムのような多数の通信回線に対して
主記憶装置内に多くの入出力バッファを必要とするシス
テムでは、接続される主記憶装置の容量制限によって、
中央処理装置（ＣＰＵ）の能率に余裕があるにもかかわ
らず、接続通信回線数や処理電文数が制限される不都合
を生ずる。

これらを解決するため第１図に示す拡張記憶装置方式が
知られている。

この方式では論理アドレスで指定されるアドレス領域以
上の容量の記憶装置が接続され、一時に記憶装置ブロッ
クＭ。

−Ｍ７のいずれが使用されていることを示すブロック表
示器１１が設けられる。

論理アドレス１２はバンク指定１３及びバンク内アドレ
ス１４からなり、上位ビットのバンク指定部１３によっ
てブロック表示器１１を索引し、その内容によって間接
的に記憶装置ブロックにアクセスする。

図ではブロック表示器１１に記憶装置ブロック５，０，
２．６が指定されてあり、これ等のブロックについては
直ちにアクセスできる。

他Ｃ（ブロックをアクセスする時はブロック表示器１１
の内容を書き替える。

このようにして論理アドレス領域以上の記憶装置ブロッ
クへのアクセスが可能になる。

従来、この種の拡張記憶装置内にプログラムや入出力転
送バッファを置く場合、現在実行しているプログラムが
これから実行しようとするプログラムや転送しようとす
る転送バッファを含む記憶装置ブロック番号をブロック
表示器１１に書込み（以下現用にするとい・う）、その
プログラムや入出力動作を開始していた。

このため他のプログラム、入出力動作共現用となってい
ない記憶装置ブロックへのアクセスは、いずれかの現用
記憶装置ブロックが空くまで禁止されていた。

特に多数の入出力回線がいわゆるマルチプレクサで非同
期的に並列動作をするメツセージ交換のようなデータ通
信システムでは拡張記憶装置内に入出力バッファを設け
ることは殆んど不可能であった。

この発明の目的は論理アドレスで指定されるアドレス領
域以上の記憶装置に対してプログラムと各入出力装置と
がそれぞれ独立してアクセス可能な情報処理装置を提供
することにある。

一般にマルチプレクサと呼ばれるデータ転送装置が接続
された情報処理装置ではプログラム命令実行中に、複数
個の入出力装置または通信回線のそれぞれが独立して並
列に主記憶装置との間でデータ転送動作を行なうことが
できる。

この発明によれば情報処理装置に対して、それが有する
論理アドレス領域を複数のバンクに分割し、そのバンク
と同一またはそれ以下の容量を持つ記憶装置ブロックが
１個または複数個その情報処理装置に接続され、そのバ
ンクと前記記憶装置ブロックの対応はブロック表示器に
て示され、論理アドレスにバンク指定部が設けられ、そ
の指定に対応したブロック表示器の内容が示す記憶装置
ブロックにアクセスされ、すなわち拡張記憶装置が接続
されるさらにマルチプレックスデータ転送の際に必要な
各入出力装置または通信回線対応に設けられたデータ転
送制御器の中には転送すべき論理アドレスのみならず記
憶装置ブロック番号をも設け、データ転送時にそのデー
タ転送制御語内の記憶装置ブロック番号を、論理アドレ
スのバンク指定部に対応したブロック表示器に書込むこ
とによってプログラムと各入出力装置または通信回線の
それぞれが独立して任意の拡張記憶装置フ尤ツクにアク
セスすることができる。

第２図以下の図面を参照してこの発明による情報処理装
置の実施例を説明する。

それぞれ１６３８４語（１語１６ビツト）の容量を持つ
記憶装置ブロック１０，１１，１２と、それぞれ１６３
８４語の容量を持つ記憶装置ブロック１３０，１３Ｌ１
３２．１３３、ブロック表示器（ＢＮＲ）１３４、デコ
ーダ１３５を含む拡張記憶装置１３とが、メモリバスＭ
ＡＢ２０、ＭＤＢ２１、ＭＷＢ２２、ＣＴＬ２３を介し
、また装置指定リードＭＲＱ２４を介してそれぞれ中央
制御装置３０と接続されている。

中央制御装置３０は１語１６ビツト巾を基本として構成
され１６ビツトのメモリアビレスレ１ジスクＭＡＲ３５
と、その上位２ビツトのデコーダ３６と、プログラム命
令レジスタｌＲ３７と、論理演算５’ＡＬＵ３４と、マ
イクロプログラム制御記憶部３２と、その制御記憶アド
レス作成部３１と、マイクロプログラム命令レジスタ３
３とを含む。

・さらに入出力装置４１は■０バス４０を介して中央制
御装置３０と接続されている。

第３図はメモリアドレスレジスタＭＡＲ３５の上位２ビ
ツトで示される論理アドレスのバンク指定部と、記憶装
置ブランクとの対応を示す。

この実；施例ではバンク０〜２にはそれぞれ１個づつの
記憶装置ブロックが、バンク３には４個の記憶装置ブ爾
ツク１３０〜１３３が対応し、論理アドレスのバンク指
定部がＯ〜２を示した時はブロック表示器ＢＮＲ１３４
の内容とは関係なく、バンクと記・憶装置ブロックと１
対１の対応がつく。

論理アドレスのバンク指定部が３を示したときはバンク
表示器ＢＮＲ１３４の内容によって記憶装置ブロック１
３０〜１３３のいずれか１ブロツクが指定される。

［第４図は中央制御装置と記憶装置とのインタフェース
情報の構成を示す。

バンク表示器ＢＮＲ１３４の書替えはメモリアドレスレ
ジスタＭＡＲ３５の上位２ビツトに２進 １１ を、下
位ビットには表示器ＢＮＲ書込み指示と書込む内容とを
セットし、マイクロ命令の指示によりＣＴＬ部のＭビッ
トに１１１を立てることにより行なう。

また表示器ＢＮＲの内容を読むこともできる。

この実施例の中央制御装置３０は１つの制御記憶３２と
演算器ＡＬＵとをそれぞれ時分割で使用することにより
プログラム命令実行と低速入出力データ転送との両機能
を行なうことができる。

中央制御装置３０は記憶装置より逐次プログラム命令を
プログラム命令レジスタｌＲ３７に読み出し、そのレジ
スタＩＲのオペレーションコード部ＯＰは、制御記憶３
２のアドレスを指示し、そこに貯蔵されたマイクロプロ
グラムシーケンスによりそのプログラム命令の実行をす
る。

プログラム命令実行中に、第６図に示す■０バス４０の
構成中の入出力装置４１からのデータ転送要求等の信号
ＲＥＱＩＮを中央制御装置が受けると、プログラム命令
実行は一時停止され、制御記憶アドレス作成部３１によ
り入出力テ゛−タ転送のマイクロプログラムシーケンス
に移行する。

入出力データ転送マイクロプログラムは■０バス４０上
のｌ０ＡＩＮ情報より転送すべき入出力装置または通信
回線の入出力装置アドレス（ＩＯＡ）を知る。

この実施例では入出力装置アドレスＩＯＡ対応に４語構
成のデータ転送制御語（ＴＣＷ）が設けられる。

そのデータ転送制御語ＴＣＷは、バンク０に対応する記
憶装置ブ田ンク内に貯蔵されている。

転送制御語ＴＣＷの構成を第５図に示す。

転送制御語ＴＣＷは転送すべき語数を示すＷＣ１転送す
べきアドレスを示すＤＡ（図において斜線のＢＮ、ＡＢ
とＢＬＡからなる）、転送の方向や動作指令を示すＣＭ
Ｉ）やデータ転送装置及び入出力装置状態のを示すＣＴ
Ｔ 、ＤＳＴ等から構成される。

マイクロプログラムは入出力装置アドレスＩＯＡに対応
した転送制御語ＴＣＷを読出し、その内で示された転送
動作を行なう。

こ５では１回の転送単位は１語すなわちマルチプレック
ス転送として説明する。

読出した転送制御語ＴＣＷ内のＣＭＤが記憶装置より入
出力装置へのデータ転送を指示すると、転送すべきデー
タは転送制御器ＴＣＷ内の転送アドレスＤＡ部のＢＮ、
ＡＢ 、 ＢＬＡで示される。

そのＡＢ、ＢＬＡは論理アドレスを示し、それぞれＡＢ
はバンクを、ＢＬＡはバンク内アドレスをＢＮは拡張記
憶装置ブロックの１つをそれぞれ示す。

例えばＡＢかバンク３を示すと、転送データを記憶装置
から読出す前に、拡張記憶装置１３内のブロック表示器
ＢＮＲ１３４の内容を読出し、その内容を一時レジスタ
に退避し、その後読出した転送制御語内のＢＮの内容を
表示器ＢＮＲ１３４に書込み、該当記憶装置ブロックを
現用にする。

その後従来と同様な方法によりＡＢ 、ＢＬＡの論理ア
ドレスにより該当転送データを該当記憶装置から読出し
、入出力装置に転送する。

その後一時退避した表示器ＢＮＨの内容を表示器ＢＮＲ
に再書込みをする。

転送が終了すると転送制御語内の転送すべき語数ＷＣや
転送アドレスをＤＡ例えば±１して補正を行ない新たな
転送制御語ＴＣＷを該当アドレスに書込み、プログラム
命令実行に復帰する。

転送制御語内のＣＭＤが入出力装置から記憶装置へのデ
ータ転送を指示した場合も同様な手順で実行される。

ブロック表示器ＢＮＲが書き換えられてから再び旧内容
に戻される間は高速データ転送動作以外の他の入出力転
送、プログラム命令実行は禁止される。

以上の時間的遷移の様子を第７図に示す。

図において細い実線は中央制御装置ＣＰＵがサイクルを
専有しており、太い実線は記憶装置のアクセスを示し、
口はブロック表示器ＢＮＲの書換えを示す。

プログラム命令実行中に入出力装置■Ｏｏからの転送要
求が生じると、その入出力装置■Ｏｏの転送制御語ＴＣ
Ｗによりフ七ツク表示器ＢＮＲが書換えられてその転送
制御語で示された記憶装置ブ吊ツクが現用とされ、転送
動作が行なわれた後に、ブロック表示器ＢＮＨの内容が
もとに戻され、プログラム命令の実行が再び行なわれ、
入出力装置ＩＯｉからの転送要求でその転送動作に移る
。

以下同様な動作を行うことを示す。第８図は不実施例に
２５６回線の通信回線が接続された場合の各回線対応に
設けられた入出力転送バッファ、プログラムや各種デー
タ類のメモリアロケーションを示す。

バンク３にはプログラムと各回線対応の入出力・転送バ
ッファが混在しているが以上で説明したように、これら
は独立して平行動作が可能であり本発明の効果はここに
ある。

即ち従来においては転送制御語には論理アドレスのみが
設けられているため現用でない記憶装置ブロックに対す
る転送は中央制御装置はプログラムによりブロック表示
器を書換える必要があったが、この発明では転送制御語
内にブロック番号が設けられているため、中央制御装置
を介在することなく、ブロック表示器を書換えることが
できる。

この発明は以上説明したように記憶装置のアクセス領域
を超えた記憶装置が接続された情報処理システムにおい
て、プログラム命令と、入出力動作が独立して動作でき
、何ら前記アクセス領域の制限が無いかのごときシステ
ムを供給できることの効果がある。

【図面の簡単な説明】

第１図は従来の拡張記憶装置方式のアドレス変換方式を
示す図、第２図はこの発明による情報処理方式の一実施
例を示すシステムブロック図、第３図は論理アドレスか
らブロック表示器ＢＮＲを介して記憶装置ブロックへの
アクセスの対応を示す図、第４図は中央制御装置と記憶
装置との間に介在するメモリバスと装置指定リードの構
成を示す図、第５図は各入出力装置または通信回線対応
に設けられたデータ転送制御語（ＴＣＷ）の構成を示す
図、第６図は人出力バス（ＩＯババスの構成を示す図、
第７図はプログラム命令実行と各入出力データ転送との
時間的遷移の例を示す図、第８図は通信回線が接続され
た場合の記憶装置内アロケーションを示す図である。 １０．１１，１２，１３０，１３１，１３２゜１３３；
１６３８４語の容量を持つ記憶装置ブロック、１３；拡
張記憶装置、１３５；デコーダ、１３４；ブロック表示
器、２０−２３；メモリバス、２４；装置指定リード、
３０；中央制御装置、３１；マイクロプログラムアドレ
ス作成部、３２；マイクロプログラム制御記憶、３３；
マイクロ命令レジスタ、３４；論理演算器、３５：メモ
リアドレスレジスタ、３６；デコーダ、３７；プログラ
ム命令レジスタ、４０；入出力バスそして４１；入出力
装置。

Claims (1)

1. 【特許請求の範囲】 １ プログラム命令と少くとも１個の入出力装置または
   通信回線のそれぞれが時分割で記憶装置にアクセスする
   情報処理装置において、その情報処理装置が有する記憶
   装置アクセスのためのアドレス領域を複数のバンクに分
   割し、その各バンクに対応してそのバンクと同一容量を
   持つ記憶装置ブロックが少くとも１個、前記情報処理装
   置に接続され、そのバンクに対応し記憶装置ブロックの
   １個が使用されていることを示すブロック表示器と、そ
   のブロック表示器の内容に対応した記憶装置ブロックに
   アクセスする手段と、前記少くとも１個の入出力装置ま
   たは通信回線のそれぞれに対応し。 それぞれが転送すべきバンク指定とそのバンクに対応し
   た記憶装置ブロックの１個を指定する記憶装置ブロック
   番号及びその記憶装置ブロック内アドレスを含む転送制
   御語を貯蔵する記憶装置と、それぞれの入出力装置また
   は通信回線及び前記記憶装置ブロック間のデータ転送時
   、前記転送制御語の内容に従って前記ブロック表示器の
   内容を書き替える手段とを有することを特徴とする情報
   処理装置。