JPS58179977A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS58179977A JPS58179977A JP6188182A JP6188182A JPS58179977A JP S58179977 A JPS58179977 A JP S58179977A JP 6188182 A JP6188182 A JP 6188182A JP 6188182 A JP6188182 A JP 6188182A JP S58179977 A JPS58179977 A JP S58179977A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- signal
- data
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ制御装置に関するもので％特に同一アド
レス空間上の一部に重複したメモリ領域を有するメモリ
制御装置に関する。
レス空間上の一部に重複したメモリ領域を有するメモリ
制御装置に関する。
大容量のメモリを処理する場合、その一部が重複したア
ドレス空間として設定される場合がある。
ドレス空間として設定される場合がある。
これはメモリにアドレスを供給する中央処理装置（主制
御部）のアドレス作成能力によるものであるが、低価格
化および情報処理装置の構成を簡易化させるという要望
から、ハードウェア部品や端子数を増加できないという
制限もその原因である。
御部）のアドレス作成能力によるものであるが、低価格
化および情報処理装置の構成を簡易化させるという要望
から、ハードウェア部品や端子数を増加できないという
制限もその原因である。
従来、読み出し専用メモリと読み出し書き込み可能なメ
モリをもつメモリ装置では、一般的に同一番地に対して
読み出し専用メモリと読み出し書き込み可能なメモリが
少なくとも一部重複する。
モリをもつメモリ装置では、一般的に同一番地に対して
読み出し専用メモリと読み出し書き込み可能なメモリが
少なくとも一部重複する。
このようなメモリ装置では、常に重複した番地では読み
出し専用メモリの出力を有効とし、読み出し書き込み可
能なメモリからの出力を禁止して使用していた。その結
果、読み出し専用メモリに割り付けられた番地と同じ番
地に配置されている読み出し書き込み可能なメモリの領
域は使用できない為、使用できる読み出し書き込み可能
なメモリの量が減少するという欠点があった。更に、か
かる欠点をもたらす原因としてメモリ内でデータを入れ
替えることができないという不都合がある。
出し専用メモリの出力を有効とし、読み出し書き込み可
能なメモリからの出力を禁止して使用していた。その結
果、読み出し専用メモリに割り付けられた番地と同じ番
地に配置されている読み出し書き込み可能なメモリの領
域は使用できない為、使用できる読み出し書き込み可能
なメモリの量が減少するという欠点があった。更に、か
かる欠点をもたらす原因としてメモリ内でデータを入れ
替えることができないという不都合がある。
本発明の目的は同一アドレス空間に重複したメモリ領域
を割り尚てたとしても無駄なく全てのメモリ領域をアク
セス可能なメモリ制御装置を提供することにある、 本発明は制（財）信号を用いて重複するアドレスを仮想
的にアドレス変換してメモリをアクセスするようにした
もので、とくにアドレス供給側からは重複しないアドレ
スをメモリに対して出力しても、これを重複するアドレ
スに変換してメモリに供給するように制御し、かつその
時重複するアドレスにある一方のメモリ領域からの出力
を禁止するようにしたことを特徴とする。
を割り尚てたとしても無駄なく全てのメモリ領域をアク
セス可能なメモリ制御装置を提供することにある、 本発明は制（財）信号を用いて重複するアドレスを仮想
的にアドレス変換してメモリをアクセスするようにした
もので、とくにアドレス供給側からは重複しないアドレ
スをメモリに対して出力しても、これを重複するアドレ
スに変換してメモリに供給するように制御し、かつその
時重複するアドレスにある一方のメモリ領域からの出力
を禁止するようにしたことを特徴とする。
例えは本発明によれば、読み出し専用メモリに割りつけ
られた番地と一部同一番地に配置された読み出し書き込
み可能なメモリよりなるメモリ装置に、ＤＭＡ方式にて
データ転送中であることを示す信号、アドレス信号及び
メモリが選択されたことを示す信号等を入力とし上記二
種のメモリのデータ出力有効信号を制御するメモリ選択
回路と、他の装置からこのメモリ装置に転送されたデー
タを主制御部に対して出力できる様に読み出し専用メモ
リと重複してない番地に配置されている読み出し書き込
みメモリの領域と重複した領域とをＤＭＡ方式で転送す
る場合に使用する制御信号を用いて入れ替えるようにア
ドレス変換する回路とをもつことで、従来の欠点を解決
しメモリを経済曲番こ使用できるメモリ制御装置が得ら
れる。
られた番地と一部同一番地に配置された読み出し書き込
み可能なメモリよりなるメモリ装置に、ＤＭＡ方式にて
データ転送中であることを示す信号、アドレス信号及び
メモリが選択されたことを示す信号等を入力とし上記二
種のメモリのデータ出力有効信号を制御するメモリ選択
回路と、他の装置からこのメモリ装置に転送されたデー
タを主制御部に対して出力できる様に読み出し専用メモ
リと重複してない番地に配置されている読み出し書き込
みメモリの領域と重複した領域とをＤＭＡ方式で転送す
る場合に使用する制御信号を用いて入れ替えるようにア
ドレス変換する回路とをもつことで、従来の欠点を解決
しメモリを経済曲番こ使用できるメモリ制御装置が得ら
れる。
次に、図面を用いて本発明の詳細な説明する。
第１図は本発明の構成を機能ブロックにて示した図であ
る。図において、ＤＭＡ方式にてデータ転送中である時
有効となる信号（ａ）、メモリが選択された時有効とな
る信号（ｂ）、読み出し専用メモリに割り付けられた番
地が選択されたとき有効となる信号（Ｃ１およびメモリ
からのデータ出力指示信号（ｍｌを入力として、読み出
し専用メモリからのデータ出力を有効とする信号（４１
と、読み出し書き込み可能なメモリからのデータ出力を
有効とする信号（ｅ）を出力とするメモリ選択回路内が
設けられている。
る。図において、ＤＭＡ方式にてデータ転送中である時
有効となる信号（ａ）、メモリが選択された時有効とな
る信号（ｂ）、読み出し専用メモリに割り付けられた番
地が選択されたとき有効となる信号（Ｃ１およびメモリ
からのデータ出力指示信号（ｍｌを入力として、読み出
し専用メモリからのデータ出力を有効とする信号（４１
と、読み出し書き込み可能なメモリからのデータ出力を
有効とする信号（ｅ）を出力とするメモリ選択回路内が
設けられている。
更に、読み出し専用メモ１月こ割り付けられた番地と同
一番地に配置されている読み出し書き込み可能なメモリ
領域と読み出し書き込み専用メモリに割り付けられた番
地とは一致しない番地に配置されている読み出し書き込
み可能なメモリ領域とを変換する為に、主制御部より与
えられるアドレス切換信号げ）、メモリの番地を指定す
るアドレス信号（ｇｌおよび信号ｆａｌを入力とし、出
力として変換後のアドレス信号ｔｈ＋を作るアドレス変
換回路ＣＢ）が備えられている、本制御回路にて信号（
ｇ）にて読み出し専用メモリに対するアドレスが指定さ
れている場合、信号（ａ）、信号（ｂ）、信号（Ｃ）が
有効である場合には、読み出し専用メモリからの出力を
禁止して読み出し書き込み可能なメモリからの出力を有
効とし、−力信号（ｂ）、信号（Ｃ）、信号−を満足す
るが信号（ａ）をを満足しない場合には、読み出し書き
込みメモリからの出力が禁止される。また、信号（ａ）
。
一番地に配置されている読み出し書き込み可能なメモリ
領域と読み出し書き込み専用メモリに割り付けられた番
地とは一致しない番地に配置されている読み出し書き込
み可能なメモリ領域とを変換する為に、主制御部より与
えられるアドレス切換信号げ）、メモリの番地を指定す
るアドレス信号（ｇｌおよび信号ｆａｌを入力とし、出
力として変換後のアドレス信号ｔｈ＋を作るアドレス変
換回路ＣＢ）が備えられている、本制御回路にて信号（
ｇ）にて読み出し専用メモリに対するアドレスが指定さ
れている場合、信号（ａ）、信号（ｂ）、信号（Ｃ）が
有効である場合には、読み出し専用メモリからの出力を
禁止して読み出し書き込み可能なメモリからの出力を有
効とし、−力信号（ｂ）、信号（Ｃ）、信号−を満足す
るが信号（ａ）をを満足しない場合には、読み出し書き
込みメモリからの出力が禁止される。また、信号（ａ）
。
（ｂｌ、 （Ｃ）が有効でかつ、メモリへの書き込みを
指示する信号（＋＋が有効な場合は、ＤＭＡ方式にて読
み出し専用メモリに割り付けられた番地に対応する読み
出し書き込み可能なメモリへデータ転送しアドレス切換
信号１ｆ＋で、転送されたデータを読み出し専用メモリ
に割り付けられた番地とは一致しない番地へ移すことが
可能である。このアドレス変換の様子を図示したものが
第２図である。本図に示す様にアドレス切替信号で、Ｄ
ＭＡ方式にて転送されたデータを読み出し専用メモリ（
ＲＯＭ ）と重複したアドレス領域人から、読み出し専
用メモリと重複しない読み出し書き込み可能メモＩＪ（
ＲＡＭ、）のアドレス領域Ｂへ変換することが可能とな
る。
指示する信号（＋＋が有効な場合は、ＤＭＡ方式にて読
み出し専用メモリに割り付けられた番地に対応する読み
出し書き込み可能なメモリへデータ転送しアドレス切換
信号１ｆ＋で、転送されたデータを読み出し専用メモリ
に割り付けられた番地とは一致しない番地へ移すことが
可能である。このアドレス変換の様子を図示したものが
第２図である。本図に示す様にアドレス切替信号で、Ｄ
ＭＡ方式にて転送されたデータを読み出し専用メモリ（
ＲＯＭ ）と重複したアドレス領域人から、読み出し専
用メモリと重複しない読み出し書き込み可能メモＩＪ（
ＲＡＭ、）のアドレス領域Ｂへ変換することが可能とな
る。
次に本発明の一実施例を図面を参照して説明する。第３
図は６４ｋＢｙｔｅのアドレス空間をもち、そのうら（
００００）Ｈ〜（０３ＦＦ）の１キロバイトに読み出し
専用メモリを配置し、（００００）Ｈ〜（ＦＦＦＦ）Ｈ
の６４キロバイトに読み出し書き込み可能なメモリが配
置されている場合、すなわち（００００）Ｈ〜（０３Ｆ
Ｆ）Ｈ番地のアドレス空間では、同一番地に対応して読
み出し専用メモリと読み出し書き可能なメモリが配置し
である。第３図における（５）はアドレスのデコーダ回
路で主制御部より直接与えれるアドレス信号線Ａｌ１％
Ａ、、と、アドレス変換回路の出力信号Ａ１ｏ （これ
は読み出し専用メモリが１にバイトであるため）を入力
とし、読み出し専用メモリが配置されているアドレス空
間に含まれる番地が指定されたときに有効となる信号（
ＲＥＥＬ、）を作る。このＲ８ＥＬ信号と主制御部より
与えられるＤＭＡ信号、Ｍ８ＥＬ信号。
図は６４ｋＢｙｔｅのアドレス空間をもち、そのうら（
００００）Ｈ〜（０３ＦＦ）の１キロバイトに読み出し
専用メモリを配置し、（００００）Ｈ〜（ＦＦＦＦ）Ｈ
の６４キロバイトに読み出し書き込み可能なメモリが配
置されている場合、すなわち（００００）Ｈ〜（０３Ｆ
Ｆ）Ｈ番地のアドレス空間では、同一番地に対応して読
み出し専用メモリと読み出し書き可能なメモリが配置し
である。第３図における（５）はアドレスのデコーダ回
路で主制御部より直接与えれるアドレス信号線Ａｌ１％
Ａ、、と、アドレス変換回路の出力信号Ａ１ｏ （これ
は読み出し専用メモリが１にバイトであるため）を入力
とし、読み出し専用メモリが配置されているアドレス空
間に含まれる番地が指定されたときに有効となる信号（
ＲＥＥＬ、）を作る。このＲ８ＥＬ信号と主制御部より
与えられるＤＭＡ信号、Ｍ８ＥＬ信号。
Ｒ／Ｗ信号により、読み出し専用メモリが選択されたこ
とを示す信号（几１ｖ（ＳＥＬ）、読み出し専用メモリ
よりのデータ出力を有効とする信号（ＲＭＢＮ ）。
とを示す信号（几１ｖ（ＳＥＬ）、読み出し専用メモリ
よりのデータ出力を有効とする信号（ＲＭＢＮ ）。
読み出し書き込み可能なメモリが選択された信号（ＲＡ
ＶＥＬ）、読み出し書き込み可能なメモリからのデータ
出力を有効とする信号（ＲＡＥＮ）、及び読み出し書き
込み可能なメモリにデータを書き込む信号（ＭＷ）を作
るゲート回路と、（００００）Ｈ〜（０３ＦＦ）Ｈに設
定されている読み出し書き込み可能なメモリにＤＭＡ方
式にて書き込まれたデータを（０４００））Ｈ〜・（０
７ＦＦ）ｕにアドレスを変換するためにフリップ・フロ
ップをもち、本フリップ・フロップの極性によりアドレ
ス信号Ａ０゜の極性を決めるアドレス変換回路とをもっ
ている。フリップ・フロップの極性は、主制御部より与
えられる信号（Ｓｅｔ、几ｅ８ｅｔ）にて制御される。
ＶＥＬ）、読み出し書き込み可能なメモリからのデータ
出力を有効とする信号（ＲＡＥＮ）、及び読み出し書き
込み可能なメモリにデータを書き込む信号（ＭＷ）を作
るゲート回路と、（００００）Ｈ〜（０３ＦＦ）Ｈに設
定されている読み出し書き込み可能なメモリにＤＭＡ方
式にて書き込まれたデータを（０４００））Ｈ〜・（０
７ＦＦ）ｕにアドレスを変換するためにフリップ・フロ
ップをもち、本フリップ・フロップの極性によりアドレ
ス信号Ａ０゜の極性を決めるアドレス変換回路とをもっ
ている。フリップ・フロップの極性は、主制御部より与
えられる信号（Ｓｅｔ、几ｅ８ｅｔ）にて制御される。
またＤＭＡ方式によるデータ転送時には、アドレスの変
換は行わない。主制御部より与えられるＤＭＡ信号はＤ
ＭＡ方式にてデータ転送を行っている時に有効となる信
号であり、Ｍ８１ｉＬ信号はメモリに対してデータを書
き込む時もしくは、メモリからデータを読み出す時に有
効となる信号である。Ｒ／Ｗ信号は主制御部からデータ
が出力される場合に論理゛′０″となり、主制御部がデ
ータを取り込む時に論理＠１″となる信号である。この
様な構成をとるメモリ装置から他装置へＤＭＡ方式にて
データ転送する場合、主制御部により転送すべきデータ
を（０４００）Ｈ〜（０７ＦＦ）、番地のメモリへ書き
込み、転送すべきデータの書き込み後、アドレス変換回
路のフリップ・フロップを反転させ（０４００）Ｈ〜（
０７ＦＦ）Ｈ番地に書き込まれたデータを（００００）
Ｈ〜（０３ＦＦ）Ｈ番地に仮想的に番地の割り付は換え
を行う。この後ＤＭＡ動作を開始しく００００）Ｈ〜（
０３ＦＦ）Ｈ番地のデータをデータ転送する。（０００
０）Ｈ〜（０３ＦＦ）Ｈ番地のメモリからデータの読み
出しを行う場合には、Ｒ８ＥＬ信号とＭＳＥＬ信号が有
効となっており、かつ（００００）Ｈ〜（０３ＦＦ）Ｈ
に割り付けられたメモリからＤＭＡ転送転送可データ転
送される場合にはＤＭＡ信号も有効となるので読み出し
書き込み可能なメモリからのデータ出方を有効とする信
号（ＲＡＥＮ ）が有効となり、データが信号Ｄ０〜Ｄ
７にに出力される。このとき読み出し専用メモリの出力
を有効とする信号／ＲＭ８ＢＬ）は、ＤＭＡ（ｉ４号が
有効なので無効であり、読み出し専用メモリからのデー
タは出方されない。一方、逆に、他装置から主記憶装置
へＤＭＡ方式にてデータ転送を行う場合には、（０００
０）Ｈ〜（０３ＦＦ）Ｈ１ｔ地ｊＣデータ転送する様に
アドレス信号（Ａｏ ”−Ａｘ ｓ ）ヲ与えルト、Ｍ
１９ＥＬ信号、ＤＭＡ１号、 及びＲＡｓＥ１４号が有
効であるので読み出し書き込み可能なメモリが選択され
かっＲ／Ｗ信号が論理“０”であるので、信号線（Ｄｏ
−Ｄ７）上のデータが読み出し書き込み可能なメモリの
所定の番地に書き込まれる。
換は行わない。主制御部より与えられるＤＭＡ信号はＤ
ＭＡ方式にてデータ転送を行っている時に有効となる信
号であり、Ｍ８１ｉＬ信号はメモリに対してデータを書
き込む時もしくは、メモリからデータを読み出す時に有
効となる信号である。Ｒ／Ｗ信号は主制御部からデータ
が出力される場合に論理゛′０″となり、主制御部がデ
ータを取り込む時に論理＠１″となる信号である。この
様な構成をとるメモリ装置から他装置へＤＭＡ方式にて
データ転送する場合、主制御部により転送すべきデータ
を（０４００）Ｈ〜（０７ＦＦ）、番地のメモリへ書き
込み、転送すべきデータの書き込み後、アドレス変換回
路のフリップ・フロップを反転させ（０４００）Ｈ〜（
０７ＦＦ）Ｈ番地に書き込まれたデータを（００００）
Ｈ〜（０３ＦＦ）Ｈ番地に仮想的に番地の割り付は換え
を行う。この後ＤＭＡ動作を開始しく００００）Ｈ〜（
０３ＦＦ）Ｈ番地のデータをデータ転送する。（０００
０）Ｈ〜（０３ＦＦ）Ｈ番地のメモリからデータの読み
出しを行う場合には、Ｒ８ＥＬ信号とＭＳＥＬ信号が有
効となっており、かつ（００００）Ｈ〜（０３ＦＦ）Ｈ
に割り付けられたメモリからＤＭＡ転送転送可データ転
送される場合にはＤＭＡ信号も有効となるので読み出し
書き込み可能なメモリからのデータ出方を有効とする信
号（ＲＡＥＮ ）が有効となり、データが信号Ｄ０〜Ｄ
７にに出力される。このとき読み出し専用メモリの出力
を有効とする信号／ＲＭ８ＢＬ）は、ＤＭＡ（ｉ４号が
有効なので無効であり、読み出し専用メモリからのデー
タは出方されない。一方、逆に、他装置から主記憶装置
へＤＭＡ方式にてデータ転送を行う場合には、（０００
０）Ｈ〜（０３ＦＦ）Ｈ１ｔ地ｊＣデータ転送する様に
アドレス信号（Ａｏ ”−Ａｘ ｓ ）ヲ与えルト、Ｍ
１９ＥＬ信号、ＤＭＡ１号、 及びＲＡｓＥ１４号が有
効であるので読み出し書き込み可能なメモリが選択され
かっＲ／Ｗ信号が論理“０”であるので、信号線（Ｄｏ
−Ｄ７）上のデータが読み出し書き込み可能なメモリの
所定の番地に書き込まれる。
このようにしてＤＭＡ方式によるデータの転送が終わる
と主制御部はアドレス変換回路のフリップ・フロップを
反転しく００００）Ｈ〜（０３ＦＦ）Ｈ番地と（０４０
０）、 〜（０７ＦＦ）Ｈ番地との割り付は換えを行い
、（０４０’Ｏ）Ｈ〜（０７ＦＦ）Ｈ番地ＩＣ含まれる
アドレスを主制御部が生成することで、ＤＭＡ方式にて
転送されてきたデータを主制御部はとり出すことができ
る。このときにはＲＭ８ＥＬ信号は無効で、Ｍ８ＥＬ信
号が有効でＲ／Ｗ信号の論理は ｌ であるので几ＡＥ
Ｎ信号は有効となって、読み出し書き込み可能なメモリ
のデータがり。〜Ｄ７上に出力される。この結果１重複
したメモリ領域に対して適宜選択してアクセスできる。
と主制御部はアドレス変換回路のフリップ・フロップを
反転しく００００）Ｈ〜（０３ＦＦ）Ｈ番地と（０４０
０）、 〜（０７ＦＦ）Ｈ番地との割り付は換えを行い
、（０４０’Ｏ）Ｈ〜（０７ＦＦ）Ｈ番地ＩＣ含まれる
アドレスを主制御部が生成することで、ＤＭＡ方式にて
転送されてきたデータを主制御部はとり出すことができ
る。このときにはＲＭ８ＥＬ信号は無効で、Ｍ８ＥＬ信
号が有効でＲ／Ｗ信号の論理は ｌ であるので几ＡＥ
Ｎ信号は有効となって、読み出し書き込み可能なメモリ
のデータがり。〜Ｄ７上に出力される。この結果１重複
したメモリ領域に対して適宜選択してアクセスできる。
なお本実施例は、他装置とＤＭＡ方式にて、データ転送
する場合、主記憶装置から他装置へもしくは、他装置か
ら主記憶装置へのどちらが一方しか起こらない場合で示
したが両方向のＤＭＡ方式による転送が１＠毎に交互に
起こる場合でも同様に取り扱うことができる。また、Ｄ
ＭＡ制御信号を使用した例を示したが、制御信号として
は別の信号を使用してもよい。
する場合、主記憶装置から他装置へもしくは、他装置か
ら主記憶装置へのどちらが一方しか起こらない場合で示
したが両方向のＤＭＡ方式による転送が１＠毎に交互に
起こる場合でも同様に取り扱うことができる。また、Ｄ
ＭＡ制御信号を使用した例を示したが、制御信号として
は別の信号を使用してもよい。
本発明は以上説明したように、メモリ選択回路とアドレ
ス変換回路設けることによって、読み出し専用メモリに
割り付けられた番地と同じ番地に配置された読み出し書
き込み可能なメモリに、データバッファを設定すること
を可能とし、メモリの有効使用ができるという利点があ
る。
ス変換回路設けることによって、読み出し専用メモリに
割り付けられた番地と同じ番地に配置された読み出し書
き込み可能なメモリに、データバッファを設定すること
を可能とし、メモリの有効使用ができるという利点があ
る。
第１図は本発明の構成をブロック図にて示したものであ
る。 Ａ・・・・・・メモリ選択回路、Ｂ・・・・・・アドレ
ス変換回路、（ａ）・・・・・・ＤＭＡ方式にてデータ
転送中であることを示す信号、（ｂ）・・・・・・メモ
リが選択された時有効となる信号、（Ｃ）・・・・・・
読み出し専用メモリに割り付けられた番地が選ばれたこ
とを示す信号、（ｄ）・・・・・・読み出し専用メモリ
からのデータ出力を有効とする信号、（ｅ）・・・・読
み出し書き込み可能なメモリからのデータ出力を有効と
する信号、（ｆ）・・・・・・アドレス切換信号、（ｇ
）・・・・・・アドレス信号、（ｈ）・・・・・・変換
後のアドレス信号、（ｉ）・・・・・・メモリへのデー
タ書込み指示信号、（ｊ）・・・・・・読み出し専用メ
モリ選択信号。 （ｋ）・・・・・・読み出し書き込み可能なメモリの選
択信号、（１）・・・・・・データ信号、 （ｍ）・・
・・・・メモリからのデータ出力指示信号。 第２図はアドレス切換回路を動作させる場合のアドレス
空間の様子を示した模型図である。 Ａ・・・・・・読み出し専用メモリに割り付けられた番
地と同一番地に配置されている読み出し書き込み可能な
メモリの領域、Ｂ・・・・・・アドレス切換回路を動作
させることでＡと領域と切換えられるメモリ領域即ちＡ
のメモリ領域のデータはアドレス切換回路を動作させる
ことで、Ｂのメモリ領域の対応する番地を指定すること
で読み出せる、Ｃ・・・・・・読み出し辱し専用メモリ
が占めるアドレス空間内の領域。 第３図は本発明の一実施例を示した回路図である、 ＳＥＴ、 ＲＥＳＥＴ−、、アドレス切換信号、ＡＯ−
Ａ１１Ｉ・・・・・・アドレス信号、Ａｌｏ・・・・・
・変換後のアドレス信号、ＤＭＡ・・・・・ＤＭＡ方式
にてデータ転送中であることを示す信号、Ｍ８ＥＬ・・
・・・メモリ選択信号。 Ｒ／Ｗ・・・・・・データの方向を指定する信号で論理
゛°１”のとき主制御部がデータを取込み論理０のとき
主制御部からデータが出力される、Ｒ８Ｉ・・・・・・
読み出し専用メモリに割り付けられた番地が選択された
ことを示す信号、ＢＡＲＮ・・・・・・読み出し書き込
み可能なメモリからのデータ出力指示信号、ＲＡＳＥＬ
・・・・・・読み出し書き込み可能なメモリの選択信号
、ＭＷ・・・・・・メモリに対するデータ書込指示信号
、ＲＭＥＮ・・・・・・読み出し専用メモリからのデー
タ出力指示信号、ＲＭＳＥＬ・・・・・・読み出し専用
メモリ選択信号、Ｄｏ％Ｊ）７・・・・・・データ信号
、Ａ・・・・・・デコーダ回路、Ｂ・・・・・・読み出
し書き込み可能なメモリ、Ｃ・・・・・読み出し専用メ
モリ。
る。 Ａ・・・・・・メモリ選択回路、Ｂ・・・・・・アドレ
ス変換回路、（ａ）・・・・・・ＤＭＡ方式にてデータ
転送中であることを示す信号、（ｂ）・・・・・・メモ
リが選択された時有効となる信号、（Ｃ）・・・・・・
読み出し専用メモリに割り付けられた番地が選ばれたこ
とを示す信号、（ｄ）・・・・・・読み出し専用メモリ
からのデータ出力を有効とする信号、（ｅ）・・・・読
み出し書き込み可能なメモリからのデータ出力を有効と
する信号、（ｆ）・・・・・・アドレス切換信号、（ｇ
）・・・・・・アドレス信号、（ｈ）・・・・・・変換
後のアドレス信号、（ｉ）・・・・・・メモリへのデー
タ書込み指示信号、（ｊ）・・・・・・読み出し専用メ
モリ選択信号。 （ｋ）・・・・・・読み出し書き込み可能なメモリの選
択信号、（１）・・・・・・データ信号、 （ｍ）・・
・・・・メモリからのデータ出力指示信号。 第２図はアドレス切換回路を動作させる場合のアドレス
空間の様子を示した模型図である。 Ａ・・・・・・読み出し専用メモリに割り付けられた番
地と同一番地に配置されている読み出し書き込み可能な
メモリの領域、Ｂ・・・・・・アドレス切換回路を動作
させることでＡと領域と切換えられるメモリ領域即ちＡ
のメモリ領域のデータはアドレス切換回路を動作させる
ことで、Ｂのメモリ領域の対応する番地を指定すること
で読み出せる、Ｃ・・・・・・読み出し辱し専用メモリ
が占めるアドレス空間内の領域。 第３図は本発明の一実施例を示した回路図である、 ＳＥＴ、 ＲＥＳＥＴ−、、アドレス切換信号、ＡＯ−
Ａ１１Ｉ・・・・・・アドレス信号、Ａｌｏ・・・・・
・変換後のアドレス信号、ＤＭＡ・・・・・ＤＭＡ方式
にてデータ転送中であることを示す信号、Ｍ８ＥＬ・・
・・・メモリ選択信号。 Ｒ／Ｗ・・・・・・データの方向を指定する信号で論理
゛°１”のとき主制御部がデータを取込み論理０のとき
主制御部からデータが出力される、Ｒ８Ｉ・・・・・・
読み出し専用メモリに割り付けられた番地が選択された
ことを示す信号、ＢＡＲＮ・・・・・・読み出し書き込
み可能なメモリからのデータ出力指示信号、ＲＡＳＥＬ
・・・・・・読み出し書き込み可能なメモリの選択信号
、ＭＷ・・・・・・メモリに対するデータ書込指示信号
、ＲＭＥＮ・・・・・・読み出し専用メモリからのデー
タ出力指示信号、ＲＭＳＥＬ・・・・・・読み出し専用
メモリ選択信号、Ｄｏ％Ｊ）７・・・・・・データ信号
、Ａ・・・・・・デコーダ回路、Ｂ・・・・・・読み出
し書き込み可能なメモリ、Ｃ・・・・・読み出し専用メ
モリ。
Claims (1)
- アドレス付けされたメモリと、このメモリに対してアド
レス番送るアドレス供給手段と、前記メモリに対して制
御信号を送る手段と、咳制御信号を受は入れて前記メモ
リの一部の領域に書き込まれたデータを当該メモリの他
の領域に転送する手段とを備えたことを特徴とするメモ
リ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188182A JPS58179977A (ja) | 1982-04-14 | 1982-04-14 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188182A JPS58179977A (ja) | 1982-04-14 | 1982-04-14 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179977A true JPS58179977A (ja) | 1983-10-21 |
| JPS6242308B2 JPS6242308B2 (ja) | 1987-09-08 |
Family
ID=13183920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6188182A Granted JPS58179977A (ja) | 1982-04-14 | 1982-04-14 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186948A (ja) * | 1984-03-06 | 1985-09-24 | Amada Co Ltd | 外部切換手段を備えたメモリマツプ構造 |
| JPS61216055A (ja) * | 1985-02-27 | 1986-09-25 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344134A (en) * | 1976-10-04 | 1978-04-20 | Oki Electric Ind Co Ltd | Microprogram control system |
-
1982
- 1982-04-14 JP JP6188182A patent/JPS58179977A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344134A (en) * | 1976-10-04 | 1978-04-20 | Oki Electric Ind Co Ltd | Microprogram control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186948A (ja) * | 1984-03-06 | 1985-09-24 | Amada Co Ltd | 外部切換手段を備えたメモリマツプ構造 |
| JPS61216055A (ja) * | 1985-02-27 | 1986-09-25 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242308B2 (ja) | 1987-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0887876A (ja) | Ｎａｎｄ形フラッシュメモリｉｃカード | |
| US4513369A (en) | Information processing system | |
| JPS607301B2 (ja) | コンピュ−タ・システム | |
| JPS62274444A (ja) | アドレス変換方式 | |
| JPS58179977A (ja) | メモリ制御装置 | |
| JPS60189561A (ja) | メモリアクセス制御方式 | |
| JP2699482B2 (ja) | データ転送制御装置 | |
| JP2687679B2 (ja) | プログラム開発装置 | |
| JPS6058493B2 (ja) | 情報処理装置 | |
| JPS6019534B2 (ja) | 移送制御装置 | |
| JPS6143367A (ja) | レジスタ制御方式 | |
| JPH0311448A (ja) | ダイレクトメモリアクセス制御方式 | |
| JP3036809B2 (ja) | マイクロコンピュータにおけるバッファ管理方式 | |
| JPH0225542B2 (ja) | ||
| JPS59123913A (ja) | Ｄｍａアクセス方式 | |
| JPS62151955A (ja) | メモリアドレツシング方式 | |
| JPS61157955A (ja) | タグ制御方式 | |
| JPS6036615B2 (ja) | メモリ制御方式 | |
| JPH1139222A (ja) | マイクロコンピュータ | |
| JPS61190643A (ja) | 記憶制御方式 | |
| JPS60254477A (ja) | メモリシステム | |
| JPS6265149A (ja) | メモリ管理ユニツト書き換え方式 | |
| JPS6049349B2 (ja) | アドレス変換対制御方式 | |
| JPH03204049A (ja) | メモリ制御装置 | |
| JPS6049348B2 (ja) | アドレス変換対制御方式 |