JPS6036615B2 - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS6036615B2 JPS6036615B2 JP55094001A JP9400180A JPS6036615B2 JP S6036615 B2 JPS6036615 B2 JP S6036615B2 JP 55094001 A JP55094001 A JP 55094001A JP 9400180 A JP9400180 A JP 9400180A JP S6036615 B2 JPS6036615 B2 JP S6036615B2
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- JP
- Japan
- Prior art keywords
- address
- bank
- memory
- input
- logical address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はメモリバンクを効率的に使用するため制御でき
るメモリ制御方式に関する。
るメモリ制御方式に関する。
複数の入出力装置・中央処理装置・メモリとで構成され
る従来の情報処理装置の例は第１図に示すようになって
いる。アドレスバスＡ一ＢＵＳ、データバスＤ−ＢＵＳ
、制御ラインＣ−ＬＮを総称して共用バスＣ−ＢＵＳと
いう。メモリＭＥＭは容量拡張のためバンクスイッチン
グ方式により複数のバンクＢＮＫ０，ＢＮＫ１，…・・
・ＢＮＫｎで構成され、使用するバンクの指定はバンク
レジスタ（第２図に示すレジスタＢＫＲ）のビット指定
により行われる。またバス制御装置８Ｃを設け、前記共
用バスＣ−ＢＵＳを中央処理装置ＣＰＵ−メモリＭ旧Ｍ
間のデータ転送に使用する場合と、入出力装置１／０−
メモリＭＥＭ間でダイレクトメモリアクセス方式（以下
本明細書においてＤＭＡ方式と略記する）によるデータ
転送を行う場合との制御切替を行っている。中央処理装
置が所定のプログラムを実行するときデータ転送に必要
となるアドレスは中央処理装置ＣＰＵからアドレスバス
Ａ−ＢＵＳ経由でメモリ制御装置ＭＣに与えられる。
る従来の情報処理装置の例は第１図に示すようになって
いる。アドレスバスＡ一ＢＵＳ、データバスＤ−ＢＵＳ
、制御ラインＣ−ＬＮを総称して共用バスＣ−ＢＵＳと
いう。メモリＭＥＭは容量拡張のためバンクスイッチン
グ方式により複数のバンクＢＮＫ０，ＢＮＫ１，…・・
・ＢＮＫｎで構成され、使用するバンクの指定はバンク
レジスタ（第２図に示すレジスタＢＫＲ）のビット指定
により行われる。またバス制御装置８Ｃを設け、前記共
用バスＣ−ＢＵＳを中央処理装置ＣＰＵ−メモリＭ旧Ｍ
間のデータ転送に使用する場合と、入出力装置１／０−
メモリＭＥＭ間でダイレクトメモリアクセス方式（以下
本明細書においてＤＭＡ方式と略記する）によるデータ
転送を行う場合との制御切替を行っている。中央処理装
置が所定のプログラムを実行するときデータ転送に必要
となるアドレスは中央処理装置ＣＰＵからアドレスバス
Ａ−ＢＵＳ経由でメモリ制御装置ＭＣに与えられる。
メモリ制御装置ＭＣは上述したバンクレジスタにセット
される指定情報によりメモリバンクを選択し、そして与
えられたアドレスに基づいてデータをデータバスＤ−Ｂ
ＵＳを経由してメモｌＩＭＥＭへ書込んだり、メモＩＪ
から読出したりする。次に入出力装置１／０とメモリＭ
旧Ｍ間でＤＭＡ方式によるデータ転送のときは、入出力
装置１／０からバス制御装置ＢＣに対しバス支配権の要
求を行い、支配権が与えられたとき入出力装置１／０か
らメモリＭＥＭのアドレスをアドレスバスＡ−ＢＵＳ経
由でメモリ制御装置ＭＣに与え、データはデータバスＤ
−ＢＵＳ経由で転送を行う。このような入出力装置１／
０のＤＭＡ方式によるメモリアクセスの場合、特にメモ
リがバンクスイッチング方式により複数のバンクを切替
使用しているため、上述したメモリバンク選択のための
バンクレジスタを使用する必要がある。
される指定情報によりメモリバンクを選択し、そして与
えられたアドレスに基づいてデータをデータバスＤ−Ｂ
ＵＳを経由してメモｌＩＭＥＭへ書込んだり、メモＩＪ
から読出したりする。次に入出力装置１／０とメモリＭ
旧Ｍ間でＤＭＡ方式によるデータ転送のときは、入出力
装置１／０からバス制御装置ＢＣに対しバス支配権の要
求を行い、支配権が与えられたとき入出力装置１／０か
らメモリＭＥＭのアドレスをアドレスバスＡ−ＢＵＳ経
由でメモリ制御装置ＭＣに与え、データはデータバスＤ
−ＢＵＳ経由で転送を行う。このような入出力装置１／
０のＤＭＡ方式によるメモリアクセスの場合、特にメモ
リがバンクスイッチング方式により複数のバンクを切替
使用しているため、上述したメモリバンク選択のための
バンクレジスタを使用する必要がある。
しかしながら中央処理装置と入出力装置１／０のＤＭＡ
とが共通のバンクレジスタを共用するとなると問題が生
ずる。即ち中央処理装置がプログラムを実行していて或
るバンクを走っているとき、ＤＭＡすべきデータは該バ
ンクへ一旦転送しておいてから、プログラムで他のバン
クへ転送を行うか、入出力装置のアドレス指定ビットと
してバンク指定分を追加する必要があって、余計な時間
がかかったり、ビット指定のレジスタを多く設けるため
、バス制御装置ＢＣが複雑高価となる欠点があった。そ
のため入出力装置のアドレス指定ビットを変換するテー
ブルを設け、ＤＭＡ空間を複数のバンクの任意のアドレ
スに変換させてバンクを十分利用することが、本発明者
などによって提案されている。このようなアドレス変換
機構を具備しているシステムにおいては、イニシヤル・
プログラム・ロード（以下本明細書においてＩＰＬと略
記する）をＤＭＡ方式に行う場合に、論理アドレスのみ
を使用すると、バンクの内セグメントに区切られた所へ
転送することとなり、ＩＰＬ用のプログラムが格納され
るメモリの領域が大きいものとなる。つまりＩＰＬプロ
グラムが各バンクの各セグメントに点在して格納される
ことになる。このようにＩＰＬによるメモリ蓄積量が大
きいとき、多数のセグメントを使用して連続範囲に蓄積
しておくことが望ましいが、ＤＭＡ方式による前述のや
り方ではプログラム格納領域をセグメント単位で区切っ
て行うため、一連のアドレス設定ができず不便であった
。本発明の目的は前述の欠点を改善し、ＤＭＡ方式によ
るデータ転送以外にメモリバンクを使用する場合はアド
レス変宅奥機構を無効とし、効率的にメモリを使用でき
るメモリ制御方式を提供することにある。
とが共通のバンクレジスタを共用するとなると問題が生
ずる。即ち中央処理装置がプログラムを実行していて或
るバンクを走っているとき、ＤＭＡすべきデータは該バ
ンクへ一旦転送しておいてから、プログラムで他のバン
クへ転送を行うか、入出力装置のアドレス指定ビットと
してバンク指定分を追加する必要があって、余計な時間
がかかったり、ビット指定のレジスタを多く設けるため
、バス制御装置ＢＣが複雑高価となる欠点があった。そ
のため入出力装置のアドレス指定ビットを変換するテー
ブルを設け、ＤＭＡ空間を複数のバンクの任意のアドレ
スに変換させてバンクを十分利用することが、本発明者
などによって提案されている。このようなアドレス変換
機構を具備しているシステムにおいては、イニシヤル・
プログラム・ロード（以下本明細書においてＩＰＬと略
記する）をＤＭＡ方式に行う場合に、論理アドレスのみ
を使用すると、バンクの内セグメントに区切られた所へ
転送することとなり、ＩＰＬ用のプログラムが格納され
るメモリの領域が大きいものとなる。つまりＩＰＬプロ
グラムが各バンクの各セグメントに点在して格納される
ことになる。このようにＩＰＬによるメモリ蓄積量が大
きいとき、多数のセグメントを使用して連続範囲に蓄積
しておくことが望ましいが、ＤＭＡ方式による前述のや
り方ではプログラム格納領域をセグメント単位で区切っ
て行うため、一連のアドレス設定ができず不便であった
。本発明の目的は前述の欠点を改善し、ＤＭＡ方式によ
るデータ転送以外にメモリバンクを使用する場合はアド
レス変宅奥機構を無効とし、効率的にメモリを使用でき
るメモリ制御方式を提供することにある。
そしてそのため本発明においては、入出力装置１／０の
ＤＭＡ時にのみ上述したテーブルを用いた論理−実アド
レス変換を行うようにし、ＩＰＬなどのためのＤＭＡ時
には、中央処理装置によるメモリアクセスと同様にバン
クレジスタによるメモリバンクの選択を行い、論理アド
レスをそのまま実アドレスとして用いるように構成した
ものである。
ＤＭＡ時にのみ上述したテーブルを用いた論理−実アド
レス変換を行うようにし、ＩＰＬなどのためのＤＭＡ時
には、中央処理装置によるメモリアクセスと同様にバン
クレジスタによるメモリバンクの選択を行い、論理アド
レスをそのまま実アドレスとして用いるように構成した
ものである。
以下図面に示す本発明の実施例について説明する。
第２図は本発明の実施例として第１図中のメモリ制御装
置ＭＣ内に設けた制御装置と論理アドレスを示す図であ
る。ＬＣ−ＡＤは入出力装置から出される論理アドレス
１６ビットで、メモリバンクはＢＮＫＯからＢＮＫ１５
まで１６個ある。ＭＡＰは論理アドレスから実アドレス
への変換マップで，ＡＤＤはアドレスについて加算する
加算器であってＭＡＰとＡＤＤによりアドレス変換機構
を形成している。選択器ＳＥＬｌは、変換マップＭＡＰ
が出力するバンク指定情報と前述したバンクレジスタＢ
ＫＲの出力する指定情報とを切替える。一方、選択器Ｓ
ＥＬ２はアドレス変換機構を使用するアドレスと、使用
しないアドレスとを切替える。
置ＭＣ内に設けた制御装置と論理アドレスを示す図であ
る。ＬＣ−ＡＤは入出力装置から出される論理アドレス
１６ビットで、メモリバンクはＢＮＫＯからＢＮＫ１５
まで１６個ある。ＭＡＰは論理アドレスから実アドレス
への変換マップで，ＡＤＤはアドレスについて加算する
加算器であってＭＡＰとＡＤＤによりアドレス変換機構
を形成している。選択器ＳＥＬｌは、変換マップＭＡＰ
が出力するバンク指定情報と前述したバンクレジスタＢ
ＫＲの出力する指定情報とを切替える。一方、選択器Ｓ
ＥＬ２はアドレス変換機構を使用するアドレスと、使用
しないアドレスとを切替える。
ＤＭＡ方式によりデータを転送するときは最初にマップ
ＭＡＰにデータを書込んでおく。即ち或る入出力装置と
メモリバンク間でＤＭＡ転送すべき実アドレスと論理空
間に対応するマップのアドレス位置へ実アドレスデータ
をプログラムにより書込んでおく。バンクが１６あると
きマップの容量は１２ビット×１虎積となっている。入
出力装置のＤＭＡ用アドレスレジスタに論理アドレスＬ
Ｇ−ＡＤをプログラムで書込み入出力装置を起動する。
起動された入出力装置はＤＭＡ転送を要求し、第１図の
バス制御装置ＢＣにおいて支配権が与えられたときバス
上へ論理アドレスレＧ−ＡＤを出力する。第２図の論理
アドレスＬＧ−ＡＤ１６ビットがそれであるとき、上位
４ビット即ち１３乃至１６ビットＡＩ２乃至ＡＩ５がマ
ップを索引し、前述のように書込まれている或るバンク
の１２ビットを引出し上位４ビットで特定のバンクを指
定するため選択器ＳＥＬｌに行き、下位８ビットはバン
ク内のグループ指定を行なうビットであってこれは加算
器ＡＤＤに印加される。加算器ＡＤＤ‘こおいては前述
の論理アドレスＬＧ−ＡＤの中間ビット９乃至１２ビー
ット（Ａ８乃至ＡＩｌ）とその上位に全“０”を付した
８ビット及びマップ出力の８ビットとを加算し、アダー
アドレスＡＤ−ＡＤを得て、バンクを構成するグル−フ
。内のセグメントの位置指定を行なう。更に論理アドレ
スＬＧ−ＡＤの下位８ビットによりセグメント内のアド
レスを指定することができる。第２図において「ＩＰＬ
」はしジスタを示しＩＰＬ動作のとき識別符号を立てる
。ｍＬを行なわないとき、ＤＭＡ動作を行なうのであれ
ば選択器ＳＥＬ２が前述のとおり動作して，アドレス変
換機構を使用する所定のＤＭＡ動作が行なわれる。ＩＰ
Ｌを行なうときＩＰＬレジスタに識別符号が立つから、
選択器ＳＥＬ２は論理アドレスＬＧ−ＡＤの上位８ビッ
トを素通りさせ、アドレス変換機構の動作を無効とする
。したがって論理アドレスＬＧ−ＡＤが実アドレスとし
てバンク指定が行なわれ，大量のプログラムであっても
短時間のうちにバンクに連続蓄積できる。なお以上の説
明においてアドレス変換機構の動作はＩＰＬを行なう場
合無効となることと説明したが，装置電源の投入時に直
ぐＩＰＬレジスタをセットするように電源投入に伴なう
動作を読出専用〆モリから続出したプログラムによって
処理したり、或いは通常動作中であってもプログラムに
よりｍＬレジスタをセットすることもできる。
ＭＡＰにデータを書込んでおく。即ち或る入出力装置と
メモリバンク間でＤＭＡ転送すべき実アドレスと論理空
間に対応するマップのアドレス位置へ実アドレスデータ
をプログラムにより書込んでおく。バンクが１６あると
きマップの容量は１２ビット×１虎積となっている。入
出力装置のＤＭＡ用アドレスレジスタに論理アドレスＬ
Ｇ−ＡＤをプログラムで書込み入出力装置を起動する。
起動された入出力装置はＤＭＡ転送を要求し、第１図の
バス制御装置ＢＣにおいて支配権が与えられたときバス
上へ論理アドレスレＧ−ＡＤを出力する。第２図の論理
アドレスＬＧ−ＡＤ１６ビットがそれであるとき、上位
４ビット即ち１３乃至１６ビットＡＩ２乃至ＡＩ５がマ
ップを索引し、前述のように書込まれている或るバンク
の１２ビットを引出し上位４ビットで特定のバンクを指
定するため選択器ＳＥＬｌに行き、下位８ビットはバン
ク内のグループ指定を行なうビットであってこれは加算
器ＡＤＤに印加される。加算器ＡＤＤ‘こおいては前述
の論理アドレスＬＧ−ＡＤの中間ビット９乃至１２ビー
ット（Ａ８乃至ＡＩｌ）とその上位に全“０”を付した
８ビット及びマップ出力の８ビットとを加算し、アダー
アドレスＡＤ−ＡＤを得て、バンクを構成するグル−フ
。内のセグメントの位置指定を行なう。更に論理アドレ
スＬＧ−ＡＤの下位８ビットによりセグメント内のアド
レスを指定することができる。第２図において「ＩＰＬ
」はしジスタを示しＩＰＬ動作のとき識別符号を立てる
。ｍＬを行なわないとき、ＤＭＡ動作を行なうのであれ
ば選択器ＳＥＬ２が前述のとおり動作して，アドレス変
換機構を使用する所定のＤＭＡ動作が行なわれる。ＩＰ
Ｌを行なうときＩＰＬレジスタに識別符号が立つから、
選択器ＳＥＬ２は論理アドレスＬＧ−ＡＤの上位８ビッ
トを素通りさせ、アドレス変換機構の動作を無効とする
。したがって論理アドレスＬＧ−ＡＤが実アドレスとし
てバンク指定が行なわれ，大量のプログラムであっても
短時間のうちにバンクに連続蓄積できる。なお以上の説
明においてアドレス変換機構の動作はＩＰＬを行なう場
合無効となることと説明したが，装置電源の投入時に直
ぐＩＰＬレジスタをセットするように電源投入に伴なう
動作を読出専用〆モリから続出したプログラムによって
処理したり、或いは通常動作中であってもプログラムに
よりｍＬレジスタをセットすることもできる。
このようにして本発明によるとアドレス変換機構の動作
を無効とすることが容易にできるため、例えばＩＰＬの
場合にプログラムの負荷は従来どおりで良く容量も従釆
と同程度となる。更にプログラムにより所定の場合にア
ドレス変換を中断することができるためメモリバンクの
使用が極めて効率的になる。
を無効とすることが容易にできるため、例えばＩＰＬの
場合にプログラムの負荷は従来どおりで良く容量も従釆
と同程度となる。更にプログラムにより所定の場合にア
ドレス変換を中断することができるためメモリバンクの
使用が極めて効率的になる。
第１図は従来の情報処理装置の構成を示す図、第２図は
本発明の実施例の主要部構成を示す図である。 ＣＰＵ・・・・・・中央処理装置、ＢＣ・・・・・・バ
ス制御装置、Ａ−ＢＵＳ…・・・アドレスバス、Ｄ−Ｂ
ＵＳ…・・・データバス、ＭＥＭ・・・・・・メモリ、
ＢＮＫ０，ＢＮＫ１，…・・・ＢＮＫｎ……バンク、Ｍ
Ｃ・・…・メモリ制御装置，１／０‐１，・・・…１／
０心…・・・入出力装置、ＬＧ−ＡＤ・・…・論理アド
レス、ＭＡＰ…・・・マップ、ＡＤＤ・・…・加算器、
ＳＥＬｌ，ＳＥＬ２・・・・・・選択器、ｍＬ・…・・
ＩＰＬレジスタ。 第１図 第２図
本発明の実施例の主要部構成を示す図である。 ＣＰＵ・・・・・・中央処理装置、ＢＣ・・・・・・バ
ス制御装置、Ａ−ＢＵＳ…・・・アドレスバス、Ｄ−Ｂ
ＵＳ…・・・データバス、ＭＥＭ・・・・・・メモリ、
ＢＮＫ０，ＢＮＫ１，…・・・ＢＮＫｎ……バンク、Ｍ
Ｃ・・…・メモリ制御装置，１／０‐１，・・・…１／
０心…・・・入出力装置、ＬＧ−ＡＤ・・…・論理アド
レス、ＭＡＰ…・・・マップ、ＡＤＤ・・…・加算器、
ＳＥＬｌ，ＳＥＬ２・・・・・・選択器、ｍＬ・…・・
ＩＰＬレジスタ。 第１図 第２図
Claims (1)
- １ 入出力装置と、中央処理装置と、複数バンクで構成
されるメモリと、それらを接続するバスとで構成される
情報処理装置のメモリ制御方式において、複数バンクの
うちの１つを選択する情報を指定するバンクレジスタと
、 論理アドレスのマツプアドレス部を入力してバンク
アドレスとバンク内アドレスの一部とを出力する論理ア
ドレス変換マツプ、及び該バンク内アドレスの一部と論
理アドレスの一部とを加算する加算器で構成されるアド
レス変換機構と、 前記アドレス変換機構を無視する機
構とを設け、 前記入出力装置が直接メモリをアクセス
する場合のみ、該入出力装置から出力される論理アドレ
スを上記アドレス変換機構により実アドレスに変換し、
バンク内セグメントアドレスを指定してアクセスすると
共に、 イニシヤルプログラム・ロード等のために直接
メモリアクセスを行う場合には、論理アドレスをそのま
ま実アドレスとして上記バンクレジスタにて指定される
メモリのバンクにアクセスすることを特徴とするメモリ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55094001A JPS6036615B2 (ja) | 1980-07-11 | 1980-07-11 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55094001A JPS6036615B2 (ja) | 1980-07-11 | 1980-07-11 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720852A JPS5720852A (en) | 1982-02-03 |
| JPS6036615B2 true JPS6036615B2 (ja) | 1985-08-21 |
Family
ID=14098167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55094001A Expired JPS6036615B2 (ja) | 1980-07-11 | 1980-07-11 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6036615B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58201159A (ja) * | 1982-05-19 | 1983-11-22 | Matsushita Electric Ind Co Ltd | アドレス変換装置 |
| JPS6143367A (ja) * | 1984-08-08 | 1986-03-01 | Fujitsu Ltd | レジスタ制御方式 |
-
1980
- 1980-07-11 JP JP55094001A patent/JPS6036615B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720852A (en) | 1982-02-03 |
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