JPH11512857A - クラスタ・コンピュータ・システムにおけるアドレス変換 - Google Patents

Abstract

(57)【要約】 各々限られた内部空間記憶範囲に直接アドレス可能な複数のプロセッサの、大きな外部メモリ空間（例えば、大容量メモリ）との統合化を達成するために、プロセッサをクラスタに組織化し、各クラスタが複数のプロセッサと共通の二次キャッシュを有するようにする。各クラスタには２ビットのクラスタ番号を割り当てる。各プロセッサ内の一次キャッシュとクラスタ内の二次キャッシュとの間に、アドレス変換器を設け、内部メモリ空間アドレスと外部メモリ空間アドレスとの間の変換を行う。外部メモリ空間は、各クラスタに専用な領域と、全プロセッサによって共有される領域とに分割する。内部アドレス指示ビットを要求元プロセッサの一次キャッシュからのクラスタ番号と共に用いて、当該クラスタの専用外部空間または共有外部空間のいずれかへの変換を設定する。逆の外部−内部変換では、１対の指示ビットを用いて、内部アドレス、および外部アドレスが共有外部空間または指定されたクラスタの専用外部空間のいずれかを規定することのインディケータの生成を設定する。各プロセッサに割り当られたクラスタ・メンバ番号は、各クラスタの二次キャッシュによって用いられ、どのプロセッサが大容量メモリに対して情報の送信／受信を行うのかを追跡する。

Description

【発明の詳細な説明】 クラスタ・コンピュータ・システムにおけるアドレス変換発明の分野 本発明は、データ処理技術に関し、更に特定すれば、多数のクラスタを用い、 各クラスタが多数のプロセッサを有し、各プロセッサが主メモリ全体に格納され ている全情報を直接アドレスできない、クラスタ・コンピュータ・システムにお けるアドレシングに関するものである。発明の背景 最近の計算機システムにおいて用いられている中央演算装置（ＣＰＵ）の設計 において、コマンド構造およびワード長は、多くの場合、「新たな」ＣＰＵでも 以前のＣＰＵに用いていたものと、同一にしておかなければならないため、改良 の際にはこれらを考慮に入れる必要がある。これは、特に、特定メーカーに固有 のソフトウエアのオペレーティング・システムの下で走るシステムの場合に当て はまることである。この制約の基本的な理由は、ユーザがしばしば有するソフト ウエアの非常に大きな投資にある。場合によっては、所与のユーザ・システムで 、３０年にわたってソフトウエア開発が行われていることがあるが、ユーザは典 型的にはその古いソフトウエアを新しい改良されたハードウエア・システム上に ロードするだけで、直ちに処理能力向上の結果を体験することを望んでいる。そ の結果、ＣＰＵの設計者は、所与のオペレーティング・システム・ファミリにお ける初期のＣＰＵとの互換性を長期にわたって維持していくことになる。 したがって、既存のシステムを基本とするＣＰＵの設計においては、各ＣＰＵ のアドレス範囲処理能力（即ち、ＣＰＵ命令ワードにおけるアドレス・フィール ドの割り当て）に対する限られた修正でさえも、ハードウエア設計、および、特 に再使用することができるあるいはしなければならないソフトウエアに大きな影 響を与えることになる。このようなジレンマに直面するのは、現在も進行中のメ モリ・チップの密度および容量の増大ならびにその他の技術のために、オペレー ティング・システム／ＣＰＵファミリにおいてアドレス・フィールド長／ワード 長を最初に確立した時点に考えられたものよりも、１ないし２倍の情報を格納可 能な大容量メモリが得られるようになったためである。 ＣＰＵの設計、特に、長期間にわたって確立されているメーカー固有のオペレ ーティング・システムの下で機能させようとするＣＰＵに伴う別の問題要因は、 常に最新の技術によって、既存のＣＰＵの設計を格段に小さな空間に物理的に実 現できるようになるという事実である。しかしながら、この場合も、既存のオペ レーティング・システム・ソフトウエアの基本的仕様に執着することの利点（既 存のアプリケーション・ソフトウエアの再使用を可能とするため）のために、Ｃ ＰＵの設計に対する効果が限られてしまうにも拘わらず、このオペレーティング ・システムを維持する方向に向かうことになる。最後に、そしも恐らく最も重要 であろうが、当業者は、単一のオペレーティング・システム環境において余りに 多くのＣＰＵを動作させた場合に発生する非効率性を承知している。 これらの要因は全て、複数のＣＰＵの多数の群が大型コンピュータ・システム に組み込まれており、個々のＣＰＵが直接アドレスできるよりも多いアドレスに 格納情報を収容した大容量主メモリをコンピュータ・システムに含む、マルチプ ロセッサ・クラスタ環境ではより悪化する。この場合、所与のコンピュータ・シ ステム・ファミリの歴史的なハードウエアおよびオペレーティング・システム／ アプリケーション・ソフトウエアの自然な踏襲である、アドレス・フィールド／ ワード長特性のために、アドレシングが制約を受けることになる。本発明が目的 とするのは、このジレンマを解決することである。発明の目的 したがって、本発明の広範な目的は、全システム・メモリが、単一のＣＰＵま たはオペレーティング・システムによって処理される量よりも多い、拡張メモリ ・アドレッシングを組み込んだ、改良されたマルチプロセッサ・コンピュータ・ システムを提供することである。 本発明の更に具体化した目的は、使用するプロセッサによって本来直接アドレ ス可能なメモリ空間よりも広い外部メモリ空間を、各マルチプロセッサ・クラス タのための専用空間と、各クラスタおよびその各メンバを識別するクラスタ・メ ンバ番号情報を組み込んだアドレス変換にしたがって、全てのクラスタによって 直接アドレス可能な共有空間とに分割したクラスタ・アーキテクチャを採用する 、改良されたマルチプロセッサ・システムを提供することである。発明の概要 端的に言えば、本発明のこれらおよびその他の目的は、多数のプロセッサを、 各々複数のプロセッサを有する多数のクラスタに分割することによって、個々の プロセッサによって発生／解釈されるアドレス・フィールドによって本来直接ア ドレス可能である内部メモリ空間よりも２の累乗倍大きな外部メモリ空間（例え ば、主メモリ）を含む、例示的なシステムにおいて達成される。この例では単一 のマルチプロセッサ基板上にある４つのプロセッサからなる１つのクラスタ内の 各ＣＰＵには、例えば、２ビットの番号（したがって、４つのクラスタを識別す る）によってセットされる１つのクラスタ番号が割り当てられている。加えて、 各ＣＰＵには２ビットの番号（したがって、４つのＣＰＵを識別する）が割り当 てられ、そのクラスタ内のどのＣＰＵであるのかをセットする。この例では、２ つの２ビット番号を連結して、システムにおいて一意の４ビット識別番号を各Ｃ ＰＵに与える。 内部−外部アドレス変換モードでは、クラスタ番号を、専用／共有分類を指定 する指示ビットを含む内部アドレスと共に、要求元クラスタからアドレス変換器 に送る。アドレス変換器では、指示ビットを用いて、変換の設定を制御する。 各ＣＰＵが１ギガバイト（３０ビットのアドレス・フィールドが、ビット０〜 ２９として識別され、ビット０が最上位ビットである）を本来直接アドレス可能 な例示のシステムでは、使用可能な外部空間は２ギガバイトであり、外部空間ア ドレス・フィールドの長さは３２ビット（ビット０〜３１で４ギガバイトを指定 可能）であり、内部アドレスのビット０をインディケータ（指示ビット）として 用いる。ビット０が「０」の場合、クラスタ・メンバは、外部空間のそれ自体の 専用領域からの情報を要求している。逆に、これが「１」の場合、クラスタ・メ ンバは、外部空間の共有領域にある情報をアドレスしている。 指示ビットが「０」の場合、クラスタ番号は外部アドレスのビット１，２にコ ピーされ、内部アドレスのビット１，２が外部アドレスのビット３，４にコピー され、内部アドレスの下位アドレス・ビット３〜２９は、外部アドレスのビット ５〜３１に直接コピーされる。結果的に得られる外部アドレスは、外部空間にお いて指定された専用領域を指し示すことになる。 しかしながら、内部アドレスの指示ビット０が「１」であり、外部空間の共有 領域へのコールを示す場合、異なる変換が行われる。ＣＮ０，ＣＮ１は無視され る。内部アドレスのビット１は外部アドレスのビット１にコピーされ、一方外部 アドレスのビット２，３は各々論理「１」に強制される。結果的に得られる外部 アドレスは、外部空間において指定された共有領域を指し示す。 外部−内部アドレス変換モードでは、外部アドレスのビット１，２が内部アド レスの位置ＣＮ０，ＣＮ１にコピーされる。外部アドレス指示ビットはビット３ ，４である。一方または他方あるいは双方が「０」の場合、複数のクラスタの内 の１つの専用空間からのアドレスが指示される。内部アドレスのビット０は「０ 」に強制され、外部アドレスのビット３，４は、内部アドレスのビット１にコピ ーされる。外部アドレスの下位ビット５〜３１は、内部アドレスのビット３〜２ ９に直接コピーされる。したがって、ＣＮ０，ＣＮ１によって識別されるクラス タに予約されている専用空間のアドレスと同様に、生成される内部アドレスは外 部メモリ内の情報ブロックを完全に識別する。 外部アドレスのビット３，４双方が「１」の場合、外部空間は共有されること がわかる。内部アドレスのビット０が「１」に強制され、外部アドレスのビット １，２は内部アドレスのビット１，２にコピーされ、下位アドレスは先と同様に コピーされる。結果的に得られる内部アドレスは、全てのクラスタに使用可能な 外部メモリ内の情報ブロックを識別する。図面の説明 本発明の主題は特定して指摘され、本明細書の結末部分に明確に特許請求され ている。しかしながら、本発明の構成および動作方法の双方に関しては、付随す る請求の範囲および添付図面と関連付けて以下の説明を参照することにより、最 良に理解されよう。 第１図は、本発明を実施可能なクラスタ・コンピュータ・システムの高位ブロ ック図である。 第２図は、個々のクラスタおよびＣＰＵを更に詳細に図示した、第１図に示す システムのブロック図である。 第３図は、個々のマルチプロセッサ・クラスタに割り当てられた場合の内部ア ドレス空間と、主メモリ装置のアドレス空間を表わす外部空間との割り当ての一 例を表わす。 第４図は、各ＣＰＵが本来１ギガバイトの情報にアドレスすることができ、全 てのＣＰＵと通信する主メモリ装置が２ギガバイトの情報を格納可能な、本発明 の一実施例を 示す、例示的な変換図である。 第５図は、本発明にしたがって変換される、内部および外部、２タイプのアド レスを表わす。 第６図は、内部−外部モードで動作する各ＣＰＵのアドレス変換構成要素内に ある装置を示す簡略論理図である。 第７図は、外部−内部モードで動作するアドレス変換器の簡略論理図である。好適実施例の説明 最初に第１図のクラスタ・コンピュータ・システムの一例を参照すると、この システムは、第１、第２、第３および第４のマルチプロセッサ回路基板１，２， ３，４を含み、各マルチプロセッサ基板はクラスタを構成する４つのＣＰＵを含 み、各マルチプロセッサ基板は、一体的な二次キャッシュ７を介してシステム・ バス５に接続されていることがわかる。システム・バス５は、マルチプロセッサ 基板１，２，３，４を互いに結合すると共に、ブロック６で代表される種々の他 のシステム構成物（サービス・プロセッサ「ＳＰ」を含む）に結合する。加えて 、システム・バス５は、マルチプロセッサ基板１，２，３，４を、メモリ・コン トローラ１０に結合し、一方メモリ・コントローラ１０はメモリ・バス９を介し て、１つ以上の主メモリ装置を表わす主メモリ８とのインターフェースを行う。 マルチプロセッサ基板１について図示してあるように、各マルチプロセッサ基 板１，２，３，４は、４つのＣＰＵ１１，１２，１３，１４を含む。４つのＣＰ Ｕ１１，１２，１３，１４には、それぞれ一次キャッシュ１１Ｃ，１２Ｃ，１３ Ｃ，１４Ｃが備えられている。例示のシステムでは、各マルチプロセッサ基板上 の一次キャッシュは、各々、それと直接関連するＣＰＵと共通の二次キャッシュ ７との間に配置され、典型的な「キャッシュ内格納(store-into-cache)」構成を 利用している。二次キャッシュ７はシステム・バス５とインターフェースを行う 。一次キャッシュ１１Ｃ，１２Ｃ，１３Ｃ，１４Ｃおよび（クラスタに）共通の 二次キャッシュ７の各々の間に配置されているのは、アドレス変換器１１Ａ，１ ２Ａ，１３Ａ，１４Ａであり、これらもそれぞれそのプロセッサ１１，１２，１ ３，１４の構成物である。 本発明の好適な態様によれば、マルチプロセッサ基板１，２，３，４の各々は クラスタを構成し、各クラスタはそれ自体のオペレーティング・システムの下で 走り、システム効率の向上を図っている。 次に第２図を参照すると、本発明の環境が更に詳細に示されている。即ち、マ ルチプロセッサ基板１（基板「０」）上のＣＰＵ１１は、アドレス・レジスタ１ ５、アドレス変換器１８および二次キャッシュ７を介して、システム・バス５と 通信することがわかる。レジスタ１５は、ＣＰＵ１１の一次キャッシュ内のアド レス・インターフェース回路を単に都合よく表現したものに過ぎない。レジスタ １５によって、ＣＰＵ１１が発生するアドレスを二次キャッシュ７への要求とし て送信し、アドレス変換器１８において変換することができる。この状態が発生 するのは、ＣＰＵ１１によって要求された情報が、マルチプロセッサ基板１上の ＣＰＵ１１，１２，１３，１４の一次キャッシュのどの１つにも存在しないとき である。（このようなマルチプロセッサ構成の多くでは、１つのＣＰＵが他のＣ ＰＵの一次キャッシュから情報を「吸引(siphon)」することが可能であることを 、当業者は理解しよう。） プロセッサ基板２（基板「１」）上には、対応するＣＰＵ２１，２２，２３， ２４が見られる。同様に、マルチプロセッサ基板３(基板「２」)、４（基板「３」） 上には、それぞれ、対応するＣＰＵ３１，３２，３３，３４および４１，４２， ４３，４４が見られる。加えて、レジスタ１５に対応するレジスタ２５，３５， ４５が、それぞれ、マルチプロセッサ基板２，３，４上に見られる。また、アド レス変換器１８に対応するアドレス変換器２８，３８，４８も、それぞれ、マル チプロセッサ基板２，３，４の各々のＣＰＵ０に見られる。 更に、マルチプロセッサ基板１上のＣＰＵ１１の一次キャッシュ内には、第１ および第２の２ビット識別レジスタ１６，１７がそれぞれ示されている。（レジ スタ１６，１７は、マルチプロセッサ基板１に対する２ビット・クラスタ識別お よびＣＰＵ１１に対する２ビット・クラスタ・メンバ識別を確立するための任意 の有効な手段を代表することは理解されよう。例えば、クラスタ／クラスタ・メ ンバ識別は、ハードワイヤ状としたり、完全なクラスタ・メンバ番号にセットす ることが可能な４つのスイッチとして存在できる。）マルチプロセッサ１におけ るＣＰＵ１１の場合、レジスタ１６，１７の４つのステージは、各々論理「０」 位置にセットされ、これによって、クラスタ識別「００」（基板「０」）、およ びクラスタ・メンバ識別「００」（ＣＰＵ「０」）を与える。実際上は、レジス タ１６，１７を連結させてもよく、更にシステム初期化時に、サービス・プロセ ッサＳＰの制御の下でセットしてもよい。これは破線２０で表されている。 各ＣＰＵ０ ２１，３１，４１に対して、対応するレジスタ対２６，２７；３ ６，３７および４６，４７がマルチプロセッサ基板２，３，４上に備えられてお り、それぞれ、クラスタ識別「０１」、「１０」および「１１」を与えると共に 、各々の場合に、クラスタ・メンバ識別「００」を与えるようにセットされてい る。 以下の説明では、マルチプロセッサ基板１（基板「０」）を対象として説明す るが、レジスタ２６，３６，４６に格納されるそれらのクラスタ番号識別が異な ること、即ち、マルチプロセッサ基板３上のＣＰＵ２ ３３に対するクラスタ・ メンバ番号が「１０１０」（基板「２」／ＣＰＵ「２」）であることを考慮すれ ば、マルチプロセッサ基板２，３，４も同様に動作することは理解されよう。 ＣＰＵ１１の一次キャッシュ内の３０ビット・レジスタ１５は、例示のＣＰＵ ファミリの限界である、１ギガバイトのアドレス位置を指定することができる。 主メモリ８内のアドレス可能空間の一部を、各プロセッサ基板上のＣＰＵの専用 な使用に予約することによって、とりわけ、独立したオペレーティング・システ ム下で各プロセッサ基板を動作させるようにすることには有用性がある。（これ らの独立したオペレーティング・システムは、同一のオペレーティング・システ ムでも、異なるオペレーティング・システムでもよい。）一方、異なるオペレー ティング・システムの下で動作する複数のクラスタおよび複数のＣＰＵの間にお いて直接的な通信を確立し、これらがクラスタ・システム・アーキテクチャの最 大処理能力で機能できるようにする必要性もある。この機構の達成を可能にする １つの方法は、主メモリ８に共有メモリ空間を設けることである。 本発明は、これらの機構全てを享受しつつ、システム内の個々のＣＰＵが本来 可能であるよりも広いメモリ空間の総括的な直接および間接アドレスを、主メモ リ内において可能にするものである。 以下の説明では、「内部空間」という用語は、各マルチプロセッサ基板上のＣ ＰＵによってアドレス可能なメモリを意味し、一方「外部空間」という用語は、 アドレス可能な全メモリ、即ち、主メモリ８内で使用可能なメモリ空間を意味す るものとする。これら２つのタイプの空間は、アドレス変換器１８を挟む両側に 存在し、これによって調整される。本例示システムでは、アドレス変換器１８は 、各ＣＰＵの一次キャッシュ内に配置されている。 本明細書における内部および外部空間ならびに専用および共有メモリという概 念は、第３図を参照すると一層よく理解することができる。本例では、各ＣＰＵ は３０ビットのアドレス・フィールドを有し、したがって１ギガバイトを直接ア ドレス可能であると仮定することができる。更に、例示の主メモリ内で使用可能 な外部空間は２ギガバイトであり、外部アドレス・フィールドは３２ビット長で あり、即ち、４ギガバイトをアドレス可能であると仮定することもできる。 本発明の鍵となる特徴の１つは、各マルチプロセッサ基板に対してアドレス可 能なメモリを割り当てる方法にある。アドレス変換の結果として、各プロセッサ 基板１，２，３，４によって外部メモリ空間をアクセス可能とするには、本来ア ドレス可能な内部空間の３／８を専用とし、半分を共有とする。明らかに残る１ ／８については、以下に説明する。 これらの条件の下において、第３図を検討することによってこのメモリ割り当 ての真価を認めることができる。マルチプロセッサ基板１は、１／８ギガバイト ・セグメントＰ１１，Ｐ１２，Ｐ１３として識別される３／８ギガバイトの専用 メモリ空間を享受する。加えて、マルチプロセッサ基板１は、１／８ギガバイト ・セグメントＳＡ，ＳＢ，ＳＣ，ＳＤ内の１／２ギガバイトの共有メモリ空間へ のアクセスも有する。同様に、マルチプロセッサ基板２は、１／８ギガバイト・ セグメントＰ２１，Ｐ２２，Ｐ２３として識別される３／８ギガバイトの専用メ モ リ空間を享受する。加えて、マルチプロセッサ基板２は、１／８ギガバイト・セ グメントＳＡ，ＳＢ，ＳＣ，ＳＤ内の１／２ギガバイトの共有メモリ空間へのア クセスも有する。マルチプロセッサ基板３および４に対する内部空間も、第３図 に示すように、対応して割り当てられる。 この内部空間アドレス情報は、アドレス変換ブロックに供給される。前述のよ うに、アドレス変換ブロックは各ＣＰＵの一次キャッシュ内にあるが、明確化の ために、第３図では単一ブロックとして別個に示されている。このアドレス情報 は、本発明によれば、アドレス変換ブロックで、変換可能であり、第３図に概略 的に示すように分配された外部空間アドレス・セグメントを得ることができる。 次に、第２図、第４図、第５図、第６図および第７図を参照して、この例の実 施態様について考える。第４図は、内部および外部空間アドレスをアドレス変換 ブロック（例えば、第２図のアドレス変換器１８）によって変換する場合の、内 部および外部空間アドレス双方に対する、４つのマルチプロセッサ基板の高位ア ドレス・ビット分布を示す。各場合について、３つの列があり、それぞれ、クラ スタ番号（既に、第２図のレジスタ１６，２６，３６，４６によってセットされ ている）、３０ビット内部アドレスの上位３ビット、ならびに３２ビット変換ア ドレスの上位の第２、第３、第４および第５ビットを表わす。以下で更に詳細に 論ずるが、３２ビット変換アドレスの最上位ビットは、この例では、常に「０」 である。 第５図も参照して、まずマルチプロセッサ基板１について内部アドレス・パタ ーンを調べると、クラスタ番号は「００」に予めセットされ、専用空間の上位３ ビットは「０００」、「００１」および「０１０」であり、共有空間の上位３ビ ットは「１００」、「１０１」、「１１０」および「１１１」である。本例では 、上位３ビットについて「０１１」という組み合わせは予約されていることがわ かるだろう。内部アドレスの上位３ビットは、プロセッサ・アドレス・フィール ドの上位セグメントと見なすことができ、残りのビット３〜２９はその下位セグ メントと見なすことができる。 外部アドレスに対するアドレス・フィールドは３２ビットを有し、主メモリは ２ギガバイトを格納するに過ぎないので、この例では、外部アドレスの最上位ビ ットは常に「０」である。（しかしながら、この最上位ビットは、２つの完全な システムの内、共有主メモリへのアクセスを許可すべき一方を示すために使用可 能であることに気がつかれるかもしれない。）したがって、対応するアドレスは 、変換されるべき専用外部空間アドレスの上位ビット（即ち、ビット１，２，３ ，４）に変換され、それぞれ、「０００００」、「００００１」、「０００１０ 」（即ち、Ｐ１１，Ｐ１２，Ｐ１３）となり、共有外部空間アドレスについては 、それぞれ、「０００１１」、「０００１１」、「０１０１１」および「０１１ １１」（即ち、ＳＡ，ＳＢ，ＳＣ，ＳＤ）となる。内部アドレスの上位５ビット は、メモリ・アドレス・フィールドの上位セグメントと見なすことができ、残り のビット５〜３１はその下位セグメントと見なすことができる。 マルチプロセッサ基板２については、クラスタ番号は「０１」に予めセットさ れており、専用空間の上位３ビットは、この場合も、「０００」、「００１」お よび「０１０」であり、共有空間の上位３ビットも、この場合、「１００」、「 １０１」、「１１０」および「１１１」である。（クラスタ番号を除いて、相違 はなく、これは、クラスタ番号が「０１」および「１１」であるマルチプロセッ サ基板３，４にも当てはまる。）対応するアドレスは、専用外部空間アドレスの ビット１，２，３，４に変換され、それぞれ「００１００」、「００１０１」、 「００１１０」（即ち、Ｐ２１，Ｐ２２，Ｐ２３）となり、共有外部空間アドレ スのビットは、それぞれ、「０００１１」、「０００１１」、「０１０１１」お よび「０１１１１」（即ち、ここでもＳＡ，ＳＢ，ＳＣ，ＳＤ）となる。 同様に、マルチプロセッサ基板３および４の内部アドレスは、それぞれ、外部 アドレス「０１０００」（Ｐ３１）、「０１００１」（Ｐ３２），「０１０１０ 」（Ｐ３３）、「０００１１」（ＳＡ）、「０００１１」（ＳＢ）、「０１０１ １」（ＳＣ）、「０１１１１」（ＳＤ）および「０１１００」（Ｐ４１）、「０ １１０１」（Ｐ４２）、「０１１１０」（Ｐ４３）、「０００１１」（ＳＡ）、 「０００１１」（ＳＢ）、「０１０１１」（ＳＣ）、「０１１１１」（ＳＤ）に 変換される。 この変換の基本は、専用および共有アドレスでは異なり、明らかにするのは容 易でないので、更に説明が必要である。まず、各内部専用アドレスの最上位ビッ トは「０」であり、一方各内部共有アドレスの最上位ビットは「１」であること がわかる。専用アドレスの場合、各マルチプロセッサ基板（クラスタ）のＣＮは 、外部アドレスのビット１および２として利用される。ビット１は「０」である ことがわかっており、変換には直接用いられない。内部アドレスのビット２およ び３は、それぞれ、外部アドレスのビット３および４として使用される。 共有アドレスの場合、内部アドレスのビット１は「１」であることがわかって おり、変換には直接用いられない。内部アドレスのビット１および２は、外部ア ドレスのビット１および２として用いられる。最後に、外部アドレスのビット３ および４は「１１」にセットされる。 先の検討において、「として用いられる」という用語は、内部−外部変換プロ セスを表わすものとしてのみ理解すべきである。勿論、外部−内部変換はこのプ ロセスの逆である。 以上のことから、この特定アドレシング方式では何故「０１１」という内部ア ドレスを用いないのかが理解されよう。即ち、この変換プロセスによれば、専用 および共有空間に重複した外部アドレス範囲ができてしまう結果となるからであ る。 ＣＰＵ０ １１のアドレス変換器１８に対する例示的な変換機構を第６図およ び第７図に示す。第６図は、この装置が内部−外部変換モードで動作し、二次キ ャッシュ７に送出された一次キャッシュからの要求として、クラスタ番号を含む 内部アドレスをアドレス変換器１８に送ることを示している（勿論、二次キャッ シュ７は、要求の時点で、要求された情報が二次キャッシュ内にない場合は、こ の要求を主メモリに送る）。したがって、内部アドレスはレジスタ１５内に存在 し、レジスタ１６内にあるクラスタ番号と共に、アドレス変換器への入力として 作用する。 この変換では、内部アドレスのビット０が鍵となる。これが「０」の場合、ア ドレスは、要求元のマルチプロセッサ基板に専用なものとして識別され、それ自 体はレジスタ１６内のＣＮ０，ＣＮ１によって識別される。ビット０は反転器５ ５によって「１」に反転され、したがって、反転器５５の出力は、ＡＮＤゲート ６１，６３，６５，６７の各々の一方の入力をイネーブルする。ＡＮＤゲート６ １の他方の入力はＣＮ０であり、したがって、これは、例示のアドレス変換器の 出力レジスタ５４における外部アドレスのビット１に、ＯＲゲート５６を介して コピーされる。ＡＮＤゲート６４の他方の入力はＣＮ１であり、したがって、外 部アドレスのビット２に、ＯＲゲート６７を介してコピーされる。ＡＮＤゲート ６５の他方の入力は内部アドレスのビット１であり、したがって、レジスタ５４ における外部アドレスのビット３に、ＯＲゲート５８を介してコピーされる。同 様に、ＡＮＤゲート６７の他方の入力は内部アドレスのビット２であり、したが って、レジスタ５４における外部アドレスのビット４に、ＯＲゲート５９を介し てコピーされる。レジスタ１８における内部アドレスの下位アドレス・ビット３ 〜２９は、レジスタ５４内の外部アドレスのビット５〜３１に直接コピーされる 。レジスタ５４における外部アドレスのビット０は、論理「０」に強制される。 なぜなら、外部空間は、本例では、２ギガバイトに制限されているからである。 前述のように、このビットは、主メモリへのアクセスを有する別個のシステムを 収容するために利用可能である。 一例として、変換されるアドレスがＣＰＵ０ １１の一次キャッシュから供給さ れたと仮定する。即ち、ＣＮ０，ＣＮ１が「００」にセットされ、内部アドレス のビット０，１，２が「０１０」である。本例では、変換後に上位アドレス・ビ ット「０００１０」によってアドレスされる外部空間は、第３図においてＰ１３ として識別されている１／８ギガバイトの専用ブロックとなる。 別の例において、アドレス変換器１８に送られる内部アドレスのビット０が論 理「１」であり、共有空間へのコールを示すと仮定する。この場合、ビット０は 反転器５５によって論理「０」に反転されるので、ＡＮＤゲート６１，６３，６ ５，６７はディスエーブルされる。代わりに、ＡＮＤゲート６０，６２，６４， ６６は各々、レジスタ５３のビット０に論理「１」があることの結果として、一 方の入力がイネーブルされる。ＡＮＤゲート６０の他方の入力はレジスタ５３の ビット１から来るので、内部アドレスにおけるビット１の論理レベルが、レジス タ５４における外部アドレスのビット１に、ＯＲゲート５６を介してコピーされ る。ＡＮＤゲート６２の他方の入力はレジスタ５３のビット２から来るので、内 部アドレスにおけるビット２の論理レベルが、レジスタ５４における外部アドレ スのビット２に、ＯＲゲート５７を介してコピーされる。 ＡＮＤゲート６４，６６の各々の他方の入力は直接論理「１」に連結されてい るので、レジスタ５４における外部アドレスのビット３および４は、それぞれ、 ＯＲゲート５８，５９を介して「１」にセットされる。この場合も、本例では外 部空間上の２ギガバイトの制限のために、レジスタ５４内の外部アドレスのビッ ト０は「０」に強制される。内部アドレスの下位アドレス・ビット３〜２９は、 先と同様、外部アドレスのビット５〜３１に直接コピーされる。 ここで、マルチプロセッサ基板１によって供給された内部アドレスのビット０ ，１，２が「１１１」であると仮定する。この例では、変換後に上位アドレス・ ビット「０１１１１」によってアドレスされる外部空間は、第３図においてＳＤ として識別されている１／８ギガバイトの共有ブロックとなる。 本例では、二次キャッシュ７に要求を行った所与のマルチプロセッサ基板上の ＣＰＵは、従来のように、二次キャッシュによって追跡される。したがって、ク ラスタ・メンバ番号を含むレジスタ１７の内容は、その目的のために二次キャッ シュに送られる。 第７図は、外部−内部アドレス変換モードで動作するアドレス変換器１８を示 す。二次キャッシュからの外部アドレスは、レジスタ６８に置かれ、この目的の ために適切な任意のロジックを表わす。外部アドレスのビット０は、主メモリの 容量が２ギガバイトであるために、用いられない。ビット１および２はマルチプ レクサ対８４，８５の対応する入力に印加され、レジスタ８６への入力を選択的 に駆動する。これは、一次メモリをアドレス変換器とインターフェースさせる任 意の適切なロジックを表わす。加えて、レジスタ６８内のビット１および２は、 比較器８１，８２それぞれへの入力に印加される。比較器８１，８２は、レジス タ１６内のＣＮ０およびＣＮ１を、それぞれの第２入力として有する。比較器８ １，８２双方において一致があった場合、この状態は、クラスタ番号「００」が 、マルチプロセッサ基板１（基板「０」）の１つに対して予約されている専用空 間として識別された外部アドレスの宛先であることを確認する。これは、外部ア ドレスのビット３および４のステータスによって決定される。即ち、ビット３お よび４の一方または双方が論理「０」である場合に、この状態となる。比較器８ １， ８１双方が比較状態を示している場合、ＡＮＤゲート８３への３つの入力の内２ つはイネーブルされている。ＡＮＤゲート８３の第３の入力はＡＮＤゲート８９ からの出力によって駆動され、一方、ＡＮＤゲート８９は比較器８７，８８から の２つの出力によって駆動される。比較器８７，８８それぞれへの第１の入力は 、レジスタ１７からのＣＭ０，ＣＭ１であり、それらの各第２の入力は、二次キ ャッシュから受け取ったクラスタ・メンバ番号である。これは、ローカル・クラ スタ内のＣＰＵ０が、外部アドレスによって識別されたメモリ・ブロックへのア クセスを最初に要求したことをこれまで通り予め記録したものである。したがっ て、比較器８１，８２，８７，８８全てにおいて比較状態がある場合、ＡＮＤゲ ートは完全にイネーブルされ、マルチプレクサ８４をイネーブルし、変換された 外部−内部アドレスをレジスタ８６に転送させる。 本例では専用空間が示されるので、レジスタ６８内のビット３および４の一方 または他方は「０」であり、ＡＮＤゲート７０はディスエーブルされて、その出 力は「０」となり、反転器７１の出力は「１」となる。この状態は、ＡＮＤゲー ト７２をイネーブルし、その入力の一方にある論理「０」を、ＯＲゲート７８を 介して、更にマルチプレクサ８４を介して、レジスタ８６のビット０に転送する 。同様に、反転器７１の出力はＡＮＤゲート７４をイネーブルし、レジスタ６８ 内のビット３を、ＯＲゲート７９、マルチプレクサ８４を介して、レジスタ８６ のビット１に転送する。また、反転器７１の出力はＡＮＤゲート７６をイネーブ ルし、レジスタ６８内のビット４を、ＯＲゲート８０、マルチプレクサ８４を介 して、レジスタ８６のビット２に転送する。最後に、レジスタ６８内のビット５ 〜３１は、マルチプレクサ８４を介して、レジスタ８６内のビット３〜２９に転 送され、アドレス情報の外部−内部変換および正しいクラスタ内の正しいＣＰＵ の選択を完了し、大容量メモリの専用格納領域において要求された情報を受け取 る。 外部アドレスのビット３および４双方が「１」である場合、共有アドレスが示 され、ＡＮＤゲート７０が完全にイネーブルされる。その結果ＡＮＤゲート７０ の出力が「１」となり、ＡＮＤゲート７３，７５，７７，９０各々の一方の入力 をイネーブルする。これは、情報が専用でないことを示しているので、クラスタ 番号を考慮する必要はない。したがって、二次キャッシュからのクラスタ・メン バ番号が前述のようにＣＰＵ０を識別する場合、ＡＮＤゲート８９からの出力は ＡＮＤゲート９０を完全にイネーブルし、マルチプレクサ８５をイネーブルし、 それへの入力をレジスタ８６に転送する。 ＡＮＤゲート７３への他方の入力は論理「１」によって駆動されるので、「１ 」がレジスタ８６のビット０に、ＯＲゲート７８およびマルチプレクサ８５を介 してコピーされ、共有空間に対する内部アドレス指示を与える。ＡＮＤゲート７ ５，７６の他方の入力は、それぞれ、レジスタ６８のビット１，２から来る。そ の結果、レジスタ６８内のビット１，２の内容が、それぞれＯＲゲート７９，８ ０およびマルチプレクサ８５を介して、レジスタ８６のビット１，２にコピーさ れる。レジスタ６８内の外部アドレスのビット５〜３１は、マルチプレクサ８５ を介して、レジスタ８６内の内部アドレスのビット３〜２９に、内部および外部 アドレスに共通の低位アドレス・ビットとしてコピーされる。 以上の説明から、第６図および第７図に示す本発明の例示の実施例では、各プ ロセッサ基板（クラスタ）は、３０ビット・アドレス・フィールドによって本来 アドレス可能な１ギガバイトの１／８をアドレスする能力を失うことが理解され よう。しかしながら、得られるものは、共有空間を介して全てのマルチプロセッ サ基板間で直接通信する機能である。更に、いずれのマルチプロセッサ基板でも 、共有空間を介して適切な要求を送ることにより、他のマルチプロセッサ基板の 専用空間を間接的にアドレスし、その結果、所望の情報を専用空間から共有空間 に移動させる機能も達成される。加えて、前述の各マルチプロセッサ基板にそれ 自体のオペレーティング・システムの下で動作させるという利点も得られる。更 にまた、各クラスタにおいて別個のオペレーティング・システムを走らせる利点 を享受する機能も容易に実現され、かつ強化される。 第３図から第７図までを含む例は、本発明によって確立可能な多くのアドレス 変換の１つに過ぎない。例えば、各マルチプロセッサ基板が、以前のように、１ ギガバイトに本来直接アドレス可能であり、主メモリが４ギガバイトを格納可能 であるシステムについて、簡単に考えてみる。この場合、外部アドレスのビット ０も機能することになり、それにしたがって、第６図および第７図のロジックを 調節し拡張する。単純な構成の１つでは、各マルチプロセッサ基板に対するクラ スタ番号は、３ビットまで拡張してもよく、最上位のクラスタ番号ビットが、外 部アドレスのビット０との間でコピーされる。この構成は、収容可能な４マルチ プロセッサ・クラスタの数を増大すると共に、直接的および間接的にアドレス可 能な外部メモリも拡張する。あるいは、クラスタ当たり２つのマルチプロセッサ （即ち、例示のシステムにおいて、マルチプロセッサ基板当たり２つのクラスタ ）に、クラスタを減少させることも可能である。その結果、専用空間として使用 する外部空間が広がり、各専用空間ブロックを使用するプロセッサの数が減少す る。このように、本発明によって得ることができるアドレス変換は多種多様であ り、詳細に扱った前述の例は、使用可能な外部空間が２ギガバイトでありプロセ ッサは１ギガバイトを直接アドレスするだけに限定された特定のシステムに特別 に適用可能であることが見出された、一例を代表するに過ぎないことは理解され よう。 また、外部アドレスのビット０は、共通の大容量メモリにアクセスする２つの別 個のマルチクラスタ・システム間のスイッチとして使用可能であることも、既に 述べた。 以上、例示の実施例において本発明の原理を明確にしたが、これらの原理から 逸脱することなく、本発明の実施に用いられる構造、構成、割合、要素、素材、 および構成物に多くの変更を加え、具体的な環境および動作要件に特定的に適応 させることは、当業者には直ちに認められよう。

───────────────────────────────────────────────────── 【要約の続き】 ラスタの二次キャッシュによって用いられ、どのプロセ ッサが大容量メモリに対して情報の送信／受信を行うの かを追跡する。

Claims (1)

1. 【特許請求の範囲】 １．クラスタ・コンピュータ・システムであって： Ａ）複数のクラスタであって、各前記クラスタは： １）複数のプロセッサであって、各前記プロセッサは、プロセッサ・アドレス ・フィールドによって直接アドレス可能なメモリ範囲に対して固有の制限を有し 、前記プロセッサ・アドレス・フィールドが上位および下位セグメントに分割さ れ、各前記プロセッサが： ａ）一次キャッシュ；および ｂ）アドレス変換器； を含む、前記複数のプロセッサ；および ２）二次キャッシュ； から成る前記複数のクラスタと； Ｂ）各前記プロセッサが本来直接アドレス可能な前記範囲を超過する容量を有 するメモリであって、前記メモリはメモリ・アドレス・フィールドによってアド レス可能であり、前記メモリ・アドレス・フィールドは前記プロセッサ・アドレ ス・フィールドを超過し、前記メモリ・アドレス・フィールドは上位および下位 セグメントに分割されている前記メモリと； Ｃ）各前記クラスタに対してクラスタ番号を確立する手段と； Ｄ）前記複数のクラスタを、前記二次キャッシュを介して、前記メモリに結合 する手段と； から成り、 Ｅ）各前記クラスタ内の各前記プロセッサ内の各前記アドレス変換器は、それ 自体の前記プロセッサ内の前記一次キャッシュおよびそれ自体の前記クラスタ内 の前記二次キャッシュの中間に結合され、前記アドレス変換器は、それ自体の前 記プロセッサ内の前記一次キャッシュ内のプロセッサ・アドレス・フィールドお よびクラスタ番号情報に応答する、第１アドレス変換ロジックを含み、前記第１ アドレス変換ロジックは、前記プロセッサ・アドレス・フィールドの前記上位セ グメントにおける所定の指示ビットのデジタル状態に応答し、２通りのアドレス 変換の一方を実行する手段を備えており、前記２通りのアドレス変換は： １）前記所定の指示ビットが第１のデジタル値である場合： ａ）前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビット を第１の論理レベルに強制し； ｂ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの前記下位 ２ビットを、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ ビットにコピーし； ｃ）前記プロセッサ・アドレス・フィールドの前記低位セグメントの内容を、 前記メモリ・アドレス・フィールドの前記低位セグメントにコピーすることによ り； 前記クラスタ全てによってアドレス可能なメモリ領域を指定すること；および ２）前記所定の指示ビットが第２のデジタル値である場合； ａ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビ ットを、前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビッ トにコピーし； ｂ）前記クラスタ番号を、前記メモリ・アドレス・フィールドの前記上位セグ メントの上位２ビットにコピーし； ｃ）前記プロセッサ・アドレス・フィールドの下位セグメントの内容を、前記 メモリ・アドレス・フィールドの前記下位セグメントにコピーすることにより； 前記クラスタ番号によって識別されるクラスタによってのみアドレス可能なメ モリ領域を指定すること； から成ることを特徴とするクラスタ・コンピュータ・システム。 ２．請求項１記載のクラスタ・コンピュータ・システムにおいて、前記プロセッ サ・アドレス・フィールドの前記上位セグメントは３ビットから成り、前記メモ リ・アドレス・フィールドの前記上位セグメントは少なくとも５ビットから成る ことを特徴とするクラスタ・コンピュータ・システム。 ３．請求項２記載のクラスタ・コンピュータ・システムにおいて、前記プロセッ サ・アドレス・フィールドの前記上位セグメントの最上位ビットは、前記所定の 指示ビットとして用いられることを特徴とするクラスタ・コンピュータ・システ ム。 ４．請求項３記載のクラスタ・コンピュータ・システムであって、更に、前記ク ラスタ内の各前記プロセッサに対してクラスタ・メンバ番号を確立する手段を含 み、所与の前記プロセッサの前記クラスタ・メンバ番号は、前記所与の前記プロ セッサによって所与のメモリ要求が行われたとき、前記所与の前記プロセッサが 位置する前記クラスタ内の前記二次キャッシュに送られ、前記所与の前記プロセ ッサが位置する前記クラスタ内の前記二次キャッシュが、それ自体の前記クラス タ内の前記プロセッサのどれに、前記所与のメモリ要求に対する応答を行うのか を識別可能にすることを特徴とするクラスタ・コンピュータ・システム。 ５．クラスタ・コンピュータ・システムであって： Ａ）複数のクラスタであって、各前記クラスタは： １）複数のプロセッサであって、各前記プロセッサは、プロセッサ・アドレス ・フィールドによって直接アドレス可能なメモリ範囲に対して固有の制限を有し 、前記プロセッサ・アドレス・フィールドが上位および下位セグメントに分割さ れ、各前記プロセッサが： ａ）一次キャッシュ；および ｂ）アドレス変換器； を含む、前記複数のプロセッサ；および ２）二次キャッシュ； から成る前記複数のクラスタと； Ｂ）各前記プロセッサが本来直接アドレス可能な前記範囲を超過する容量を有 するメモリであって、前記メモリはメモリ・アドレス・フィールドによってアド レス可能であり、前記メモリ・アドレス・フィールドは前記プロセッサ・アドレ ス・フィールドを超過し、前記メモリ・アドレス・フィールドは上位および下位 セグメントに分割されている前記メモリと； Ｃ）各前記クラスタに対してクラスタ番号を確立する手段と； Ｄ）前記複数のクラスタを、前記二次キャッシュを介して、前記メモリに結合 する手段と； から成り、 Ｅ）各前記クラスタ内の各前記プロセッサ内の各前記アドレス変換器は、それ 自体の前記プロセッサ内の前記一次キャッシュおよびそれ自体の前記クラスタ内 の前記二次キャッシュの中間に結合され、前記アドレス変換器は、メモリ・アド レス・フィールド情報に応答する第２アドレス変換ロジックを含み、該第２変換 ロジックは、前記メモリ・アドレス・フィールド内の所定の複数の指示ビットの デジタル状態に応答して、２通りのアドレス変換の一方を実行する手段を含み、 前記所定の複数の指示ビットは、その最上位ビットよりも下位のビットであり、 前記２通りのアドレス変換は： １）前記所定の複数の指示ビットが共に第１のデジタル値である場合： ａ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの所定のビ ットを第１の論理レベルに強制し； ｂ）前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビット を、前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビッ トにコピーし； ｃ）前記メモリ・アドレス・フィールドの前記低位セグメントの内容を、前記 プロセッサ・アドレス・フィールドの前記低位セグメントにコピーすることによ り； 前記クラスタ全てによってアドレス可能な情報を含むメモリ領域を指定するこ と；および ２）前記所定の指示ビットのいずれかが第２のデジタル値である場合： ａ）前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビット を、前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビッ トにコピーし； ｂ）前記メモリ・アドレス・フィールドの前記上位部分における前記クラスタ 番号を表わす上位ビットを、前記共通クラスタ・インターフェースにおける前記 クラスタ番号にコピーし； ｃ）前記メモリ・アドレス・フィールドの下位セグメントの内容を、前記プロ セッサ・アドレス・フィールドの前記下位セグメントにコピーすることにより； 前記クラスタ番号によって識別されるクラスタによってのみアクセス可能な情 報を含むメモリ領域を指定すること； から成ることを特徴とするクラスタ・コンピュータ・システム。 ６．請求項５記載のクラスタ・コンピュータ・システムにおいて、前記プロセッ サ・アドレス・フィールドの前記上位セグメントは３ビットから成り、前記メモ リ・アドレス・フィールドの前記上位セグメントは少なくとも５ビットから成る ことを特徴とするクラスタ・コンピュータ・システム。 ７．請求項６記載のクラスタ・コンピュータ・システムにおいて、前記メモリ・ アドレス・フィールドの前記上位セグメントの下位２ビットは、前記所定の複数 の指示ビットとして用いられることを特徴とするクラスタ・コンピュータ・シス テム。 ８．請求項７記載のクラスタ・コンピュータ・システムであって、更に、前記ク ラスタ内の各前記プロセッサに対してクラスタ・メンバ番号を確立する手段を含 み、所与の前記プロセッサの前記クラスタ・メンバ番号は、前記所与の前記プロ セッサによって所与のメモリ要求が行われたとき、前記所与の前記プロセッサが 位置する前記クラスタ内の前記二次キャッシュに送られ、前記所与の前記プロセ ッサが位置する前記クラスタ内の前記二次キャッシュが、それ自体の前記クラス タ内の前記プロセッサのどれに、前記所与のメモリ要求に対する応答を行うのか を識別可能にすることを特徴とするクラスタ・コンピュータ・システム。 ９．クラスタ・コンピュータ・システムであって： Ａ）複数のクラスタであって、各前記クラスタは： １）複数のプロセッサであって、各前記プロセッサは、プロセッサ・アドレス ・フィールドによって直接アドレス可能なメモリ範囲に対して固有の制限を有し 、前記プロセッサ・アドレス・フィールドが上位および下位セグメントに分割さ れ、各前記プロセッサが： ａ）一次キャッシュ；および ｂ）アドレス変換器； を含む、前記複数のプロセッサ；および ２）二次キャッシュ； から成る前記複数のクラスタと； Ｂ）各前記プロセッサが本来直接アドレス可能な前記範囲を超過する容量を有 するメモリであって、前記メモリはメモリ・アドレス・フィールドによってアド レス可能であり、前記メモリ・アドレス・フィールドは前記プロセッサ・アドレ ス・フィールドを超過し、前記メモリ・アドレス・フィールドは上位および下位 セグメントに分割されている前記メモリと； Ｃ）各前記クラスタに対してクラスタ番号を確立する手段と； Ｄ）前記複数のクラスタを、前記二次キャッシュを介して、前記メモリに結合 する手段と； から成り、 Ｅ）各前記クラスタ内の各前記プロセッサ内の各前記アドレス変換器は、それ 自体の前記プロセッサ内の前記一次キャッシュおよびそれ自体の前記クラスタ内 の前記二次キャッシュの中間に結合され、前記アドレス変換器は、それ自体の前 記プロセッサ内の前記一次キャッシュ内のプロセッサ・アドレス・フィールドお よびクラスタ番号に応答する、第１アドレス変換ロジックを含み、前記第１アド レス変換ロジックは、前記プロセッサ・アドレス・フィールドの前記上位セグメ ントにおける第１の所定の指示ビットのデジタル状態に応答して、２通りのアド レス変換の一方を実行する手段を備えており、前記第１の所定の指示ビットは、 その最上位ビットよりも低位であり、前記２通りのアドレス変換は： １）前記第１の所定の指示ビットが第１のデジタル値である場合： ａ）前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビット を第１の論理レベルに強制し； ｂ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビ ットを、前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビッ トにコピーし； ｃ）前記プロセッサ・アドレス・フィールドの前記低位セグメントの内容を、 前記メモリ・アドレス・フィールドの前記低位セグメントにコピーすることによ り； 前記クラスタ全てによってアドレス可能なメモリ領域を指定すること；および ２）前記第１の所定の指示ビットが第２のデジタル値である場合： ａ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビ ットを、前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビッ トにコピーし； ｂ）前記クラスタ番号を、前記メモリ・アドレス・フィールドの前記上位セグ メントの上位２ビットにコピーし； ｃ）前記プロセッサ・アドレス・フィールドの下位セグメントの内容を、前記 メモリ・アドレス・フィールドの前記下位セグメントにコピーすることにより； 前記クラスタ番号によって識別されるクラスタによってのみアドレス可能なメ モリ領域を指定すること； から成り、 Ｆ）前記アドレス変換器は、更に、メモリ・アドレス・フィールド情報に応答 する第２のアドレス変換ロジックを含み、該第２のアドレス変換ロジックは、前 記メモリ・アドレス・フィールド内の第２および第３の所定の指示ビットのデジ タル状態に応答して、２通りのアドレス変換の内一方を実行する手段を備えてお り、前記第２および第３の所定の指示ビットはその最上位ビットよりも低位であ り、前記２通りのアドレス変換は： １）前記第２および第３の所定指示ビットが双方とも第１のデジタル値である 場合： ａ）前記プロセッサ・アドレス・フィールドの前記上位セグメントの所定ビッ トを第１の論理レベルに強制し； ｂ）前記メモリ・アドレス・フィールドの前記上位セグメントの上位２ビット を、前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビッ トにコピーし； ｃ）前記メモリ・アドレス・フィールドの下位セグメントの内容を、前記プロ セッサ・アドレス・フィールドの前記下位セグメントにコピーすることにより、 前記クラスタ全てによってアドレス可能な情報を含むメモリ領域を指定するこ と；および ２）前記第２および第３の所定指示ビットのいずれかが第２のデジタル値であ る場合： ａ）前記メモリ・アドレス・フィールドの前記上位セグメントの下位２ビット を、前記プロセッサ・アドレス・フィールドの前記上位セグメントの下位２ビッ トにコピーし； ｂ）前記メモリ・アドレス・フィールドの前記上位部分におけるクラスタ番号 を表わす上位ビットを、前記共通クラスタ・インターフェースにおける前記クラ スタ番号にコピーし； ｃ）前記メモリ・アドレス・フィールドの前記下位セグメントの内容を、前記 プロセッサ・アドレス・フィールドの前記下位セグメントにコピーすることによ り、 前記クラスタ番号によって識別されるクラスタによってのみアクセス可能な情 報を含むメモリ領域を指定すること； から成ることを特徴とするクラスタ・コンピュータ・システム。 １０．請求項９記載のクラスタ・コンピュータ・システムにおいて、前記プロセ ッサ・アドレス・フィールドの前記上位セグメントは３ビットから成り、前記メ モリ・アドレス・フィールドの前記上位セグメントは少なくとも５ビットから成 ることを特徴とするクラスタ・コンピュータ・システム。 １１．請求項１０記載のクラスタ・コンピュータ・システムにおいて、前記プロ セッサ・アドレス・フィールドの前記上位セグメントの最上位ビットは、前記所 定の指示ビットとして用いられ、前記メモリ・アドレス・フィールドの前記上位 セグメントの下位２ビットは、前記所定の複数の指示ビットとして用いられるこ とを特徴とするクラスタ・コンピュータ・システム。 １２．請求項１１記載のクラスタ・コンピュータ・システムであって、更に、前 記クラスタ内の各前記プロセッサに対してクラスタ・メンバ番号を確立する手段 を含み、所与の前記プロセッサの前記クラスタ・メンバ番号は、前記所与の前記 プロセッサによって所与のメモリ要求が行われたとき、前記所与の前記プロセッ サが位置する前記クラスタ内の前記二次キャッシュに送られ、前記所与の前記プ ロセッサが位置する前記クラスタ内の前記二次キャッシュが、それ自体の前記ク ラスタ内の前記プロセッサのどれに、前記所与のメモリ要求に対する応答を行う のかを識別可能にすることを特徴とするクラスタ・コンピュータ・システム。