JP2001134486A - マイクロプロセッサおよび記憶装置 - Google Patents
マイクロプロセッサおよび記憶装置Info
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- G06F2212/25—Using a specific main memory architecture
- G06F2212/251—Local memory within processor subsystem
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/25—Using a specific main memory architecture
- G06F2212/253—Centralized memory
Abstract
(57)【要約】
【課題】 マイクロプロセッサおよび記憶装置におい
て、たとえば画像処理のように大規模データを処理する
場合であっても高速で小容量なローカルメモリを有効に
働かせること。 【解決手段】 マイクロプロセッサ１の外部にメインメ
モリ２と、メインメモリ２よりも高速なローカルメモリ
３を接続する。メインメモリ２にはロードモジュール全
体が展開され、ローカルメモリ３にはメインメモリ２に
展開されたロードモジュールの中の命令コードの一部ま
たは全部を格納する。データ用メモリ管理ユニット６３
はロードモジュール全体の論理アドレスをメインメモリ
２の物理アドレスへ変換する。命令用メモリ管理ユニッ
ト６２は、ローカルメモリ３に格納された命令コードの
論理アドレスをローカルメモリ３の物理アドレスへ変換
する。ＣＰＵコア６は命令の実行時にローカルメモリ３
から命令コードを取得する。
て、たとえば画像処理のように大規模データを処理する
場合であっても高速で小容量なローカルメモリを有効に
働かせること。 【解決手段】 マイクロプロセッサ１の外部にメインメ
モリ２と、メインメモリ２よりも高速なローカルメモリ
３を接続する。メインメモリ２にはロードモジュール全
体が展開され、ローカルメモリ３にはメインメモリ２に
展開されたロードモジュールの中の命令コードの一部ま
たは全部を格納する。データ用メモリ管理ユニット６３
はロードモジュール全体の論理アドレスをメインメモリ
２の物理アドレスへ変換する。命令用メモリ管理ユニッ
ト６２は、ローカルメモリ３に格納された命令コードの
論理アドレスをローカルメモリ３の物理アドレスへ変換
する。ＣＰＵコア６は命令の実行時にローカルメモリ３
から命令コードを取得する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータまた
はコンピュータの周辺装置に使用されるマイクロプロセ
ッサおよび記憶装置に関する。
はコンピュータの周辺装置に使用されるマイクロプロセ
ッサおよび記憶装置に関する。
【０００２】レーザ・ビーム・プリンタや画像認識装置
など、主として高性能な画像処理を必要とする装置には
マイクロプロセッサが内蔵されている。画像処理に必要
な命令コードおよび定数や初期値のデータなどは、マイ
クロプロセッサの外部に設けられたメインメモリに格納
される。また、マイクロプロセッサは、その内部にキャ
ッシュメモリを備えている。マイクロプロセッサは、主
に、メインメモリまたはキャッシュメモリに格納された
命令コードおよび定数や初期値のデータを用いて処理を
おこなう。
など、主として高性能な画像処理を必要とする装置には
マイクロプロセッサが内蔵されている。画像処理に必要
な命令コードおよび定数や初期値のデータなどは、マイ
クロプロセッサの外部に設けられたメインメモリに格納
される。また、マイクロプロセッサは、その内部にキャ
ッシュメモリを備えている。マイクロプロセッサは、主
に、メインメモリまたはキャッシュメモリに格納された
命令コードおよび定数や初期値のデータを用いて処理を
おこなう。
【０００３】なお、本明細書では、定数や初期値などの
数値（文字も含む）のデータを意味する狭義のデータ
と、その狭義のデータのほかに命令コードなども含めた
広義のデータとを区別するために、広義のデータを単に
データとし、狭義のデータを数値データとする。
数値（文字も含む）のデータを意味する狭義のデータ
と、その狭義のデータのほかに命令コードなども含めた
広義のデータとを区別するために、広義のデータを単に
データとし、狭義のデータを数値データとする。
【０００４】
【従来の技術】一般に、キャッシュメモリはメインメモ
リと論理的なメモリ階層を構成している。メインメモリ
は、一般的なＤＲＡＭ（ダイナミックＲＡＭ）等により
構成される。キャッシュメモリは、メインメモリよりも
高速アクセスが可能なＳＲＡＭ（スタティックＲＡＭ）
などにより構成される。
リと論理的なメモリ階層を構成している。メインメモリ
は、一般的なＤＲＡＭ（ダイナミックＲＡＭ）等により
構成される。キャッシュメモリは、メインメモリよりも
高速アクセスが可能なＳＲＡＭ（スタティックＲＡＭ）
などにより構成される。
【０００５】アクセスのあった命令コードや数値データ
は、その付近の命令コードや数値データとともにキャッ
シュメモリに蓄積される。そして、キャッシュメモリに
蓄積された命令コードや数値データに対してアクセスが
あった場合には、その命令コードや数値データは、メイ
ンメモリからではなく、キャッシュメモリから読み出さ
れる。それによって、低速なメインメモリへのアクセス
頻度が減少し、高速処理が実現する。
は、その付近の命令コードや数値データとともにキャッ
シュメモリに蓄積される。そして、キャッシュメモリに
蓄積された命令コードや数値データに対してアクセスが
あった場合には、その命令コードや数値データは、メイ
ンメモリからではなく、キャッシュメモリから読み出さ
れる。それによって、低速なメインメモリへのアクセス
頻度が減少し、高速処理が実現する。
【０００６】キャッシュメモリに蓄積された命令コード
や数値データには、メインメモリにおける物理アドレス
とキャッシュメモリにおける物理アドレスが割り当てら
れる。両者の物理アドレスは当然異なる。メモリへのア
クセスが発生した時に、アクセス対象となる命令コード
や数値データがキャッシュメモリに存在しない場合には
メインメモリの物理アドレスが指定される。一方、アク
セス対象がキャッシュメモリに存在する場合にはキャッ
シュメモリの物理アドレスが指定される。
や数値データには、メインメモリにおける物理アドレス
とキャッシュメモリにおける物理アドレスが割り当てら
れる。両者の物理アドレスは当然異なる。メモリへのア
クセスが発生した時に、アクセス対象となる命令コード
や数値データがキャッシュメモリに存在しない場合には
メインメモリの物理アドレスが指定される。一方、アク
セス対象がキャッシュメモリに存在する場合にはキャッ
シュメモリの物理アドレスが指定される。
【０００７】このようなアドレス変換は、プロセッサに
内蔵されたタグレジスタとキャッシュ制御ユニットと呼
ばれるアドレス変換手段により自動的におこなわれる。
したがって、プログラマはキャッシュメモリの存在を意
識する必要はない。同様にメインメモリ中でアクセスを
制御するために、メモリ管理ユニット（ＭＭＵ）が内蔵
されている。
内蔵されたタグレジスタとキャッシュ制御ユニットと呼
ばれるアドレス変換手段により自動的におこなわれる。
したがって、プログラマはキャッシュメモリの存在を意
識する必要はない。同様にメインメモリ中でアクセスを
制御するために、メモリ管理ユニット（ＭＭＵ）が内蔵
されている。
【０００８】これらのアドレス変換手段は、ある論理ア
ドレス範囲に対して一つの物理アドレスを設定する。そ
れと同時に、アドレス変換手段は、設定範囲に共通のア
クセス属性などを定義する。ロードモジュールには、命
令コードやその命令コードの実行の際に使用される数値
データなどのように、アクセスの種別等が異なるものが
含まれているが、一部のキャッシュ制御ユニットとメモ
リ管理ユニットにおけるアドレス変換手段は、命令コー
ドと数値データを区別せずに同様に扱う。
ドレス範囲に対して一つの物理アドレスを設定する。そ
れと同時に、アドレス変換手段は、設定範囲に共通のア
クセス属性などを定義する。ロードモジュールには、命
令コードやその命令コードの実行の際に使用される数値
データなどのように、アクセスの種別等が異なるものが
含まれているが、一部のキャッシュ制御ユニットとメモ
リ管理ユニットにおけるアドレス変換手段は、命令コー
ドと数値データを区別せずに同様に扱う。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
たキャッシュメモリを利用したメモリアクセス機構で
は、たとえば画像処理のように、処理対象となるデータ
の規模が大きくなると、キャッシュメモリの書き換えが
頻繁に起こる。そのため、本来キャッシュが有効に働く
局所的な命令コードや数値データが、キャッシュメモリ
から追い出されてしまう。したがって、キャッシュのヒ
ット率が下がり、処理の高速化という効果が十分に得ら
れなくなってしまう。また、データ規模に合わせた大容
量のメモリは一般に低速になってしまう。
たキャッシュメモリを利用したメモリアクセス機構で
は、たとえば画像処理のように、処理対象となるデータ
の規模が大きくなると、キャッシュメモリの書き換えが
頻繁に起こる。そのため、本来キャッシュが有効に働く
局所的な命令コードや数値データが、キャッシュメモリ
から追い出されてしまう。したがって、キャッシュのヒ
ット率が下がり、処理の高速化という効果が十分に得ら
れなくなってしまう。また、データ規模に合わせた大容
量のメモリは一般に低速になってしまう。
【００１０】そこで、大容量のキャッシュメモリを用い
ることによって、大規模データを処理する場合であって
もキャッシュメモリの書き換えが頻繁に起こらないよう
にすることもできる。しかし、高速の大容量メモリは高
価である。また、安価な大容量メモリを用いたのでは、
アクセスタイムが犠牲になってしまう。
ることによって、大規模データを処理する場合であって
もキャッシュメモリの書き換えが頻繁に起こらないよう
にすることもできる。しかし、高速の大容量メモリは高
価である。また、安価な大容量メモリを用いたのでは、
アクセスタイムが犠牲になってしまう。
【００１１】本発明は、上記問題点に鑑みてなされたも
のであって、たとえば画像処理のように局所性が低くか
つ大規模なデータを処理する場合であっても、局所性の
高い命令やデータを効率的にアクセスすることができる
マイクロプロセッサおよび記憶装置を提供することを目
的とする。
のであって、たとえば画像処理のように局所性が低くか
つ大規模なデータを処理する場合であっても、局所性の
高い命令やデータを効率的にアクセスすることができる
マイクロプロセッサおよび記憶装置を提供することを目
的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は以下のように構成されていることを特徴と
する。マイクロプロセッサの外部に第１の記憶手段（メ
インメモリ）と第２の記憶手段（ローカルメモリ）が接
続される。第１の記憶手段（メインメモリ）には、ロー
ドモジュール全体が展開される。ここで、ロードモジュ
ールは、命令コード、定数や初期値のデータ（数値デー
タ）および作業用領域確保を含む。
め、本発明は以下のように構成されていることを特徴と
する。マイクロプロセッサの外部に第１の記憶手段（メ
インメモリ）と第２の記憶手段（ローカルメモリ）が接
続される。第１の記憶手段（メインメモリ）には、ロー
ドモジュール全体が展開される。ここで、ロードモジュ
ールは、命令コード、定数や初期値のデータ（数値デー
タ）および作業用領域確保を含む。
【００１３】第２の記憶手段（ローカルメモリ）には、
第１の記憶手段（メインメモリ）に展開されたロードモ
ジュールの中の命令コードの一部または全部が複写また
は書き込みにより格納される。第２の記憶手段（ローカ
ルメモリ）に格納される命令コードのサイズは、第２の
記憶手段（ローカルメモリ）の容量以下に設定される。
第１の記憶手段（メインメモリ）に展開されたロードモ
ジュールの中の命令コードの一部または全部が複写また
は書き込みにより格納される。第２の記憶手段（ローカ
ルメモリ）に格納される命令コードのサイズは、第２の
記憶手段（ローカルメモリ）の容量以下に設定される。
【００１４】そして、第１のアドレス変換手段（データ
用メモリ管理ユニット）と第２のアドレス変換手段（命
令用メモリ管理ユニット）が設けられる。第１のアドレ
ス変換手段（データ用メモリ管理ユニット）は、ロード
モジュール全体の論理アドレスを第１の記憶手段（メイ
ンメモリ）の物理アドレスへ変換する。第２のアドレス
変換手段（命令用メモリ管理ユニット）は、ロードモジ
ュールの命令コードの論理アドレスを第２の記憶手段
（ローカルメモリ）の物理アドレスへ変換する。
用メモリ管理ユニット）と第２のアドレス変換手段（命
令用メモリ管理ユニット）が設けられる。第１のアドレ
ス変換手段（データ用メモリ管理ユニット）は、ロード
モジュール全体の論理アドレスを第１の記憶手段（メイ
ンメモリ）の物理アドレスへ変換する。第２のアドレス
変換手段（命令用メモリ管理ユニット）は、ロードモジ
ュールの命令コードの論理アドレスを第２の記憶手段
（ローカルメモリ）の物理アドレスへ変換する。
【００１５】第１の記憶手段（メインメモリ）は大容量
のメモリ、たとえばＤＩＭＭ（デュアル・インライン・
メモリ・モジュール）により構成される。第２の記憶手
段（ローカルメモリ）は、第１の記憶手段（メインメモ
リ）よりも容量は小さいが高速で動作するメモリ、たと
えば単体の高速シンクロナスＤＲＡＭにより構成され
る。
のメモリ、たとえばＤＩＭＭ（デュアル・インライン・
メモリ・モジュール）により構成される。第２の記憶手
段（ローカルメモリ）は、第１の記憶手段（メインメモ
リ）よりも容量は小さいが高速で動作するメモリ、たと
えば単体の高速シンクロナスＤＲＡＭにより構成され
る。
【００１６】以上のように構成されているため、本発明
によれば、マイクロプロセッサは、命令を実行する際、
より高速な第２の記憶手段（ローカルメモリ）から命令
コードを取得して実行する。命令コードは一般に局所性
（ローカリティ）が高い。そのため、第２の記憶手段
（ローカルメモリ）が小容量のメモリであっても高速化
の効果は十分に得られる。
によれば、マイクロプロセッサは、命令を実行する際、
より高速な第２の記憶手段（ローカルメモリ）から命令
コードを取得して実行する。命令コードは一般に局所性
（ローカリティ）が高い。そのため、第２の記憶手段
（ローカルメモリ）が小容量のメモリであっても高速化
の効果は十分に得られる。
【００１７】それに対して、画像処理などで用いられる
ような大規模なデータは、一般に局所性が低い。したが
って、そのようなデータを小容量の第２の記憶手段（ロ
ーカルメモリ）に分割して転送しても、頻繁に発生する
転送による損失のため、高速化の効果は十分に得られな
い。よって、ロードモジュール全体は大容量の第１の記
憶手段（メインメモリ）に格納される。
ような大規模なデータは、一般に局所性が低い。したが
って、そのようなデータを小容量の第２の記憶手段（ロ
ーカルメモリ）に分割して転送しても、頻繁に発生する
転送による損失のため、高速化の効果は十分に得られな
い。よって、ロードモジュール全体は大容量の第１の記
憶手段（メインメモリ）に格納される。
【００１８】また、スタックなどのように、作業データ
の中には局所性が高いものもある。このような局所性の
高い作業データについては、格納先を第２の記憶手段
（ローカルメモリ）にしてもよい。その場合には、第２
のアドレス変換手段（命令用メモリ管理ユニット）は、
スタックなどの作業データの論理アドレスを第２の記憶
手段（ローカルメモリ）の物理アドレスへ変換する。
の中には局所性が高いものもある。このような局所性の
高い作業データについては、格納先を第２の記憶手段
（ローカルメモリ）にしてもよい。その場合には、第２
のアドレス変換手段（命令用メモリ管理ユニット）は、
スタックなどの作業データの論理アドレスを第２の記憶
手段（ローカルメモリ）の物理アドレスへ変換する。
【００１９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかる記憶装置の一例を示すブロック図である。この
記憶装置は、マイクロプロセッサ（ＭＰＵ）１、第１の
記憶手段であるメインメモリ２、第２の記憶手段である
ローカルメモリ３を備えている。
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかる記憶装置の一例を示すブロック図である。この
記憶装置は、マイクロプロセッサ（ＭＰＵ）１、第１の
記憶手段であるメインメモリ２、第２の記憶手段である
ローカルメモリ３を備えている。
【００２０】マイクロプロセッサ１は、外部バス４１、
バスブリッジ５および別の外部バス４２を介して、メイ
ンメモリ２に接続される。また、マイクロプロセッサ１
は、さらに別の外部バス４３を介して、ローカルメモリ
３に接続される。
バスブリッジ５および別の外部バス４２を介して、メイ
ンメモリ２に接続される。また、マイクロプロセッサ１
は、さらに別の外部バス４３を介して、ローカルメモリ
３に接続される。
【００２１】メインメモリ２は、たとえば、大容量のＤ
ＩＭＭなどの一般的なＤＲＡＭにより構成される。ロー
カルメモリ３は、たとえば、メインメモリ２よりも容量
は小さいが高速で動作するシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）により構成される。
ＩＭＭなどの一般的なＤＲＡＭにより構成される。ロー
カルメモリ３は、たとえば、メインメモリ２よりも容量
は小さいが高速で動作するシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）により構成される。
【００２２】また、マイクロプロセッサ１は、外部バス
４１、バスブリッジ５およびさらにまた別の外部バス４
４を介して図示しない周辺回路に接続される。マイクロ
プロセッサ１は、演算処理をおこなうコア１１、命令コ
ードやデータを格納するキャッシュメモリ１２、および
外部バス４１，４３が接続されるバスインターフェース
１３を備えている。
４１、バスブリッジ５およびさらにまた別の外部バス４
４を介して図示しない周辺回路に接続される。マイクロ
プロセッサ１は、演算処理をおこなうコア１１、命令コ
ードやデータを格納するキャッシュメモリ１２、および
外部バス４１，４３が接続されるバスインターフェース
１３を備えている。
【００２３】マイクロプロセッサ１とメインメモリ２と
の間では、外部バス４１，４２およびバスブリッジ５を
介して、アドレスやデータが双方向に転送される。マイ
クロプロセッサ１とローカルメモリ３との間では、外部
バス４３を介して、アドレスや命令コードが双方向に転
送される。また、メインメモリ２とローカルメモリ３と
の間では、外部バス４１，４３を介して、バスインター
フェース１３を経由することにより、データは双方向に
直接転送される。
の間では、外部バス４１，４２およびバスブリッジ５を
介して、アドレスやデータが双方向に転送される。マイ
クロプロセッサ１とローカルメモリ３との間では、外部
バス４３を介して、アドレスや命令コードが双方向に転
送される。また、メインメモリ２とローカルメモリ３と
の間では、外部バス４１，４３を介して、バスインター
フェース１３を経由することにより、データは双方向に
直接転送される。
【００２４】図２は、マイクロプロセッサ１の詳細な構
成の一例を示すブロック図である。マイクロプロセッサ
１は、ＣＰＵ（中央演算処理装置）コア６、クロック発
生器７１、バスインターフェースユニット７２、デバッ
グサポートユニット７３、ＳＤＲＡＭバスインターフェ
ース７４およびシステムバスインターフェース７５を備
えている。
成の一例を示すブロック図である。マイクロプロセッサ
１は、ＣＰＵ（中央演算処理装置）コア６、クロック発
生器７１、バスインターフェースユニット７２、デバッ
グサポートユニット７３、ＳＤＲＡＭバスインターフェ
ース７４およびシステムバスインターフェース７５を備
えている。
【００２５】ＣＰＵコア６は、たとえば６つの命令実行
ユニット６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅ，６
１ｆ、第２のアドレス変換手段である命令用メモリ管理
ユニット６２、および第１のアドレス変換手段であるデ
ータ用メモリ管理ユニット６３を備えている。
ユニット６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅ，６
１ｆ、第２のアドレス変換手段である命令用メモリ管理
ユニット６２、および第１のアドレス変換手段であるデ
ータ用メモリ管理ユニット６３を備えている。
【００２６】ＣＰＵコア６は、メインメモリ２（図１参
照）にロードモジュール全体を展開する。そして、ＣＰ
Ｕコア６は、メインメモリ２（図１参照）に展開したロ
ードモジュールの中の一部または全部の命令コードをロ
ーカルメモリ３に複写する。したがって、ＣＰＵコア６
は複写手段としての機能を有している。ローカルメモリ
３に複写される命令コードのサイズは、ローカルメモリ
３の容量以下に設定される。
照）にロードモジュール全体を展開する。そして、ＣＰ
Ｕコア６は、メインメモリ２（図１参照）に展開したロ
ードモジュールの中の一部または全部の命令コードをロ
ーカルメモリ３に複写する。したがって、ＣＰＵコア６
は複写手段としての機能を有している。ローカルメモリ
３に複写される命令コードのサイズは、ローカルメモリ
３の容量以下に設定される。
【００２７】データ用メモリ管理ユニット６３は、メイ
ンメモリ２（図１参照）に展開されたロードモジュール
全体の論理アドレスに、メインメモリ２の物理アドレス
を割り当てる。命令用メモリ管理ユニット６２は、ロー
カルメモリ３（図１参照）に複写された命令コードの論
理アドレスに、ローカルメモリ３の物理アドレスを割り
当てる。
ンメモリ２（図１参照）に展開されたロードモジュール
全体の論理アドレスに、メインメモリ２の物理アドレス
を割り当てる。命令用メモリ管理ユニット６２は、ロー
カルメモリ３（図１参照）に複写された命令コードの論
理アドレスに、ローカルメモリ３の物理アドレスを割り
当てる。
【００２８】また、ＣＰＵコア６は、図１に示すキャッ
シュメモリ１２を構成する命令キャッシュ６４およびデ
ータキャッシュ６５を備えている。命令用メモリ管理ユ
ニット６２またはデータ用メモリ管理ユニット６３と、
命令キャッシュ６４またはデータキャッシュ６５とは、
命令コード用のデータバス６６、命令コード用のアドレ
スバス６７、データ用のアドレスバス６８およびデータ
用のデータバス６９を介して接続される。
シュメモリ１２を構成する命令キャッシュ６４およびデ
ータキャッシュ６５を備えている。命令用メモリ管理ユ
ニット６２またはデータ用メモリ管理ユニット６３と、
命令キャッシュ６４またはデータキャッシュ６５とは、
命令コード用のデータバス６６、命令コード用のアドレ
スバス６７、データ用のアドレスバス６８およびデータ
用のデータバス６９を介して接続される。
【００２９】ＣＰＵコア６は、内部バス８１，８２，８
３，８４、バスインターフェースユニット７２および別
の内部バス８５，８６を介して、ＳＤＲＡＭバスインタ
ーフェース７４またはシステムバスインターフェース７
５に接続する。ＳＤＲＡＭバスインターフェース７４に
はローカルメモリ用の外部バス４３が接続される。シス
テムバスインターフェース７５にはメインメモリ用の外
部バス４１が接続される。また、ＳＤＲＡＭバスインタ
ーフェース７４とシステムバスインターフェース７５と
は、さらに別の内部バス８７を介して相互に接続されて
いる。
３，８４、バスインターフェースユニット７２および別
の内部バス８５，８６を介して、ＳＤＲＡＭバスインタ
ーフェース７４またはシステムバスインターフェース７
５に接続する。ＳＤＲＡＭバスインターフェース７４に
はローカルメモリ用の外部バス４３が接続される。シス
テムバスインターフェース７５にはメインメモリ用の外
部バス４１が接続される。また、ＳＤＲＡＭバスインタ
ーフェース７４とシステムバスインターフェース７５と
は、さらに別の内部バス８７を介して相互に接続されて
いる。
【００３０】バスインターフェースユニット７２は、あ
らかじめ設定された物理アドレス範囲とＣＰＵコア６か
らのアクセス要求を比較する。その結果、ＣＰＵコア６
からのアクセス要求がメインメモリ２（図１参照）の物
理アドレスに相当する場合には、システムバスインター
フェース７５が動作する。
らかじめ設定された物理アドレス範囲とＣＰＵコア６か
らのアクセス要求を比較する。その結果、ＣＰＵコア６
からのアクセス要求がメインメモリ２（図１参照）の物
理アドレスに相当する場合には、システムバスインター
フェース７５が動作する。
【００３１】比較の結果、アクセス要求がローカルメモ
リ３（図１参照）の物理アドレスに相当する場合には、
ＳＤＲＡＭバスインターフェース７４が動作する。した
がって、ローカルメモリ３に接続された外部バス４３の
領域、およびメインメモリ２に接続された外部バス４１
の領域は、任意の物理アドレスへ割り当てられる。
リ３（図１参照）の物理アドレスに相当する場合には、
ＳＤＲＡＭバスインターフェース７４が動作する。した
がって、ローカルメモリ３に接続された外部バス４３の
領域、およびメインメモリ２に接続された外部バス４１
の領域は、任意の物理アドレスへ割り当てられる。
【００３２】クロック発生器７１は、外部クロックに基
づいて内部クロックを生成し、それをＣＰＵコア６およ
びバスインターフェースユニット７２に供給する。デバ
ッグサポートユニット７３は、図示しないＩＣＥ（イン
サーキットエミュレータ）にインターフェースを介して
接続される。
づいて内部クロックを生成し、それをＣＰＵコア６およ
びバスインターフェースユニット７２に供給する。デバ
ッグサポートユニット７３は、図示しないＩＣＥ（イン
サーキットエミュレータ）にインターフェースを介して
接続される。
【００３３】図３は、メモリ管理ユニット６２，６３の
構成を模式的に示す図である。メモリ管理ユニット６
２，６３は、論理アドレスを格納するための複数の論理
アドレス領域６２ａ，・・・，６２ｊ，６２ｋ、物理ア
ドレスを格納するための複数の物理アドレス領域６３
ａ，・・・，６３ｊ，６３ｋ、複数の比較器６０ａ，・
・・，６０ｊ，６０ｋを備えている。
構成を模式的に示す図である。メモリ管理ユニット６
２，６３は、論理アドレスを格納するための複数の論理
アドレス領域６２ａ，・・・，６２ｊ，６２ｋ、物理ア
ドレスを格納するための複数の物理アドレス領域６３
ａ，・・・，６３ｊ，６３ｋ、複数の比較器６０ａ，・
・・，６０ｊ，６０ｋを備えている。
【００３４】データ用メモリ管理ユニット６３において
は、論理アドレス領域６２ａ，・・・，６２ｊ，６２ｋ
には、メインメモリ２に展開されているロードモジュー
ルに関する論理アドレスが格納される。命令用メモリ管
理ユニット６２の場合には、論理アドレス領域６２ａ，
・・・，６２ｊ，６２ｋには、ローカルメモリ３に格納
されている命令コードに関する論理アドレスが格納され
る。物理アドレス領域６３ａ，・・・，６３ｊ，６３ｋ
には、それぞれ、各論理アドレス領域６２ａ，・・・，
６２ｊ，６２ｋに格納されている論理アドレスに割り当
てられた物理アドレスが格納される。
は、論理アドレス領域６２ａ，・・・，６２ｊ，６２ｋ
には、メインメモリ２に展開されているロードモジュー
ルに関する論理アドレスが格納される。命令用メモリ管
理ユニット６２の場合には、論理アドレス領域６２ａ，
・・・，６２ｊ，６２ｋには、ローカルメモリ３に格納
されている命令コードに関する論理アドレスが格納され
る。物理アドレス領域６３ａ，・・・，６３ｊ，６３ｋ
には、それぞれ、各論理アドレス領域６２ａ，・・・，
６２ｊ，６２ｋに格納されている論理アドレスに割り当
てられた物理アドレスが格納される。
【００３５】比較器６０ａ，・・・，６０ｊ，６０ｋ
は、ＣＰＵコア６からのアクセス要求があった論理アド
レス９１ｂと、各論理アドレス領域６２ａ，・・・，６
２ｊ，６２ｋに格納されている論理アドレスとの比較を
おこなう。
は、ＣＰＵコア６からのアクセス要求があった論理アド
レス９１ｂと、各論理アドレス領域６２ａ，・・・，６
２ｊ，６２ｋに格納されている論理アドレスとの比較を
おこなう。
【００３６】ここで、メモリ管理ユニット６２，６３
は、実行されている命令によって論理アドレスと物理ア
ドレスの関係を異なる複数の設定から選択される機構を
持ち、それぞれ同じ論理アドレスに対して２種類以上の
異なる物理アドレスを設定する構成となっていてもよ
い。
は、実行されている命令によって論理アドレスと物理ア
ドレスの関係を異なる複数の設定から選択される機構を
持ち、それぞれ同じ論理アドレスに対して２種類以上の
異なる物理アドレスを設定する構成となっていてもよ
い。
【００３７】そうすれば、たとえば、ある命令コードの
内容が、自己すなわちその命令コードのメインメモリ２
におけるアドレスを参照せよという命令（たとえば、ワ
ードイフェクトアドレスという命令）である場合に有効
である。つまり、ＣＰＵコア６はその命令コードをロー
カルメモリ３から読み出して実行する。そして、ＣＰＵ
コア６はメインメモリ２を参照して絶対アドレスを取得
することができる。
内容が、自己すなわちその命令コードのメインメモリ２
におけるアドレスを参照せよという命令（たとえば、ワ
ードイフェクトアドレスという命令）である場合に有効
である。つまり、ＣＰＵコア６はその命令コードをロー
カルメモリ３から読み出して実行する。そして、ＣＰＵ
コア６はメインメモリ２を参照して絶対アドレスを取得
することができる。
【００３８】また、メモリ管理ユニット６２，６３は、
アクセスされた時点で記憶されているプロセス番号など
の情報により異なる複数の論理アドレスと物理アドレス
の関係を選択できる機構を持ち、それぞれ同じ論理アド
レスに対して２種類以上の異なる物理アドレスを設定す
る構成となっていてもよい。
アクセスされた時点で記憶されているプロセス番号など
の情報により異なる複数の論理アドレスと物理アドレス
の関係を選択できる機構を持ち、それぞれ同じ論理アド
レスに対して２種類以上の異なる物理アドレスを設定す
る構成となっていてもよい。
【００３９】そうすれば、いわゆるマルチタスクのよう
に、複数のタスクを並行しておこなう場合に有効であ
る。つまり、ＣＰＵコア６は、優先度の高いタスクに関
しては命令コードをローカルメモリ３から読み出す。一
方、優先度の低いタスクに関する命令コードについて
は、ＣＰＵコア６はメインメモリ２から読み出すことが
できる。
に、複数のタスクを並行しておこなう場合に有効であ
る。つまり、ＣＰＵコア６は、優先度の高いタスクに関
しては命令コードをローカルメモリ３から読み出す。一
方、優先度の低いタスクに関する命令コードについて
は、ＣＰＵコア６はメインメモリ２から読み出すことが
できる。
【００４０】また、メモリ管理ユニット６２，６３は、
アクセスされた時刻によって異なる論理アドレスと物理
アドレスの関係を選択できる機構を持ち、それぞれ同じ
論理アドレスに対して２種類以上の異なる物理アドレス
を設定する構成となっていてもよい。
アクセスされた時刻によって異なる論理アドレスと物理
アドレスの関係を選択できる機構を持ち、それぞれ同じ
論理アドレスに対して２種類以上の異なる物理アドレス
を設定する構成となっていてもよい。
【００４１】そうすれば、あらかじめ決められた時間内
は優先度が高いが、その時間が経過した後に優先度が下
がるような命令コードを実行する場合に有効である。つ
まり、ＣＰＵコア６は、ある命令コードを実行する際、
その命令コードを、優先度が高い間はローカルメモリ３
から読み出し、優先度が低くなったらメインメモリ２か
ら読み出すことができる。
は優先度が高いが、その時間が経過した後に優先度が下
がるような命令コードを実行する場合に有効である。つ
まり、ＣＰＵコア６は、ある命令コードを実行する際、
その命令コードを、優先度が高い間はローカルメモリ３
から読み出し、優先度が低くなったらメインメモリ２か
ら読み出すことができる。
【００４２】次に、作用について説明する。まず、モジ
ュールのロード時に、ＣＰＵコア６により、メインメモ
リ２にロードモジュール全体が展開される。また、その
ロードモジュールの中の命令コードが、ローカルメモリ
３の容量以下のサイズでローカルメモリ３に複写され
る。
ュールのロード時に、ＣＰＵコア６により、メインメモ
リ２にロードモジュール全体が展開される。また、その
ロードモジュールの中の命令コードが、ローカルメモリ
３の容量以下のサイズでローカルメモリ３に複写され
る。
【００４３】データ用メモリ管理ユニット６３におい
て、論理アドレス領域６２ａ，・・・，６２ｊ，６２ｋ
には、メインメモリ２に展開されたロードモジュール全
体の論理アドレスが格納される。また、物理アドレス格
納領域６３ａ，・・・，６３ｊ，６３ｋには、論理アド
レス領域６２ａ，・・・，６２ｊ，６２ｋに格納された
各論理アドレスに対応する物理アドレスが格納される。
て、論理アドレス領域６２ａ，・・・，６２ｊ，６２ｋ
には、メインメモリ２に展開されたロードモジュール全
体の論理アドレスが格納される。また、物理アドレス格
納領域６３ａ，・・・，６３ｊ，６３ｋには、論理アド
レス領域６２ａ，・・・，６２ｊ，６２ｋに格納された
各論理アドレスに対応する物理アドレスが格納される。
【００４４】同様に、命令用メモリ管理ユニット６２に
おいて、論理アドレス領域６２ａ，・・・，６２ｊ，６
２ｋには、ローカルメモリ３に格納された命令コードの
論理アドレスが格納される。そして、物理アドレス格納
領域６３ａ，・・・，６３ｊ，６３ｋには、論理アドレ
ス領域６２ａ，・・・，６２ｊ，６２ｋに格納された各
論理アドレスに対応する物理アドレスが格納される。
おいて、論理アドレス領域６２ａ，・・・，６２ｊ，６
２ｋには、ローカルメモリ３に格納された命令コードの
論理アドレスが格納される。そして、物理アドレス格納
領域６３ａ，・・・，６３ｊ，６３ｋには、論理アドレ
ス領域６２ａ，・・・，６２ｊ，６２ｋに格納された各
論理アドレスに対応する物理アドレスが格納される。
【００４５】ＣＰＵコア６からアクセス要求があると、
データ用メモリ管理ユニット６３および命令用メモリ管
理ユニット６２において、それぞれの比較器６０ａ，・
・・，６０ｊ，６０ｋにより、ＣＰＵコア６から要求さ
れている論理アドレスと、各論理アドレス領域６２ａ，
・・・，６２ｊ，６２ｋに格納されている論理アドレス
との比較がおこなわれる。この比較は複数の比較器６０
ａ，・・・，６０ｊ，６０ｋにおいて同時におこなわれ
る。
データ用メモリ管理ユニット６３および命令用メモリ管
理ユニット６２において、それぞれの比較器６０ａ，・
・・，６０ｊ，６０ｋにより、ＣＰＵコア６から要求さ
れている論理アドレスと、各論理アドレス領域６２ａ，
・・・，６２ｊ，６２ｋに格納されている論理アドレス
との比較がおこなわれる。この比較は複数の比較器６０
ａ，・・・，６０ｊ，６０ｋにおいて同時におこなわれ
る。
【００４６】比較の結果、論理アドレス領域６２ａ，・
・・，６２ｊ，６２ｋに格納されている論理アドレスの
中に一致するものがある場合には、メモリ管理ユニット
６２，６３は、それぞれ、その一致する論理アドレス９
１ｂに対応する物理アドレス９２ｂを出力する。一致す
るものがない場合には、メモリ管理ユニット６２，６３
は論理アドレス９１ａ，９１ｃをそのまま物理アドレス
９２ａ，９２ｃとして出力する。
・・，６２ｊ，６２ｋに格納されている論理アドレスの
中に一致するものがある場合には、メモリ管理ユニット
６２，６３は、それぞれ、その一致する論理アドレス９
１ｂに対応する物理アドレス９２ｂを出力する。一致す
るものがない場合には、メモリ管理ユニット６２，６３
は論理アドレス９１ａ，９１ｃをそのまま物理アドレス
９２ａ，９２ｃとして出力する。
【００４７】このようなアドレス変換をおこなうこと
は、論理アドレス空間９１をセグメント単位で物理アド
レス空間９２へマッピングしていることに相当する。図
４には、このマッピングの様子が模式的に示されてい
る。
は、論理アドレス空間９１をセグメント単位で物理アド
レス空間９２へマッピングしていることに相当する。図
４には、このマッピングの様子が模式的に示されてい
る。
【００４８】図５は、ロードモジュール全体とそれに含
まれる命令コードとで異なるマッピングをおこなった様
子を示す模式図である。メインメモリ２には、命令コー
ドと数値データと作業領域を含めたロードモジュール全
体が展開されている。たとえば図示例では、メモリアド
レスレジスタ（ＭＡＲ）の論理アドレス「０３５０」
が、メインメモリ２に相当する物理アドレス「１０００
〜１３９９」にマッピングされている。
まれる命令コードとで異なるマッピングをおこなった様
子を示す模式図である。メインメモリ２には、命令コー
ドと数値データと作業領域を含めたロードモジュール全
体が展開されている。たとえば図示例では、メモリアド
レスレジスタ（ＭＡＲ）の論理アドレス「０３５０」
が、メインメモリ２に相当する物理アドレス「１０００
〜１３９９」にマッピングされている。
【００４９】ローカルメモリ３には、ロードモジュール
の中の命令コードが展開されている。たとえば図示例で
は、プログラムカウンタ（ＰＣ）の論理アドレス「００
８０」が、ローカルメモリ３に相当する物理アドレス
「２０００〜２０９９」にマッピングされている。
の中の命令コードが展開されている。たとえば図示例で
は、プログラムカウンタ（ＰＣ）の論理アドレス「００
８０」が、ローカルメモリ３に相当する物理アドレス
「２０００〜２０９９」にマッピングされている。
【００５０】ＣＰＵコア６が、ローカルメモリ３に格納
された命令コードのサイズを超えて命令を実行しようと
した場合、命令用メモリ管理ユニット６２は、ページミ
スヒット機能などによりアドレス変換ミスを検出する。
それによって、その時点で要求されている命令コードを
含む適当な範囲の命令コードがメインメモリ２からロー
カルメモリ３に転送されることになる。
された命令コードのサイズを超えて命令を実行しようと
した場合、命令用メモリ管理ユニット６２は、ページミ
スヒット機能などによりアドレス変換ミスを検出する。
それによって、その時点で要求されている命令コードを
含む適当な範囲の命令コードがメインメモリ２からロー
カルメモリ３に転送されることになる。
【００５１】命令用メモリ管理ユニット６２は、論理ア
ドレス領域６２ａ，・・・，６２ｊ，６２ｋに格納する
アドレスを、新たに転送された命令コードの論理アドレ
スに更新する。それに対応して、物理アドレス領域６３
ａ，・・・，６３ｊ，６３ｋの物理アドレスも更新され
る。このようにローカルメモリ３に格納された命令コー
ドを更新することによって、ＣＰＵコア６は命令の実行
を継続する。なお、命令実行中に新たに命令コードの転
送をおこなっても、命令コードの局所性が高いため、損
失は十分に小さい。
ドレス領域６２ａ，・・・，６２ｊ，６２ｋに格納する
アドレスを、新たに転送された命令コードの論理アドレ
スに更新する。それに対応して、物理アドレス領域６３
ａ，・・・，６３ｊ，６３ｋの物理アドレスも更新され
る。このようにローカルメモリ３に格納された命令コー
ドを更新することによって、ＣＰＵコア６は命令の実行
を継続する。なお、命令実行中に新たに命令コードの転
送をおこなっても、命令コードの局所性が高いため、損
失は十分に小さい。
【００５２】上述した実施の形態によれば、マイクロプ
ロセッサ１の外部に接続された大容量のメインメモリ２
にロードモジュール全体が展開される。メインメモリ２
に展開されたロードモジュールの中の命令コードの一部
または全部は、マイクロプロセッサ１の外部に接続され
た高速のローカルメモリ３に格納される。したがって、
画像処理などで用いられるような大規模で非局所的なデ
ータをロードした場合にも、高速なローカルメモリ３内
の命令コードを高速に実行することができる。
ロセッサ１の外部に接続された大容量のメインメモリ２
にロードモジュール全体が展開される。メインメモリ２
に展開されたロードモジュールの中の命令コードの一部
または全部は、マイクロプロセッサ１の外部に接続され
た高速のローカルメモリ３に格納される。したがって、
画像処理などで用いられるような大規模で非局所的なデ
ータをロードした場合にも、高速なローカルメモリ３内
の命令コードを高速に実行することができる。
【００５３】また、上述した実施の形態によれば、ロー
カルメモリ３を設けたことによって、メインメモリへの
アクセスを減少させることができるので、消費電力を低
減させることができる。また、メインメモリ２に比較的
低速で安価なメモリを用いることができるので、処理性
能が向上するにもかかわらず、コストアップを抑えるこ
とができる。
カルメモリ３を設けたことによって、メインメモリへの
アクセスを減少させることができるので、消費電力を低
減させることができる。また、メインメモリ２に比較的
低速で安価なメモリを用いることができるので、処理性
能が向上するにもかかわらず、コストアップを抑えるこ
とができる。
【００５４】なお、上記実施の形態においては、ローカ
ルメモリ３に命令コードを格納するとしたが、これに限
らず、局所性が高ければ数値データなど、いかなるデー
タをローカルメモリ３に格納してもよい。
ルメモリ３に命令コードを格納するとしたが、これに限
らず、局所性が高ければ数値データなど、いかなるデー
タをローカルメモリ３に格納してもよい。
【００５５】また、上記実施の形態においては、メイン
メモリ２に展開されたロードモジュールの中の命令コー
ドをローカルメモリ３に複写するとしたが、これに限ら
ず、メインメモリ２にロードモジュールを展開するとと
もに、命令コードをローカルメモリ３に格納する構成と
してもよい。
メモリ２に展開されたロードモジュールの中の命令コー
ドをローカルメモリ３に複写するとしたが、これに限ら
ず、メインメモリ２にロードモジュールを展開するとと
もに、命令コードをローカルメモリ３に格納する構成と
してもよい。
【００５６】
【発明の効果】本発明によれば、大容量の第１の記憶手
段にロードモジュール全体が展開される。そのロードモ
ジュールの中の命令コードの一部または全部は高速の第
２の記憶手段に格納される。したがって、画像処理など
で用いられるような大規模で非局所的なデータを含むロ
ードモジュールをロードした場合にも、高速な第２の記
憶手段内の命令コードを実行することができるので、シ
ステム全体としての処理性能を向上させることができ
る。
段にロードモジュール全体が展開される。そのロードモ
ジュールの中の命令コードの一部または全部は高速の第
２の記憶手段に格納される。したがって、画像処理など
で用いられるような大規模で非局所的なデータを含むロ
ードモジュールをロードした場合にも、高速な第２の記
憶手段内の命令コードを実行することができるので、シ
ステム全体としての処理性能を向上させることができ
る。
【図１】本発明にかかる記憶装置の一例を示すブロック
図である。
図である。
【図２】本発明にかかるマイクロプロセッサの詳細な構
成の一例を示すブロック図である。
成の一例を示すブロック図である。
【図３】図２に示すマイクロプロセッサに内蔵されたメ
モリ管理ユニットの構成を示す模式図である。
モリ管理ユニットの構成を示す模式図である。
【図４】図３に示すメモリ管理ユニットのアドレス変換
によって論理アドレス空間が物理アドレス空間にマッピ
ングされる様子を示す模式図である。
によって論理アドレス空間が物理アドレス空間にマッピ
ングされる様子を示す模式図である。
【図５】ロードモジュール全体と命令コードとで異なる
マッピングをおこなった結果を示す模式図である。
マッピングをおこなった結果を示す模式図である。
１ マイクロプロセッサ、複写手段、格納手段 ２ 第１の記憶手段（メインメモリ） ３ 第２の記憶手段（ローカルメモリ） ６２ 第２のアドレス変換手段（命令用メモリ管理ユニ
ット） ６３ 第１のアドレス変換手段（データ用メモリ管理ユ
ニット）
ット） ６３ 第１のアドレス変換手段（データ用メモリ管理ユ
ニット）
Claims (10)
- 【請求項１】 互いに異なる物理アドレスを有する複数
の記憶手段が外部に接続されるマイクロプロセッサであ
って、 前記複数の記憶手段のうちの第１の記憶手段に格納され
たロードモジュールの論理アドレスに、前記第１の記憶
手段の物理アドレスを割り当てる第１のアドレス変換手
段と、 前記複数の記憶手段のうちの第２の記憶手段に、前記第
１の記憶手段に格納されたロードモジュールのうちの命
令コードを複写する複写手段と、 前記第２の記憶手段に複写された命令コードの論理アド
レスに、前記第２の記憶手段の物理アドレスを割り当て
る第２のアドレス変換手段と、 を具備することを特徴とするマイクロプロセッサ。 - 【請求項２】 互いに異なる物理アドレスを有する複数
の記憶手段が外部に接続されるマイクロプロセッサであ
って、 前記複数の記憶手段のうちの第１の記憶手段に格納され
たロードモジュールの論理アドレスに、前記第１の記憶
手段の物理アドレスを割り当てる第１のアドレス変換手
段と、 前記複数の記憶手段のうちの第２の記憶手段に、前記第
１の記憶手段に格納されるロードモジュールのうちの命
令コードを格納させる格納手段と、 前記第２の記憶手段に格納された命令コードの論理アド
レスに、前記第２の記憶手段の物理アドレスを割り当て
る第２のアドレス変換手段と、 を具備することを特徴とするマイクロプロセッサ。 - 【請求項３】 前記第２の記憶手段に格納されているロ
ードモジュールへのアクセスが発生した時に、前記第１
のアドレス変換手段は、そのアクセス対象となったロー
ドモジュールの論理アドレスに前記第１の記憶手段の物
理アドレスを割り当て、一方、前記第２のアドレス変換
手段は、前記アクセス対象となったロードモジュールの
うちの命令コードの論理アドレスに前記第２の記憶手段
の物理アドレスを割り当てることを特徴とする請求項１
または２に記載のマイクロプロセッサ。 - 【請求項４】 前記第１の記憶手段に格納されるロード
モジュールは、画像処理用のデータおよび画像処理用の
命令コードを含んでいることを特徴とする請求項１〜３
のいずれか一つに記載のマイクロプロセッサ。 - 【請求項５】 互いに異なる物理アドレスを有する複数
の記憶手段と、 前記複数の記憶手段のうちの第１の記憶手段に格納され
たロードモジュールの論理アドレスに、前記第１の記憶
手段の物理アドレスを割り当てる第１のアドレス変換手
段と、 前記複数の記憶手段のうちの第２の記憶手段に、前記第
１の記憶手段に格納されたロードモジュールのうちの命
令コードを複写する複写手段と、 前記第２の記憶手段に複写された命令コードの論理アド
レスに、前記第２の記憶手段の物理アドレスを割り当て
る第２のアドレス変換手段と、 を具備することを特徴とする記憶装置。 - 【請求項６】 互いに異なる物理アドレスを有する複数
の記憶手段と、 前記複数の記憶手段のうちの第１の記憶手段に格納され
たロードモジュールの論理アドレスに、前記第１の記憶
手段の物理アドレスを割り当てる第１のアドレス変換手
段と、 前記複数の記憶手段のうちの第２の記憶手段に、前記第
１の記憶手段に格納されるロードモジュールのうちの命
令コードを格納させる格納手段と、 前記第２の記憶手段に格納された命令コードの論理アド
レスに、前記第２の記憶手段の物理アドレスを割り当て
る第２のアドレス変換手段と、 を具備することを特徴とする記憶装置。 - 【請求項７】 前記第２の記憶手段に格納されているロ
ードモジュールへのアクセスが発生した時に、前記第１
のアドレス変換手段は、そのアクセス対象となったロー
ドモジュールの論理アドレスに前記第１の記憶手段の物
理アドレスを割り当て、一方、前記第２のアドレス変換
手段は、前記アクセス対象となったロードモジュールの
うちの命令コードの論理アドレスに前記第２の記憶手段
の物理アドレスを割り当てることを特徴とする請求項５
または６に記載の記憶装置。 - 【請求項８】 前記第１の記憶手段に格納されるロード
モジュールは、画像処理用のデータおよび画像処理用の
命令コードを含んでいることを特徴とする請求項５〜７
のいずれか一つに記載の記憶装置。 - 【請求項９】 前記第２の記憶手段は、前記第１の記憶
手段よりもアクセス速度が高速なメモリであることを特
徴とする請求項５〜８のいずれか一つに記載の記憶装
置。 - 【請求項１０】 前記第２の記憶手段は、シンクロナス
ＤＲＡＭで構成されることを特徴とする請求項９に記載
の記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31332399A JP2001134486A (ja) | 1999-11-04 | 1999-11-04 | マイクロプロセッサおよび記憶装置 |
| US09/652,023 US6862675B1 (en) | 1999-11-04 | 2000-08-31 | Microprocessor and device including memory units with different physical addresses |
| EP00307666A EP1103898A3 (en) | 1999-11-04 | 2000-09-05 | Microprocessor and memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31332399A JP2001134486A (ja) | 1999-11-04 | 1999-11-04 | マイクロプロセッサおよび記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001134486A true JP2001134486A (ja) | 2001-05-18 |
Family
ID=18039860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31332399A Pending JP2001134486A (ja) | 1999-11-04 | 1999-11-04 | マイクロプロセッサおよび記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6862675B1 (ja) |
| EP (1) | EP1103898A3 (ja) |
| JP (1) | JP2001134486A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7028129B2 (en) * | 2001-12-28 | 2006-04-11 | Intel Corporation | Method and apparatus for converting an external memory access into a local memory access in a processor core |
| JP5040306B2 (ja) * | 2006-12-28 | 2012-10-03 | 富士通株式会社 | 記憶制御装置及び記憶制御方法 |
| US9936209B2 (en) * | 2011-08-11 | 2018-04-03 | The Quantum Group, Inc. | System and method for slice processing computer-related tasks |
| US10095417B1 (en) * | 2016-12-13 | 2018-10-09 | EMC IP Holding Company LLC | Method and system for improving flash storage read performance in partially programmed blocks |
| US11069418B1 (en) | 2016-12-30 | 2021-07-20 | EMC IP Holding Company LLC | Method and system for offline program/erase count estimation |
| US10289550B1 (en) | 2016-12-30 | 2019-05-14 | EMC IP Holding Company LLC | Method and system for dynamic write-back cache sizing in solid state memory storage |
| US10338983B2 (en) | 2016-12-30 | 2019-07-02 | EMC IP Holding Company LLC | Method and system for online program/erase count estimation |
| US10290331B1 (en) | 2017-04-28 | 2019-05-14 | EMC IP Holding Company LLC | Method and system for modulating read operations to support error correction in solid state memory |
| US10403366B1 (en) | 2017-04-28 | 2019-09-03 | EMC IP Holding Company LLC | Method and system for adapting solid state memory write parameters to satisfy performance goals based on degree of read errors |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5586283A (en) * | 1993-10-07 | 1996-12-17 | Sun Microsystems, Inc. | Method and apparatus for the reduction of tablewalk latencies in a translation look aside buffer |
| US6002411A (en) * | 1994-11-16 | 1999-12-14 | Interactive Silicon, Inc. | Integrated video and memory controller with data processing and graphical processing capabilities |
| JPH08314794A (ja) | 1995-02-28 | 1996-11-29 | Matsushita Electric Ind Co Ltd | 安定記憶装置へのアクセス待ち時間を短縮するための方法およびシステム |
| FR2732134B1 (fr) | 1995-03-23 | 1997-06-06 | Suisse Electronique Microtech | Systeme informatique avec memoires hierarchisees |
| JP3666258B2 (ja) * | 1997-08-28 | 2005-06-29 | セイコーエプソン株式会社 | プリンタ |
-
1999
- 1999-11-04 JP JP31332399A patent/JP2001134486A/ja active Pending
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2000
- 2000-08-31 US US09/652,023 patent/US6862675B1/en not_active Expired - Lifetime
- 2000-09-05 EP EP00307666A patent/EP1103898A3/en not_active Withdrawn
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| Publication number | Publication date |
|---|---|
| US6862675B1 (en) | 2005-03-01 |
| EP1103898A2 (en) | 2001-05-30 |
| EP1103898A3 (en) | 2003-11-26 |
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| A711 | Notification of change in applicant |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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