JP2001509610A

JP2001509610A - 減結合の命令実行及び音声データシーケンスを有する音声効果プロセッサ

Info

Publication number: JP2001509610A
Application number: JP2000501565A
Authority: JP
Inventors: スティーヴンホーグ
Original assignee: クリエイティヴテクノロジーリミテッド
Priority date: 1997-07-02
Filing date: 1998-07-02
Publication date: 2001-07-24
Also published as: WO1999001953A1; AU8181198A; EP1010275A1

Abstract

(57)【要約】音響効果プロセッサ（３０）は、単一チップ上に一体化された第１メモリ（７２）と、命令実行ユニット（７０）と、音響メモリエンジン（７４）とを含む。第１メモリ（７２）は、命令実行ユニット（７０）及び音響効果エンジン（５０）の両方によりアドレスできる第１アドレススペースを含む。命令実行ユニット（７０）は、上記第１アドレススペースから読み取り及びそこに書き込むための命令を含む音響処理命令を実行し、そして音響メモリエンジン（７４）は、命令実行ユニット（７０）とは独立して動作し、第１アドレススペースへ読み取り及び書き込みすると共に、必要に応じて第２メモリへのアドレス演算及びメモリアクセスを実行して、音声遅延線を実施する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】

本発明は、音声信号プロセッサに係る。より詳細には、本発明は、単一のチッ
プ上に一体化された音声効果プロセッサであって、このプロセッサの命令実行ユ
ニットの動作とは独立して音声遅延線を遂行することのできるメモリ及びアーキ
テクチャーを含む音声効果プロセッサに係る。

【０００２】

【背景技術】

音響効果音声信号プロセッサ（ＡＳＰ）は、一般に、多数の音声成分において
音響効果を発生するのに使用され、その幾つかの例は、プログラム可能な楽器、
ビデオゲーム、映画のサウンドシステム、バーチャルリアリティシステム、及び
コンピュータオーディオシステムである。このような音響効果は、反響効果、３
Ｄ音声及び歪効果を含むが、これに限定されるものではない。ＡＳＰは、一連の
命令を含むプログラムを実行することにより音響効果を形成する。各命令は、受
信した信号に対して特定の論理及び／又は演算オペレーションを遂行するように
ＡＳＰに指令し、その結果、特定の音響効果がプログラム形成される。比較的低速の「タンク」ＲＡＭ（ＴＲＡＭ）メモリの大型ブロックの形態をし
ばしばとる遅延線を使用することによりＡＳＰが音響効果を形成するのが一般的
である。ある既知のＡＳＰは、ＡＳＰの命令実行ユニットの制御のもとでＴＲＡ
Ｍエンジンを介してＴＲＡＭデータに対してオペレーションを実行する。即ち、
命令実行ユニットは、遅延線からの信号出力に対して動作しようとするときに、
特定の命令サイクルでＴＲＡＭ読み取りオペレーションを開始するようスケジュ
ールし、読み取りオペレーションの実行に対して特定のサイクル数だけ待機し、
そしてデータを検索するオペレーションを実行する。この形式のプロセッサでは、命令実行ユニットをＴＲＡＭエンジンに密接に結
合しなければならない。というのは、オペレーションのスケジューリングに誤同
期があると、ＴＲＡＭデータが失われることになるからである。又、音響効果の
整合及び遂行に命令実行ユニットの貴重な処理時間が使用される。従って、この
ようなＡＳＰのアーキテクチャーを改良することが望まれる。

【０００３】

【発明の開示】

本発明は、ＴＲＡＭエンジン（以下、「音響メモリエンジン」と称する）がプ
ロセッサの命令実行ユニットから減結合された音声効果プロセッサを提供する。
本発明では、音響メモリエンジンと命令実行ユニットが互いに独立して動作し、
メモリの共用エリアにＴＲＡＭデータを通す。音響メモリエンジンは、共用メモ
リエリアをＴＲＡＭ書き込みのソース及びＴＲＡＭ読み取りの行先として使用し
て、ＴＲＡＭデータをそれ自身のスケジュールに基づいて読み取り及び書き込み
する。実行プログラムがＴＲＡＭデータを必要とするときには、命令実行ユニッ
トがこれらの同じ共用レジスタファイル位置に読み取り又は書き込みする。本発明による音響効果プロセッサは、単一のチップに集積化された第１メモリ
と、命令実行ユニットと、音響メモリエンジンとを備えている。第１メモリは、
命令実行ユニット及び音響メモリエンジンの両方によりアドレスできる第１アド
レススペースを含む。命令実行ユニットは、第１アドレススペースから読み取り
及びそこに書き込むための命令を含む音響処理命令を実行し、そして音響メモリ
エンジンは、命令実行ユニットのプログラムカウンタ（命令実行レート）とは独
立して動作して、第１アドレススペースからの読み取り及びそこへの書き込みを
行うと共に、必要に応じて、第２メモリへのアドレス演算及びメモリアクセスを
実行して、音声データ記憶（例えば、遅延長さを動的に変更できる遅延線、これ
は、コーラス、フランジング及びピッチシフトのような多数の音声効果に必要な
能力である）を遂行する。第２メモリは、効果プロセッサの内部にあってもよい
し、外部にあってもよい。本発明の特徴及び効果は、添付図面を参照した以下の詳細な説明より明らかと
なろう。

【０００４】

【発明を実施するための最良の形態】

本発明は、あらゆる種類のデジタル音響発生システムに適用できる。例えば、
ビデオゲーム、マルチメディアコンピュータシステム、バーチャルリアリティ環
境、映画のサウンドシステム、ホームシアター及びホームデジタルオーディオシ
ステムに、進歩した音声効果を与えることができる。図１Ａは、モニタ１２及び
左右のスピーカ１４、１６をもつ代表的なマルチメディアパーソナルコンピュー
タ１０、即ち三次元音声のような音響効果で本発明により改善することのできる
例示的なシステムを示している。

【０００５】図１Ｂは、パーソナルコンピュータ１０の内部アーキテクチャーを非常に簡単
に示す。パーソナルコンピュータ１０は、ＣＰＵ１８と、メモリ２０と、フロッ
ピードライブ２２と、ＣＤ−ＲＯＭドライブ２４と、ハードドライブ２６と、マ
ルチメディアカード２８とを備えている。図１Ｂに示すコンピュータ１０の各要
素は、バスシステム２９を経て互いに通信する。もちろん、本発明では、多数の
コンピュータ構成を使用できる。実際に、本発明は、パーソナルコンピュータに
限定されるものではなく、ビデオゲームや映画のサウンドシステムや他の多数の
システムにも適用できる。

【０００６】図２は、本発明による集積回路を取り付けることのできる典型的なマルチメデ
ィアカード２８を示す。このマルチメディアカード２８は、回路ボード３２に取
り付けられた音響プロセッサチップ３０を備えている。図２に示すように、ＣＤ
−ＲＯＭコネクタ３４、ＡＣ９７コーデック３６、オプションのＡＣ３デコンプ
レッサ／デコーダ３８、及びミクサ３９は、全て、適当なインターフェイスを経
て音響プロセッサチップ３０に接続される。

【０００７】又、図２には音響プロセッサ３０への種々の他の接続も示されており、これら
は、ジョイスティックコネクタ４２、モデム（図示せず）用の電話線接続４４、
ラインインコネクタ４６、マイクロホンコネクタ４７、及びスピーカ出力４８を
含む。更に、バスシステム２９の一部分であるＰＣＩバス４９への接続も示され
ている。バス４９は、ホストマイクロプロセッサ１８及びメインメモリ２０に接
続される。

【０００８】図３は、音響プロセッサ３０の簡単なブロック図である。音響プロセッサ３０
は、３つの主機能ユニット、即ち音響処理エンジン４０と、音響効果エンジン５
０と、ホストインターフェイスユニット６０とを備えている。音響処理エンジン
４０は、６４音声波テーブル合成装置であり、これは、「キャッシュメモリを用
いたデジタルサンプリング装置（ＤｉｇｉｔａｌＳａｍｐｌｉｎｇＩｎｓｔ
ｒｕｍｅｎｔＥｍｐｌｏｙｉｎｇＣａｃｈｅＭｅｍｏｒｙ）と題する米国
特許第５，３４２，９９０号に開示されたプロフェッショナルクオリティのオー
ディオ再生用の８ポイント補間アルゴリズムと、１６個の加算効果送信バスとを
使用する。６４個の音声チャンネルの各々は、それ自身のプログラム可能な振幅
で、これらバスのうちの任意に選択される４つのバスへルート指定される。ホス
トインターフェイスユニット６０は、ＰＣＩプロトコルを用いて音響プロセッサ
３０をホストＣＰＵ１８にインターフェイスする。音響効果エンジン５０は、音
響処理エンジン４０から入力を受け取ると共に、付加的な音声入力、とりわけ、
ＣＤオーディオ、Ｚビデオ、マイクロホンジャック、ステレオ入力及び補助Ｓ／
ＰＤＩＦ入力を受け取る。音響効果エンジン５０及びホストインターフェイスユ
ニット６０の更なる詳細は、図４を参照して以下に説明する。ホストインターフ
ェイスユニット６０の別の詳細、並びに音響処理エンジン４０のある詳細、及び
音響プロセッサ３０の他の部分は、本発明の譲受人であるクリエーティブ・テク
ノロジーズ・リミテッドに譲渡されたデビッドＰ．ロッサム及びスコットフュー
ラを発明者とする「多数の非同期音声流を伴う音声効果プロセッサ（ＡＵＤＩＯ
ＥＦＦＥＣＴＳＰＲＯＣＥＳＳＯＲＷＩＴＨＭＵＬＴＩＰＬＥＡＳＹ
ＮＣＨＲＯＮＯＵＳＡＵＤＩＯＳＴＲＥＡＭＳ）」と題する米国特許出願に
開示されている。上記米国特許第５，３４２，９９０号及びこの特許出願は、両
方とも、参考としてここに援用する。

【０００９】音声効果プロセッサ５０本発明によれば、音響効果エンジン５０（「効果プロセッサ５０」ともいう）
は、１）音声信号処理命令を実行し、そして２）音声データ記憶（例えば、音声
信号遅延線及びテーブルルックアップ）を実施する個別の機能的ユニットを備え
ている。これらの機能的ユニットは、互いに独立して動作し、そして共用メモリ
アドレススペースを経てデータを交換する。本発明の音声効果プロセッサの１つ
の特定の実施形態が図４に示されており、これについて以下に説明する。しかし
ながら、本発明は、この特定の実施形態に限定されるものではない。以下の説明
を読めば、本発明の概念から逸脱せずに効果プロセッサ５０の他の形態も考えら
れることが当業者に明らかであろう。

【００１０】図４は、図３に示された効果プロセッサ５０の１つの実施形態を示す簡単なブ
ロック図である。効果プロセッサ５０の基本的なアーキテクチャーは、命令実行
ユニット７０と、高速内部メモリ７２と、音響メモリエンジン７４（「ＴＲＡＭ
エンジン７４」ともいう）とを結合するものであり、このエンジンは、内部及び
外部の低速大容量ＴＲＡＭメモリ７６及び７８にインターフェイスする。音声信
号は、プロセッサ入力７１において効果プロセッサ５０により受け取られ、ここ
で、メモリ７２の二重バッファ部分８３に向けられる。この実施形態では、入力
７１に受け取られる音声信号は、音響処理エンジン４０からの１６の音声出力、
ステレオ入力のための２本のライン、ＣＤ音声入力のための２本のライン、Ｚビ
デオ入力のための２本のライン、マイクロホン入力、補助Ｓ／ＰＤＩＦ入力のた
めの２本のライン、及び６ラインのＩ^２Ｓ入力を含む。

【００１１】効果プロセッサ５０内での命令実行命令実行ユニット７０は、メモリ７２とは別の内部マイクロプログラムメモリ
８０に記憶された命令を実行し、メモリアドレススペース８３に記憶された１つ
以上の音声信号に対して特定のオペレーションを実行する。各命令は、４ビット
のＯＰコードフィールドと、３つの１０ビット入力オペランドアドレスフィール
ドと、１０ビットの出力オペランドアドレスフィールドとを有する。ＯＰコード
フィールドは、プロセッサに対し命令のオペレーションを特定する命令のオペレ
ーションコード（ＯＰコード）を保持する。オペランドアドレスフィールドは、
メモリ７２のスペースへのアドレスを保持する。この実施形態では、オペランド
は１０ビット長さであるから、ＤＳＰ命令に使用できるメモリ７２の最大のアド
レス可能なスペースは、１０２４個の位置である。メモリ７２の全１０２４個の
位置をアドレスすることができる。

【００１２】命令実行ユニット７０は、メモリ７２の位置に記憶されたデータを命令の３つ
の入力オペランドで特定された位置から入力データライン７５、７７及び７９を
経て検索する。次いで、命令実行ユニット７０は、命令のＯＰコードで特定され
た必要なオペレーションを実行し、そしてその結果のデータを、出力データライ
ン８１を経て、受け取った命令の結果オペランドで特定されたメモリアドレスへ
書き込む。結果のデータは、メモリスペース８３の３２個の出力バッファの１つ
へ書き込むことにより音声出力ポート８７へ向けられるか、メモリ７２の別の部
分に記憶されるか、又は命令実行ユニット７０によりその後のオペレーションに
再使用される。

【００１３】命令実行ユニット７０内の命令実行は、サンプルロックされそしてメモリベー
スであり、レジスタベースではない。サンプルロックされる実行とは、命令ユニ
ット７０が、サンプル周期ごとに、マイクロプログラムメモリ８０を経て単一パ
スを実行することを意味する。従って、命令実行は、システムの音声サンプルレ
ートに固有に結合される。この実施形態では、サンプルレートは、図２に示すＡ
Ｃ９７コーデック３６から導出される４８ＫＨｚである。他の実施形態では、こ
のサンプルレートは、異なる設定周波数であってもよいし、又は可変周波数であ
ってもよい。例えば、別の実施形態では、サンプルレートは、ボード３２のシス
テムクロック（図示せず）から導出される約４０−５０Ｈｚの範囲である。メモリベースの命令実行とは、命令実行ユニットの入力に設定される入力レジ
スタのボトルネックを伴わずにオペランドがメモリ７２から直接フェッチされる
ことを意味する。又、結果をセーブするために各命令の後にフラッシュする必要
のある揮発性出力レジスタがないことも意味する。

【００１４】命令実行ユニット７０は、マイクロプログラム命令８０の全ての命令を、分岐
やループやサブルーチンコールを伴わずに、「インライン」で実行する。このよ
うなインライン実行は、基本的なリアルタイムデッドライン（１サンプル周期）
内の全ての処理が設計により達成されるように確保する。又、これは、実行パイ
プラインの設計を簡単化する。というのは、命令シーケンスが完全に決定論的で
あり、即ち制御の流れに分岐がないからである。

【００１５】命令実行は、マイクロプログラムメモリ８０の開始からそのメモリの終りまで
常にインラインで進行するが、条件付命令実行のための規定がある。このような
条件付命令実行の詳細、及び命令実行ユニット７０により実行される命令セット
の特性は、本発明の譲受人であるクリエーティブ・テクノロジーズ・リミテッド
に譲渡されたステフェン・ホージを発明者とする「音声効果のための命令セット
をもつプロセッサ（ＰｒｏｃｅｓｓｏｒＷｉｔｈＩｎｓｔｒｕｃｔｉｏｎ
ＳｅｔｆｏｒＡｕｄｉｏＥｆｆｅｃｔｓ）」と題する米国特許出願に開示
されている。この特許出願は、全ての目的で参考としてここに援用する。

【００１６】各命令は、単一の命令サイクルで実行され、その周期は、サンプルレートをマ
イクロプログラム命令８０内の命令の数で除算したものである。従って、マイク
ロプログラムメモリ８０が５１２個の命令長さであり、そしてサンプルレートが
４８ＫＨｚであるような実施形態では、命令サイクルの長さが４０．７ナノ秒で
ある。各命令の結果は、次の命令サイクルで使用することができる。

【００１７】ホストインターフェイスユニット６０図４にはホストインターフェイスユニット６０も示されており、これは、ホス
トプロセッサ（ＣＰＵ１８）が音声効果プロセッサ５０のオペレーションを制御
できるようにする。このような制御は、ホストが初期化を行うと共にデータ及び
実行可能な命令をメモリ７２及び／又はマイクロプログラムメモリ８０に対して
読み取り及び書き込みできるようにすることにより達成される。このようなメモ
リ読み取り及び書き込みオペレーションは、デジタル信号処理（ＤＳＰ）プログ
ラムの実行に対して透過的に行うことができ、音声効果プロセッサ５０が、多数
の独立したそして別々にロードされたプログラムの同時スタート、実行及び停止
をサポートできるようにする。この実施形態では、インターフェイスユニット６
０を経てホストプロセッサと音声効果プロセッサ５０との間に生じる通信がＰＣ
Ｉプロトコルを用いてＰＣＩバス上で行なわれるが、他の実施形態では他のプロ
トコルを実施することができる。又、更に別の実施形態では、ホストインターフ
ェイスユニット６０は、大エンディアン（ｅｎｄｉａｎ）又は小エンディアンプ
ロセッサに使用するのに適した直接的なメモリマップ型マイクロプロセッサイン
ターフェイスである。

【００１８】音響メモリエンジン７４音響メモリエンジン７４は、メモリ７２と、長時間音声データ記憶に使用され
る大容量ＴＲＡＭメモリとの間のインターフェイスである。図５は、音声遅延線
の形態で音声データ記憶を実施するように構成された音声メモリエンジン７４の
１つの実施形態を示すブロック図である。図５に示すように、音響メモリエンジ
ン７４の主たる要素は、制御ビット８３と、ＴＲＡＭデータ及びアドレスバッフ
ァ８４及び８５（メモリ７２の一部分）と、遅延ベースのアドレスカウンタ８６
と、整列制御回路８７と、アドレスジェネレータ８８と、データフォマット手段
９０とである。アドレスジェネレータは、遅延線を発生するための円形アドレッ
シングを行う。データフォーマット手段は、メモリ７２の３２ビットオペランド
を、ＴＲＡＭ書き込みオペレーション中に物理的なＴＲＡＭにより実施される狭
いワード巾へと圧縮し、そして読み取りオペレーション中にそれらを膨張して戻
す。

【００１９】音響メモリエンジン７４は、ＴＲＡＭアドレスバッファ及びＴＲＡＭデータバ
ッファを実施するメモリ７２のアドレススペースへとマップされたＲＡＭのブロ
ックへ、命令実行ユニット及びホストインターフェイスと共用状態で、アクセス
する。これらの二重バッファメモリ（ＴＲＡＭデータバッファ８４及びＴＲＡＭ
アドレスバッファ８５）は、整列ビット８３ａ及び読み取り／書き込みビット８
３ｂを含む制御ビット８３と共にサンプル周期中のＴＲＡＭエンジンのアクティ
ビティを完全に特定するデータ及びアドレス対を保持する。マイクロプログラム
メモリ８０が、各サンプル周期ごとに命令実行ユニットにより実行されるプログ
ラムを保持する途上で、これらバッファは、各サンプル周期ごとにＴＲＡＭエン
ジンにより実行される「プログラム」を表わす。音響効果エンジン５０に対して
コンパイルされたプログラムが遅延線に対して読み取り又は書き込みされるとき
には、実際にオペランドとして使用されるのは、ＴＲＡＭデータバッファ８４内
の位置である。通常、ＴＲＡＭアドレスバッファ８５に記憶されるアドレスオフ
セットは、ホストプロセッサにより初期化される定数であるが、命令実行ユニッ
ト７０により実行される命令は、その結果をメモリ７２の適当なＴＲＡＭアドレ
スバッファに記憶することにより、新たな遅延線アドレスを計算することができ
る。

【００２０】各サンプル周期中に、ＴＲＡＭエンジンは、バッファのアドレス／データ対の
各々を順次に経て動作し、従って、バッファの内容は、全サンプル周期にわたる
ＴＲＡＭアクセスの順序付けされたリストを表わす。サンプル周期内の各ＴＲＡ
Ｍメモリサイクル中に、音響メモリエンジンによりＴＲＡＭアドレスバッファＧ
ＰＲからＴＲＡＭアドレスオフセットがフェッチされ、このオフセットから絶対
ＴＲＡＭメモリアドレスが計算され、そして信号値がアドレス対のＴＲＡＭデー
タバッファ位置からフェッチされるか又はそこに書き込まれる。

【００２１】ＴＲＡＭデータバッファは、ＴＲＡＭから流れる音声データに対するソース及
びシンクであり、各データバッファ位置は、アドレスバッファ位置と１対１で対
にされ、アドレスバッファは、データに対応するＴＲＡＭにアドレスを保持する
。制御ビット７３は、各データ／アドレス対に関連したフィールドを有する個別
のアレー（ホストからのみ書き込み可能であって、メモリスペース７２へマップ
されない）である。これら制御ビットの幾つか（制御ビット８３ｂ、この実施形
態では２ビットフィールド）は、対応するデータ及びアドレス対を用いてどんな
形式のＴＲＡＭオペレーション、例えば、読み取り又は書き込みを行なわねばな
らないかを特定する。

【００２２】命令実行ユニットでアドレス及びデータバッファへのアクセスを共用すること
により、ＤＳＰの計算及びＴＲＡＭのアクセスは、時間的にそしてメモリ７２の
アドレススペースについて互いに減結合される。換言すれば、ＴＲＡＭエンジン
がメモリ７２にアクセスするときと、命令実行ユニットがそれにアクセスすると
きとの間には固定の時間的関係がない。この減結合が重要である理由は、高速の
命令実行ユニットと、比較的低速の物理的ＴＲＡＭメモリとの間には動作速度に
固有の差があるためである。共用バッファを介してＤＳＰ及びメモリアクセスを
減結合すると、命令実行ユニットは、音響メモリエンジン及びその物理的メモリ
インターフェイスの負担となるアクセス待ち時間及びパイプラインの結果に関わ
りなく、フルスピードで処理を進めることができる。

【００２３】ＴＲＡＭバッファをメモリ７２のアドレススペースへマップすると、実行ユニ
ット７０に対する命令からオペランドとしてバッファ位置をアクセスすることが
できる。このように、ＴＲＡＭに記憶されたデータは、ＴＲＡＭデータバッファ
を経て漏斗状に通して、ＤＳＰプログラムにおいて入力又は出力オペランドとし
て使用することができる。この透過的メモリマッピングとは、ＴＲＡＭデータア
クセスに対して特殊な命令が必要とされず、そしてこのデータへのアクセス中に
低速のＴＲＡＭサイクルを待機して余計なオーバーヘッドを被らないことを意味
する。

【００２４】メモリ７２この実施形態では、メモリ７２は、実際に、４つの個別の物理的なメモリ区分
で構成される。図６は、メモリ７２をより詳細に示す図である。図６に示された
ように、メモリ７２は、１０２４個の位置を含むが、その全部が使用されるので
はない。しかしながら、メモリ７２の１０２４個の位置は、全て、命令実行ユニ
ット７０によりアドレスすることができ、従って、メモリ７２の全体は、均一な
アドレス機構によってアドレスできるといえる。メモリ７２には４つの異なる機能エリアが存在する。即ち、入力／出力スペー
ス８３（メモリ位置０−４０）と、汎用メモリスペース９２（メモリ位置１００
−２００）と、ＴＲＡＭデータ及びアドレスバッファ８４及び８５（メモリ位置
２００−２８０、内部ＴＲＡＭデータ；位置２８０−２ＡＯ、外部ＴＲＡＭデー
タ；位置３００−３８０、内部ＴＲＡＭアドレス；３８０−３ＡＯ、及び外部Ｔ
ＲＡＭアドレス）と、ハードウェアレジスタ及び定数スペース９４（位置４０−
６０）である。これらの機能的ユニットは、メモリ７２を構成する４つの物理的
メモリと必ずしも対応しない。

【００２５】汎用メモリスペース９２は、命令実行ユニット７０により実行されるＤＳＰプ
ログラムのための汎用オペランドを記憶する３２ビット巾の２５６個の位置を含
む。このメモリスペースは、命令速度の４倍で動作する単一ポートメモリにより
実施され、従って、各命令は、サイクル当たり３つの入力オペランド及び１つの
出力オペランドにアクセスすることができる。メモリスペース９４は、固定布線
された頻繁に使用される定数を、種々のレジスタに対するスペースと共に含む。

【００２６】上述したように、ＴＲＡＭデータ及びアドレスバッファ８４及び８５は、内部
及び外部のＴＲＡＭ７６及び７９に対するポートである。各データバッファ位置
は、アドレスバッファ位置と対にされる。データバッファは、それに対応するア
ドレスバッファ位置に含まれたＴＲＡＭアドレスにおいて読み取られるか又はそ
こに書き込まれるＴＲＡＭデータを保持する。汎用メモリスペース９２と同様に
、これらのバッファは、レジスタファイルメモリによって実施されそしてＤＳＰ
プログラムのオペランドスペースに現われる。それらは、メモリ７２のアドレス
スペースの個別部分に現われるが、ＴＲＡＭバッファのデータ及びアドレス部分
は、ＴＲＡＭエンジン７４により並列にアクセスされる。この実施形態では、ＴＲＡＭバッファは、全３２ビット巾ではなく、２０ビッ
トに制限される。これらの２０ビットは、２０ビットのＴＲＡＭアドレス及び２
０ビットの圧縮解除されたＴＲＡＭデータの両方を単一の共用内部ＲＡＭに受け
入れる。２０個のデータビットは、３２ビットデータ経路の最上位位置に収まっ
た状態に保たれる。しかしながら、２０個のアドレスビットは、ＭＳＢが０と読
まれる状態でデータ経路の次の上位ビット（３０）に収められる。これは、アド
レスが命令実行ユニットに対して常に正の量として現われるようにする。

【００２７】遅延線の実施円形アドレッシングとは、メモリの領域を通して循環するメモリポインタを用
いて遅延線を実施する機能を指す。遅延線の読み取りポインタは、円の周りの書
き込みポインタに従い、これらポインタは同じレートで前進し、読み取りポイン
タと書き込みポインタとの間のメモリ内の距離が遅延線長さである。又、円形ア
ドレッシングは、モジュロアドレッシングとしても知られている。というのは、
全てのアドレス循環が領域サイズのモジュロで行なわれるからであり、これは、
実施を簡単化するために通常２の累乗である。

【００２８】たとえ読み取り及び書き込みポインタが効果プロセッサ５０においてアドレス
を指すとしても、それらは、物理的なＴＲＡＭメモリアドレスとして実施される
のではなく、アドレスオフセットとして実施される。オフセットの初期値は、当
業者に明らかなように、アッセンブラー及びそれに関連したドライバソフトウェ
アによって固定することができる。各読み取り及び書き込みオペレーションに対
して物理的メモリアドレスを得るために、オフセットが遅延ベースアドレスカウ
ンタで加算される。このベースアドレスカウンタは、サンプルレートを減少し、
従って、読み取り及び書き込みオフセットとベースアドレスとの和も、同じレー
トで減少し、そして書き込みオフセットが読み取りオフセットより小さい場合に
は、読み取りポインタがメモリを通して下方に書き込みポインタを追跡するため
に、遅延距離が両者の差となる。

【００２９】これは、仮説的な３２サンプルのＴＲＡＭにおいて実施される４サンプル遅延
線に対して図７Ａ−７Ｃに示され、これについて以下に説明する。円形メモリに
おいて強調された数字は、遅延線のどの値が現在「アクティブ」であって、検索
を待機しているかを示す。遅延線の書き込みオフセットは０であり、そして読み
取りオフセットは４であり、これらの値は一定に保たれる。最初に、ベースアド
レス（ＢＡ）は０であり（図７Ａ）、従って、書き込みオペレーションの物理的
アドレスも０であり、値７が書き込まれる。

【００３０】４つのサンプル周期の後に、ベースアドレスカウンタＢＡは、３２のＴＲＡＭ
サイズのモジュロで、０から２８まで減少される（図７Ｂ）。これは、最も新し
い値−２が遅延線の頭部に書き込まれ、ベースアドレス値２８が書き込みオフセ
ット０と加算される場合である。又、固定の読み取りオフセット４がモジュロ３
２のベースアドレスに加算されて、物理的読み取りアドレス０を与え、ここで、
４サンプル前に書き込まれた値７を検索する。

【００３１】読み取りポインタは、値をウェイク状態に保ち、これら値はここではインアク
ティブであって破棄することができる。ベースアドレスカウンタが０に向かって
戻るように減少し始めると、書き込みカウンタが破棄された値に追い付くので、
既にメモリに書き込まれたものを再使用し始める（図７Ｃ）。

【００３２】音声信号プロセッサ１０におけるこの遅延線の実施形態は、他の多数のＤＳＰ
とは異なり、円形遅延線のアドレッシングが遅延線サイズのモジュロで実行され
るのではなく、物理的アドレススペース（この小さくて簡単な例では、３２個の
位置）のモジュロで実行されることを示している。これは、異なる長さの多数の
遅延線が同じ物理的アドレススペースを占有しながらも同じモジュロ演算を使用
できることを意味する。その例が図７Ｄに示されている。図７Ｄでは、オフセッ
ト０で書き込みそしてオフセット４で読み取る図７Ａの元の遅延線が、次の特性
をもつ他の３つの遅延線により接合される。２：［Ｗｒｉｔｅ＠５，Ｒｅａｄ＠１０］、３：［Ｗｒｉｔｅ＠１４，Ｒｅａｄ＠１５］、４：［Ｗｒｉｔｅ＠１６，Ｒｅａｄ＠２８］完全な一般性のために、この例では遅延ベースアドレスカウンタ値２が使用さ
れている。

【００３３】図７Ｄから明らかなように、遅延ベースアドレスカウンタに対して各々別々の
読み取り及び書き込みオフセットをもつ４つの遅延線がＴＲＡＭに同時に存在し
、そして物理的アドレススペースにより形成されたモジュロ円の周りを互いに単
純に追跡する。又、４つの遅延線は、使用可能な全てのメモリスペースを満たす
のではなく、Ｒｅａｄ＠１０とＷｒｉｔｅ＠１４のオペレーション間にはメモリ
ギャップが未使用のまま存在し、そして同様に、最後のＲｅａｄ＠２８以降のメ
モリが未使用となることに注意されたい。これらのエリアは、付加的な遅延線に
使用することもできるし、或いは放置されたスペースを使用して、Ｒｅａｄ＠１
０及びＲｅａｄ＠２８がそれらの読み取りポインタを調整、即ち動的に拡張及び
収縮させた遅延線を、他の遅延線に干渉することなく許すことができる。又、音声効果プロセッサ５０は、遅延線アドレスも容易に調整する。というの
は、アドレスがメモリ７２においてＴＲＡＭアドレスバッファ８４に記憶され、
そして他の演算オペランドと同様にアクセスできるからである。遅延線の長さは
、遅延線の読み取り及び／又は書き込みポインタに対する新たなアドレスを計算
することにより調整されるが、読み取りポインタのみを変更するのが最も一般的
である。

【００３４】遅延線の長さは、書き込みアドレスから読み取りアドレスまでの距離（サンプ
ル数）であり、従って、遅延線を適切に調整するためには、新たに計算された遅
延線を遅延線の書き込みアドレスと加算した後に、それをＴＲＡＭアドレスバッ
ファに記憶しなければならない。バッファに記憶された書き込みアドレスは、最
終的に、物理的なＴＲＡＭアドレスを得るための遅延ベースアドレスカウンタか
らのオフセットとして再び使用されるので、調整された遅延長さは、実際には、
遅延ベースアドレスカウンタからのオフセットからの付加的なオフセットを表わ
す。遅延線の書き込みアドレスは、ＴＲＡＭアドレスバッファに既に得られるの
で、読み取りオフセットは、次の式の命令で計算することができる。読み取りアドレス＝書き込みアドレス＋（Ｍｏｄ関数×最大遅延長さ）最大遅延長さは、遅延線の宣言された最大長さであり、そしてＭｏｄ関数は、０
から１．０まで変化する制御信号である。

【００３５】現在のＶＬＳＩプロセス（０．３５μ）は、反響及び３Ｄ音声（０．５Ｍビッ
トないし２Ｍビット）のような幾つかの複雑な音響効果アプリケーションに必要
な全遅延線容量を実現するのに必要とされる量の内部メモリをコスト効率良くサ
ポートしない。一方、ＰＣＩバス４９の慎重な使用は、あるアプリケーションに
よって必要とされる外部ホストメモリに対する帯域巾（６４ないし１２８アクセ
ス／サンプル周期）をサポートしない。音声効果プロセッサ５０は、これら両方
の形式のメモリへのアクセス、即ちオンチップの単一ポートスタティックメモリ
で実施される内部ＴＲＡＭ７６（ＩＴＲＡＭ）の８Ｋサンプルへの高帯域巾アク
セスと、ホストＤＲＡＭメモリにおいてＰＣＩバス４９にまたがって実施される
外部ＴＲＡＭ７８（ＸＴＲＡＭ）の１Ｍまで又はそれ以上のサンプルへの低帯域
巾アクセスを与えることにより、妥協をとる。これら２つのメモリスペースＩＴＲＡＭ及びＸＴＲＡＭは、論理的及び物理的
に個別であり、そしてそれらのアドレススペースは重畳する。例えば、ＩＴＲＡ
Ｍのアドレス０ｘ００００は、ＸＴＲＡＭのアドレス０ｘ００００と同じ位置で
はない。従って、一方のメモリスペース又は他方のメモリスペースのいずれかに
おいて遅延線を実施しなければならない。

【００３６】読み取り／書き込みハザードの回避ＴＲＡＭデータバッファ８４では二重バッファ動作は生じない。従って、マイ
クロプログラムが、現在のサンプル周期に厳密に属していないバッファのデータ
をアクセスするような状態が生じる。読み取りオペレーションの場合には、マイ
クロ命令が、以前のサンプル周期中にＴＲＡＭから実際にフェッチされたデータ
ムをバッファから読み取り得る。書き込みオペレーションの場合には、マイクロ
命令が、次のサンプル周期までＴＲＡＭに実際にフラッシュ出力されないデータ
ムをＴＲＡＭに書き込むことがある。

【００３７】これらの状態は、音響メモリエンジン７４が命令実行ユニット７０に密接に結
合されないことから生じる。バッファ内の同じデータムに対して命令実行ユニッ
ト７０により行なわれるアクセスと、音響メモリエンジン７４により行なわれる
アクセスとの間に任意の時間的な関係が存在する。この関係は、マイクロ命令ワ
ード及びＴＲＡＭバッファ位置の相対的な配置と、実行ユニット及び音響メモリ
エンジンの相対的なアクセスレートとにより確立される。この関係は、当業者に
明らかなように、マイクロプログラムローダ（例えば、ソフトウェアドライバ）
によって決定される。

【００３８】ＴＲＡＭ読み取りオペレーションからのリコールハザードの一例が図８Ａに示
されている。図８Ａは、２つのＴＲＡＭオペレーションを示し、その一方は、ア
ドレスオフセット１００からであり、そしてその他方は、オフセット１１０から
である。各サンプル周期ごとに１だけ減少するベースアドレスカウンタが、各ア
クセス中にＴＲＡＭアドレスバッファに記憶されたＴＲＡＭオフセットに追加さ
れて、物理的なＴＲＡＭメモリアドレスを形成する。簡単化のため、この例は、
ＴＲＡＭ及び命令実行エンジンが、各々、バッファ及びマイクロプログラムメモ
リを通して同じレートでシーケンスすると仮定する。

【００３９】フェッチオペレーションは、ＴＲＡＭエンジンがＴＲＡＭ読み取りオフセット
１００に遭遇するときに生じる。これは、物理的アドレス１０１からメモリフェ
ッチを開始し、そしてＴＲＡＭアクセス遅延時間の後に、１０１からのデータが
データバッファに現われる。これは、マイクロ命令の実行により、バッファから
逐次に読み取られる。このケースでは、読み取りに先行するフェッチと、ＴＲＡ
Ｍアドレス１０１からそのデータを受け取ったマイクロ命令が、１のベースアド
レスから、予想されるように１００だけオフセットする。

【００４０】ある数の命令サイクルの後に、オフセット１１０からデータを求めるマイクロ
命令は、１１０からのデータが通常満たされたバッファ位置からそのデータを読
み取る。しかしながら、このケースでは、読み取りオペレーションがＴＲＡＭフ
ェッチに先行し、フェッチは、別の数サイクルの間は生じない。というのは、ア
ドレスバッファにおいてマイクロ命令ワードを数個の位置だけ過ぎたところにＴ
ＲＡＭオフセット１１０が記憶されているからである。ＴＲＡＭアドレス１１１
（オフセット１１０＋現在ベースアドレスカウント１）からデータを受け取るの
ではなく、マイクロ命令は、以前のサンプル周期中にフェッチされたデータを受
け取る。同時に、ベースアドレスカウンタが２であり、従って、読み取られたバ
ッファのデータムは、実際には、１サンプル周期だけ長く遅延されたＴＲＡＭア
ドレス１１２からのものである。

【００４１】この１だけずれたエラーは、マイクロ命令の読み取りがＴＲＡＭバッファのフ
ェッチに先行するときに生じる。１ビットのアドレスオフセット（整列ビット８
３ａ）は、整列制御回路８７と共に、マイクロ命令の読み取りがＴＲＡＭエンジ
ンのフェッチに先行するときに１だけずれたエラーを打ち消すことにより、この
問題に対する解決策を与える。上記と同じ例を使用して、この解決策が図８Ｂに
示されている。図８Ｂに示すように、ＴＲＡＭバッファの構造は、ＴＲＡＭアド
レスと１対１で対にされるアドレス整列ビット８３ａを含むフィールドを包含す
るように増大されている。整列制御回路８７は、整列ビット８３ａを検査し、そ
して物理的なＴＲＡＭアドレスを決定するのに使用されるアドレスジェネレータ
８８へ入力を与える。

【００４２】ＴＲＡＭ書き込みオペレーションには、読み取りハザードと対称的な問題が生
じ得る。この状態が図８Ｃに示されている。マイクロ命令がＳＴＲＡＭに結果を
書き込むときには、結果データが読み取りオペレーションの場合と同様にバッフ
ァされ、ＴＲＡＭエンジンが結果をメモリへフラッシュ出力するのを待機する。
ＴＲＡＭに書き込むマイクロ命令が、フラッシュオペレーションが行なわれる前
に実行される場合には、問題が起きない。マイクロ命令ワードに先行するバッフ
ァ位置にＴＲＡＭオフセット及びデータが記憶されるときに問題が生じる。これ
らのケースでは、ＴＲＡＭエンジンが、以前のサンプル周期中にマイクロコード
によって書き込まれたデータを実際にフラッシュし、遅延線の遅延がその公称長
さを１サンプル周期だけ越えるのが有効な結果である。

【００４３】この問題に対処するために、音響メモリエンジン７４は、その後のサンプル周
期中に、厳密に終了していなければならない場所にデータがフラッシュ出力され
るように確保する。データアドレスがカウントダウンされる場合には、これは、
以前のサンプル周期中にデータをフラッシュしなければならない物理的アドレス
を計算するためにオフセットに「１」が追加されることを意味する。この場合に
も、図８Ｄに示したように、整列制御回路８７に整列ビット８３ａを使用して、
書き込みオペレーションに対するこの１だけずれるエラーを打ち消すことができ
る。

【００４４】この場合の相違点は、整列ビットが、ＴＲＡＭアドレスエンジンに向かう「＋
１」オフセットを意味し、読み取りオペレーションに使用された「−１」を意味
するのではないことである。これは、各アドレス（図示せず）に関連した読み取
り／書き込みビットを考慮することにより容易に達成される。整列ビットを設定する１つのやり方は、マイクロコードローダ（ソフトウェア
ドライバ）を使用することであり、これは、ＴＲＡＭアドレスバッファにおける
全てのオフセットの位置と、これらオフセットに対応するＴＲＡＭデータを使用
する全ての命令とを追跡する。この「ローダ」は、マイクロコードのダウンロー
ド時間に動作してもよいし、或いは実際には、マイクロコードの形成時間に動作
する必要しかない「ロケーター」であってもよい。マイクロコード及びＴＲＡＭ
エンジンシーケンサの相対的な実行レートに関する情報及び知識により、ローダ
は、どのＴＲＡＭデータが、実際にメモリからフェッチされる前にバッファから
読み取られるか、又はフラッシュされる前に書き込まれるかを決定することがで
きる。そのデータに関連したＴＲＡＭオフセットに対応する整列ビットをセット
することによりこのような状態にフラグが立てられる。次いで、整列ビットは、
ＴＲＡＭアドレスエンジン８８へ供給され、そして物理的なＴＲＡＭアドレスを
形成するときに±１の余分なオフセットとして使用される。

【００４５】別のやり方は、整列ビットオフセットを自動的に発生するハードウェアを音響
メモリエンジン７４に使用することである。マイクロプログラムシーケンサは、
ＴＲＡＭエンジンシーケンサがバッファの始めに再スタートされそしてベースア
ドレスカウントが増加される同じサイクルに再スタートする。このとき、整列ビ
ットは、書く読み取りオフセットに対してクリアされ、そして各書き込みオフセ
ットに対してセットされる。マイクロコードが読み取り又は書き込みオペレーシ
ョンに対してＴＲＡＭデータバッファをアクセスするときには、対応するオフセ
ットに対する整列ビットが、各読み取りオフセットごとにセットされ、そして各
書き込みオフセットごとにクリアされる。従って、「不整列」のＴＲＡＭフェッ
チ又はフラッシュオペレーションは、整列ビットの正しい意味を自動的に使用す
る。このやり方は、あまり好ましくない。というのは、ＴＲＡＭデータバッファ
へのマイクロ命令アクセスを、アドレス使用とデータフェッチとの間のパイプラ
イン遅延へとスリップさせることがないよう保証するために、他の手段を講じね
ばならないからである。このような保証がないと、マイクロ命令アクセスは、た
とえ最後のサンプル周期のバッファデータをアクセスしても整列ビットを更新す
る機会をもたず、物理的アドレスが決して正しくならないからである。

【００４６】ＴＲＡＭデータ及びアドレスバッファ８４及び８５の初期化遅延線が使用されるときには、効果プロセッサ５０によって電力が受け取られ
るや否や、ＴＲＡＭ読み取り及び書き込みオペレーションがスタートする。書き
込みオペレーションは問題を起こさないが、ＴＲＡＭ７６及び７８が適切に初期
化されない限り、読み取りオペレーションは最初にノイズを発生する。従って、
ＴＲＡＭを初期化することが重要となる。１つの実施形態では、これらのメモリ
スペースは、音響プロセッサ５０のプログラムを実行する前に各位置に０を書き
込むことにより初期化される。しかしながら、これは、時間浪費な作業である。
従って、他の好ましい実施形態では、このような初期化ルーチンを実行するため
に専用のハードウェア回路が使用される。当業者に明らかなように、本発明では
種々のこのような回路を設計して使用することができる。

【００４７】他の実施形態本発明の１つの特定の実施形態を以上に詳細に説明した。本発明の多数の観点
は、本発明の概念から逸脱せずに変更できることが理解されよう。他の実施形態
では、例えば、ワードサイズ、アドレスフィールド長さ、メモリサイズ、使用す
る制御ビット８３の数、及び他の実施特有の項目を変更することができる。又、
効果プロセッサ５０は、音響処理システムにおいて音声信号に対するオペレーシ
ョンを実行する音声効果プロセッサとして説明したが、当業者であれば、効果プ
ロセッサ５０は、任意の信号処理システムにおいてレーダ信号、地震信号又は他
の時系列信号も処理できることが明らかであろう。音声効果プロセッサ５０を実施する多数の他の同等の又は別の方法が当業者に
明らかであろう。例えば、音響メモリエンジン７４は、内部及び外部ＴＲＡＭメ
モリ７６及び７８に非円形インデックスのアドレッシングを用いてテーブルルッ
クアップオペレーションを実施することができる。データのテーブルは、ホスト
プロセッサ１８によりＴＲＡＭにロードすることができ、そして命令実行ユニッ
ト７０によりインデックスが計算されたスタティックアレーと同様にアクセスす
ることができる。音響メモリエンジンは、各アドレスに関連した付加的なＴＲＡ
Ｍ制御ビットの設定により、遅延線アクセスをテーブルルックアップアクセスと
区別することができる。テーブルベースのアドレッシングは、非線型関数、合成
のための波テーブル又は励起関数、ブロックベースの係数記憶を実施したり、他
の多数のアプリケーションに有用である。「テーブルルックアップ」とは、読み
取りオペレーションを意味するが、テーブルベースのアドレッシングは、書き込
みオペレーションに等しく適用され、従って、ホストでテーブル値の計算を行う
のではなく音声効果プロセッサ５０がテーブル値をリアルタイムで計算するよう
にすることができる。

【００４８】テーブルベースのアドレッシングは、遅延ベースのアドレスカウンタを一定に
減少するのではなくスタティックなテーブルベースアドレスレジスタを使用する
ことにより遅延線アドレッシングとは区別される。遅延線アクセスが遅延ベース
アドレスカウンタに対するオフセットで常に行なわれたのと同様に、テーブルル
ックアップも、テーブルベースのアドレスレジスタに対して常に行なわれる。テ
ーブルベースのアドレスレジスタは、ホストによって初期化され、そしてメモリ
７２のアドレススペースへマップされる。もし必要であれば、テーブルベースア
ドレスは、他の命令オペランドと同様に、ＤＳＰプログラムから読み取ることが
できる（書き込みはできない）。

【００４９】テーブルベースのアドレスレジスタの初期化は、通常、システムのスタートア
ップ時にホスト１８によって行なわれる。そこに記憶されたアドレスは、物理的
ＴＲＡＭを円形領域及びテーブルルックアップ領域に区分化する。全ての遅延線
アドレスは、物理的メモリサイズのモジュロではなく、テーブルベースアドレス
のモジュロで計算され、従って、遅延線オペレーションは、０ないし［テーブル
ベース］のメモリ領域内で自動的に行なわれる。このように、テーブルベースア
ドレスレジスタは、実際に、「遅延制限」レジスタとしても働く。円形遅延アドレッシングがＴＲＡＭアドレスバッファエレメントを遅延ベース
アドレスカウンタからのオフセットとして処理するのと同様に、テーブルベース
アドレッシングは、これらアドレスをテーブルベースアドレスレジスタに対する
オフセットとして使用する。物理的なＴＲＡＭアドレスを計算するために、ＴＲ
ＡＭアドレスバッファの内容がテーブルベースアドレスレジスタに追加される。
テーブルインデックスを適切な倍率で計算しそしてそれをＴＲＡＭアドレスバッ
ファにオフセットとして記憶することにより、ＤＳＰプログラムは、計算された
テーブルルックアップを実行することができる。

【００５０】音声効果プロセッサ５０にロードされた全てのプログラムは、同じテーブルベ
ースアドレスレジスタを使用し、その値は、通常、システム初期化時にホストに
よって確立される。２つ以上のプログラムがテーブルルックアップ記憶を必要と
する場合には、異なるプログラムに属する個々のテーブルが全体的なテーブルル
ックアップ領域内から区分化される。ＤＳＰプログラムは、通常のＧＰＲを用い
てそれら自身の専用のテーブルオフセットレジスタを宣言することができ、その
内容は、テーブルベースアドレスレジスタからのオフセットを表わし、そしてそ
の位置及び内容は、プログラムローダにより適切に再配置される。次いで、これ
らの専用のテーブルオフセットレジスタＧＰＲが、計算されたテーブルインデッ
クスと加算された後に、ＴＲＡＭメモリにおいてテーブルルックアップオペレー
ションが実行される。

【００５１】通常、テーブルルックアップオフセットは、ＴＲＡＭのテーブルルックアップ
領域内にあるアドレスを形成するが、音響メモリエンジンがアドレス制限もトラ
ッピングも行なわないので、特殊なアプリケーションではこの領域以外のアドレ
スを発生することができる。遅延線アドレッシングに関しては、ＴＲＡＭアドレ
スバッファのオペランドデータ経路整列は、全てのＴＲＡＭテーブルオフセット
が正の量であるように確保し、従って、テーブルルックアップ領域より下のアド
レスを発生するためには、プログラムが、全ＴＲＡＭアドレススペース（１つの
実施形態では２^２０の位置）を取り巻いて遅延線領域へと戻るアドレスを発生し
なければならない。

【００５２】テーブルルックアップオペレーションを実行するのに加えて、本発明の他の変
更も可能である。例えば、音響処理エンジン４０、音響プロセッサ５０及びイン
ターフェイスユニット６０は、全て、単一チップの音響プロセッサの一部分とし
て説明したが、これら要素の機能は、他の実施形態では個別のＩＣから実行する
こともできる。同様に、命令実行ユニット７０及び音響メモリエンジン７４が個
別チップにおいて実施されるようなアーキテクチャーを開発することもできる。
又、音響プロセッサ３０は、専用のマルチメディアカード３２以外のコンピュー
タマザーボードに直接含ませることもでき、そして別のデータは、メモリ７２と
ＴＲＡＭメモリ７６及び７８との間に転送されるときには、圧縮及び膨張されな
い。これらの同等の構成及び他の構成は、本発明の範囲内に包含されるものとす
る。

【図面の簡単な説明】

【図１Ａ】本発明の音声効果プロセッサを使用することのできる代表的なマルチメディア
パーソナルコンピュータシステムを示す図である。

【図１Ｂ】図１Ａに示されたマルチメディアパーソナルコンピュータシステムの内部アー
キテクチャーを簡単に示す図である。

【図２】図１Ｂに示すマルチメディアボード２８、即ち本発明の音声信号プロセッサを
組み込むことのできるボードを示す簡単なブロック図である。

【図３】図２に示す音声信号プロセッサの１つの実施形態を示す簡単なブロック図であ
る。

【図４】図３に示す本発明の音声効果プロセッサ５０の簡単なブロック図である。

【図５】図４に示す音響メモリエンジン７４の１つの実施例を示すブロック図である。

【図６】図４に示すメモリ７２の１つの実施形態においてメモリスペースの割り当てを
示すブロック図である。

【図７Ａ】本発明による遅延線を発生するのに使用される回路アドレス機構を示す図であ
る。

【図７Ｂ】本発明による遅延線を発生するのに使用される回路アドレス機構を示す図であ
る。

【図７Ｃ】本発明による遅延線を発生するのに使用される回路アドレス機構を示す図であ
る。

【図７Ｄ】本発明による遅延線を発生するのに使用される回路アドレス機構を示す図であ
る。

【図８Ａ】メモリ７２が命令実行ユニット７０とで共用されるために生じ得るＴＲＡＭ読
み取り及び書き込みハザードを音響メモリエンジン７４がいかに防止するかを示
す図である。

【図８Ｂ】メモリ７２が命令実行ユニット７０とで共用されるために生じ得るＴＲＡＭ読
み取り及び書き込みハザードを音響メモリエンジン７４がいかに防止するかを示
す図である。

【図８Ｃ】メモリ７２が命令実行ユニット７０とで共用されるために生じ得るＴＲＡＭ読
み取り及び書き込みハザードを音響メモリエンジン７４がいかに防止するかを示
す図である。

【図８Ｄ】メモリ７２が命令実行ユニット７０とで共用されるために生じ得るＴＲＡＭ読
み取り及び書き込みハザードを音響メモリエンジン７４がいかに防止するかを示
す図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims

【特許請求の範囲】

【請求項１】（ａ）第１アドレススペースを含む第１メモリと、（ｂ）上記第１アドレススペースから読み取り及びそこに書き込むための命令
を含む信号処理命令を処理する命令実行ユニットと、（ｃ）上記命令実行ユニットとは独立して動作して、上記第１アドレススペー
スから読み取り及びそこに書き込むと共に、必要に応じて第２メモリへのアドレ
ス演算及びメモリアクセスを実行して、信号データ記憶を行う信号メモリエンジ
ンとを備えたことを特徴とする信号プロセッサ。
【請求項２】上記命令実行ユニットは、第１の実行速度で命令を実行し、
そして上記信号メモリエンジンは、上記第１の実行速度とは異なる第２の実行速
度でオペレーションを実行する請求項１に記載の信号プロセッサ。
【請求項３】上記第１アドレススペースは、第１メモリ位置を含み、そし
て上記信号メモリエンジン及び命令実行ユニットは、非固定の時間的関係で上記
第１メモリ位置に独立してアクセスすることができる請求項１に記載の信号プロ
セッサ。
【請求項４】上記信号メモリエンジンは、上記第１アドレススペースに記
憶された値に基づいて演算を実行しそして上記第２メモリへのメモリアクセスを
実行する請求項１に記載の信号プロセッサ。
【請求項５】上記信号データ記憶は、音声データ記憶より成る請求項１に
記載の信号プロセッサ。
【請求項６】音響を合成する音響処理エンジンを更に含む請求項５に記載
の信号プロセッサ。
【請求項７】合成された音響を表わす上記音響処理エンジンからの出力は
、上記第１メモリの第２アドレススペースに記憶され、そして上記命令実行ユニ
ットにより処理される命令は、上記第２アドレススペースから読み取り及びそこ
に書き込むものである請求項６に記載の信号プロセッサ。
【請求項８】上記命令実行ユニットに結合された命令メモリを更に備え、
この命令メモリは、上記命令実行ユニットによって実行されるべき信号処理命令
の特定セットを含むマイクロプログラムを備えている請求項１に記載の音響プロ
セッサ。
【請求項９】上記命令実行ユニットは、分岐、ループ又はサブルーチンコ
ールを伴わずに、上記マイクロプログラムに命令が現われる順序で、各サンプル
周期に全マイクロプログラムを通る単一パスを実行する請求項８に記載の信号プ
ロセッサ。
【請求項１０】上記命令実行ユニットは、選択された命令の実行結果を、
その選択された命令の条件コードの値に基づいて無視することにより、命令の条
件付実行を与える請求項９に記載の信号プロセッサ。
【請求項１１】上記命令メモリは、上記第１メモリとは異なるメモリであ
る請求項８に記載の信号プロセッサ。
【請求項１２】上記第１メモリは、ランダムにアドレス可能なメモリであ
る請求項１に記載の信号プロセッサ。
【請求項１３】上記ランダムにアドレス可能なメモリは、複数の個別の物
理的ＲＡＭメモリを含む請求項１２に記載の信号プロセッサ。
【請求項１４】上記第１メモリは、更に、音響入力及び音響出力を表わす
値を記憶するための第２アドレススペースを含む請求項１２に記載の信号プロセ
ッサ。
【請求項１５】上記第１メモリは、更に、頻繁に使用する係数、変数及び
中間値を記憶するための第３アドレススペースを含む請求項１２に記載の信号プ
ロセッサ。
【請求項１６】上記命令実行ユニットは、上記第１メモリの上記第１、第
２及び第３アドレススペースにアクセスするための均一アドレッシング機構を使
用する請求項１５に記載の信号プロセッサ。
【請求項１７】上記音声データ記憶は、音声遅延線を実施するための円形
アドレッシングを用いてアクセスされる請求項５に記載の信号プロセッサ。
【請求項１８】上記音声データ記憶は、テーブルベースのアドレッシング
を用いてアクセスされる請求項５に記載の音響プロセッサ。
【請求項１９】（ａ）第１アドレススペース及び第２アドレススペースを
含む第１メモリと、（ｂ）音響処理命令を記憶する第２メモリと、（ｃ）音響を合成しそしてその合成された音響を表わすデータを上記第２アド
レススペースへ出力する音響処理エンジンと、（ｄ）上記第１及び第２アドレススペースから読み取り及びそこに書き込むた
めの命令を含む、上記第２メモリに記憶された上記音響処理命令を実行するよう
に構成された命令実行ユニットと、（ｅ）上記命令実行ユニットとは独立して動作して、上記第１アドレススペー
スから読み取り及びそこに書き込むと共に、必要に応じて第２メモリへのアドレ
ス演算及びメモリアクセスを実行して、音声データ記憶を行う音響メモリエンジ
ンとを備えたことを特徴とする単一チップ音響プロセッサ。
【請求項２０】上記命令実行ユニットは、第１の実行速度で命令を実行し
、そして上記音響メモリエンジンは、上記第１の実行速度とは異なる第２の実行
速度でオペレーションを実行する請求項１９に記載の音響プロセッサ。
【請求項２１】上記第１アドレススペースは第１メモリ位置を含み、そし
て上記音響メモリエンジン及び命令実行ユニットは、非固定の時間的関係で上記
第１メモリ位置に独立してアクセスする請求項１９に記載の音響プロセッサ。
【請求項２２】（ａ）バスと、（ｂ）上記バスに通信結合されたホストプロセッサと、（ｃ）第２メモリと、（ｄ）上記バスに音響結合された音響プロセッサとを備え、この音響プロセッ
サは、（ｉ）第１アドレススペースを含む第１メモリと、（ｉｉ）上記第１アドレススペースから読み取り及びそこに書き込むための
命令を含む音響処理命令を処理する命令実行ユニットと、（ｉｉｉ）上記命令実行ユニットとは独立して動作して、上記第１アドレス
スペースから読み取り及びそこに書き込むと共に、必要に応じて第２メモリへの
アドレス演算及びメモリアクセスを実行して、音声データ記憶を行う音響メモリ
エンジンと、（ｉｖ）上記第２プロセッサを上記バスにインターフェイスするホストイン
ターフェイスユニットとを含むことを特徴とするコンピュータ処理システム。
【請求項２３】上記ホストプロセッサは、上記第１アドレススペースから
読み取り及びそこに書き込むことができる請求項２２に記載のコンピュータ処理
システム。
【請求項２４】音響プロセッサ内に音声遅延線を実施する方法において、（ａ）上記音響プロセッサの命令実行ユニットにおいて音響処理命令を実行し
て、遅延されるべき音響を表わすデータを第１メモリに記憶し、（ｂ）上記段階（ａ）とは独立して、上記音響プロセッサの音響メモリエンジ
ンで上記第１メモリから上記データを検索し、そして上記データを第２メモリに
書き込み、そして（ｃ）上記音響プロセッサで上記第１及び第２メモリへのアドレス演算及びそ
の後のメモリアクセスを実行して、音声遅延線を実施する、という段階を備えたことを特徴とする方法。
【請求項２５】上記音響プロセッサにおいて命令を実行して、上記音響メ
モリエンジンにより上記第１メモリに記憶されたデータを、上記第１メモリの異
なる位置へ書き込んで、上記音響プロセッサから出力するという段階を更に含む
請求項２４に記載の方法。
【請求項２６】コンピュータプロセッサを動作する方法において、（ａ）上記コンピュータプロセッサの音響合成エンジンで音声信号を合成し、（ｂ）上記音声信号を上記コンピュータプロセッサの音響効果エンジンへ出力
し、（ｃ）上記出力された音声信号を、上記音響効果エンジンに結合された上記メ
モリの第１位置に記憶し、（ｄ）上記音響効果エンジンの命令実行ユニットにおいて第１の音響処理命令
を実行して、上記記憶された音声信号を上記メモリの第２位置へ転送し、この第
２位置は、音響遅延メモリの位置へのアドレスと対にされ、そして（ｅ）上記段階（ｄ）とは独立して、上記段階（ｄ）とは独立した音響メモリ
エンジンで上記音響遅延メモリへのアドレス演算及びメモリアクセスを実行して
音声データ記憶を実施する、という段階を含むことを特徴とする方法。
【請求項２７】上記段階（ｅ）は、少なくとも１つのサンプル周期中に上
記音声信号を上記音響遅延メモリに記憶した後に、上記音声信号を上記第１メモ
リの第３メモリ位置に書き込む段階を含む請求項２６に記載の方法。
【請求項２８】上記命令実行ユニットにおいて第２の音響処理命令を実行
して、上記音響処理エンジンにより上記第１メモリの上記第３位置に記憶された
データを上記第１メモリの第４位置へ書き込んで上記音響効果エンジンから出力
するという段階を更に含む請求項２７に記載の方法。