JP3434713B2 - レジスタ制御装置およびレジスタ制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レジスタ制御装置
およびレジスタ制御方法に関し、特に、ＤＳＰ（Ｄｉｇ
ｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）に使用
して好適なレジスタ制御装置およびレジスタ制御方法に
関する。

【０００２】

【従来の技術】従来、この種のレジスタ制御装置とし
て、図５に示すようなものが知られている。図５におい
て、ホストＣＰＵ９１０は画像処理や、オーディオにお
ける残響音の作成などといった、このＤＳＰ９４０を利
用して行う処理全体を制御するためのものである。ま
た、ＬＳＩ９５０は論理回路９３０とＤＳＰ９４０とを
備えており、さらに、論理回路９３０はホストＩ／Ｆ９
２０を備え、ＤＳＰ９４０はＲＡＭ９４１を備えてお
り、このＲＡＭ９４１は１ビット単位のデータを保持す
ることが可能となっている。

【０００３】このホストＣＰＵ９１０はホストＩ／Ｆ９
２０と接続されており、アドレス信号９１２、レジスタ
読み出し要求信号９１３、レジスタ書き込み要求信号９
１４がホストＩ／Ｆ９２０に出力されるようになってい
る。さらに、このホストＣＰＵ９１０はホストバス９６
０を介してホストＩ／Ｆ９２０と接続されており、デー
タ信号９２４等がやりとりされる。

【０００４】ホストＩ／Ｆ９２０はＤＳＰ９４０と接続
されており、ホストＩ／Ｆ９２０から割り込み要求信号
９２１および書き込みデータ９２２がＤＳＰ９４０に出
力され、ＤＳＰ９４０から読み出しデータ９２３がホス
トＩ／Ｆ９２０に出力されるようになっている。また、
ＤＳＰ９４０はＲＡＭ９４１を備えている。

【０００５】上記のような構成において、例えば、ＲＡ
Ｍ９４１に書き込むためのデータをＬＳＩ９５０の外部
から取得するときの動作を説明する。図６はＲＡＭ９４
１に書き込みを行うときのＤＳＰクロック、ＤＳＰの行
う処理内容、レジスタ書き込み要求信号９１４、割り込
み要求信号９２１およびＲＡＭに対する書き込みのタイ
ミングチャートを示している。同図においてＤＳＰクロ
ックは所定のクロック周波数でパルスを発しており、Ｄ
ＳＰは通常メインルーチンの処理を行っている。

【０００６】書き込み時には、ホストＣＰＵ９１０がア
ドレス信号９１２、データ信号９２４、レジスタ書き込
み要求信号９１４をホストＩ／Ｆ９２０に出力する。す
なわち、図６に示すようにある時刻でレジスタ書き込み
要求信号９１４にパルスが発生する。ホストＩ／Ｆ９２
０がこの信号を取得すると、ＤＳＰ９４０に対して割り
込み要求信号９２１が出力される。

【０００７】ＤＳＰ９４０が割り込み要求信号９２１を
検出すると、ＤＳＰ９４０の処理がメインルーチンから
割り込みルーチンへ移行する。そして、この割り込みル
ーチンにおいてＲＡＭ９４１に対して、アドレス信号９
１２で指定されたアドレスへデータ信号９２４にて示さ
れるデータを書き込む。この後はまたＤＳＰ９４０はメ
インルーチンに復帰する。

【０００８】また、一般に、ＤＳＰはアナログ信号をデ
ィジタル処理して高速演算を行うために使用されている
ので、処理速度が速いことが重要である。そこで、特開
昭第６２−１６８２５５号公報に開示されている技術に
おいては、複数個接続されたＤＳＰ間のデータ転送を高
速化するために、入力と出力とのいずれにも使用可能な
ポートを設けるとともに、該ポートを内部発生パルス、
外部入力パルスのいずれでも動作可能に構成した。

【０００９】

【発明が解決しようとする課題】上述した従来のレジス
タ制御装置およびレジスタ制御方法においては、次のよ
うな課題があった。ホストＣＰＵ９１０が書き込みの要
求を行ってから実際にＤＳＰのＲＡＭに対する書き込み
が行われるまでには数〜数十クロック経過してしまう。
このため、ホストＣＰＵ９１０からＤＳＰ９４０に対し
て制御をするときには所定の時間待たなければならな
い。従って、この所定の時間だけホストＣＰＵ９１０か
らＤＳＰ９４０に対する制御がＤＳＰ９４０以外の論理
回路９３０より遅れてしまうことになる。

【００１０】さらに、ＤＳＰ９４０の割り込みルーチン
が受け付けられるまでの期間はプログラム処理の状況に
依存するので、ホストＣＰＵ９１０の書き込み要求から
実際に書き込みが行われるまでの期間は一定とならな
い。このため、ＬＳＩ９５０に含まれるＤＳＰ９４０と
論理回路９３０のレジスタとのタイミング関係が一定に
保たれず、ホストＣＰＵ９１０からの制御が非常に難し
い。

【００１１】なお、特開昭第６２−１６８２５５号公報
に開示されている技術においては、データ転送が高速化
されるものの、やはり書き込み要求から実際に書き込み
がされるまでの期間は一定にはならなかった。

【００１２】本発明は、上記課題にかんがみてなされた
もので、簡易な構成で処理するデータの入出力を高速に
行い、かつ、簡単にＤＳＰ等の信号処理回路を制御する
ことが可能なレジスタ制御装置およびレジスタ制御方法
の提供を目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、メモリを内蔵した信号処
理回路と、この信号処理回路にアクセスする外部機器と
の間に介装されるレジスタ制御装置であって、上記外部
機器から書き込み要求信号とデータとそのアドレスとを
取得して、このアドレスのデータとして記憶する第一デ
ータ記憶手段と、上記信号処理回路が内蔵メモリに対し
てデータを書き込む際に発する書き込み要求信号とデー
タとそのアドレスとを取得して、上記内蔵メモリに書き
込まれる内容と同一のデータを記憶する第二データ記憶
手段と、上記外部機器から読みだし要求信号と使用する
データのアドレスを取得して、当該アドレスが外部機器
からのデータを示すときには第一データ記憶手段からそ
のアドレスのデータを選択し、当該取得したアドレスが
信号処理回路の内蔵メモリのデータを示すときには第二
データ記憶手段からそのアドレスのデータを選択して上
記外部機器に出力する第一データ出力手段と、上記信号
処理回路が使用するデータのアドレスを取得して、当該
アドレスが上記外部機器が出力したデータのものである
ときは、上記第一データ記憶手段に記憶された当該アド
レスのデータを選択し、当該アドレスが信号処理回路の
内蔵メモリのデータのものであるときは、当該内蔵メモ
リのデータを選択して上記信号処理回路が使用するよう
に出力する第二データ出力手段と、を具備し、上記信号
処理回路の内蔵メモリにて上記外部機器が出力したデー
タを記憶することなく、当該信号処理回路及び上記外部
機器において、外部機器が出力したデータ又は内蔵メモ
リに記憶されたデータを選択して使用する構成としてあ
る。

【００１４】すなわち、第一データ記憶手段は、外部機
器から書き込み要求信号とデータとそのアドレスとを取
得すると、このデータをこのアドレスに対応させつつ記
憶する。また、第二データ記憶手段は、上記信号処理回
路が内蔵メモリに対してデータを書き込む際に発する書
き込み要求信号とデータとそのアドレスとを取得して、
このデータをこのアドレスに対応させつつ記憶する。

【００１５】そして、第一データ出力手段が外部機器か
らの読みだし要求信号と使用するデータのアドレスを取
得し、当該アドレスが外部機器からのデータを示すとき
には第一データ記憶手段からそのアドレスのデータを選
択し外部機器に出力する。一方、当該取得したアドレス
が信号処理回路の内蔵メモリのデータを示すときには第
二データ記憶手段からそのアドレスのデータを選択して
外部機器に出力する。

【００１６】また、第二データ出力手段は、信号処理回
路が使用するデータのアドレスを取得し、このアドレス
が上記外部機器が出力したデータのものであるときは、
上記第一データ記憶手段に記憶された当該アドレスのデ
ータを選択して上記信号処理回路が使用するように出力
する。つまり、外部機器からのデータは信号処理回路の
メモリに記憶されていないので、信号処理回路が外部機
器からのデータを使用するときは第一データ記憶手段か
ら当該データを取得して使用する。一方、使用するデー
タが外部機器からのものではなく、信号処理回路のメモ
リに記憶されているときには、信号処理回路が直接メモ
リにアクセスしてデータを使用する。

【００１７】ここで、メモリを内蔵した信号処理回路に
おいては、所定目的の信号処理が行えればよく、例えば
ディジタル信号処理用回路であるＤＳＰなどで構成す
る。また、信号処理回路にアクセスする外部機器は、こ
のレジスタ制御装置を用いて構成したシステム全体にお
いてこの信号処理回路に信号を出力したり、信号処理回
路からの出力を受ける機器である。つまり、例えば、信
号処理回路を制御するＣＰＵであったり、バスを介して
接続される機器であったりする。

【００１８】外部機器からの書き込み要求信号とデータ
とそのアドレスは、この信号処理回路を用いたシステム
において画像変換処理をするときなどに必要なデータで
ある。従って、書き込み要求信号とデータのアドレスと
はホストＣＰＵから取得し、データはバスから取得する
などすればよい。

【００１９】信号処理回路が内蔵メモリに対してデータ
を書き込む際に発する書き込み要求信号とデータとその
アドレスとは、この信号処理回路を用いたシステムにお
ける画像変換処理時等に信号処理回路がこの信号処理回
路内のメモリに書き込むデータである。従って、信号処
理回路がメモリに対して発する書き込み要求信号とデー
タとそのアドレスを第二データ記憶手段においても取得
するようにする。

【００２０】このように、第一データ記憶手段が外部機
器からのデータを記憶し、第二データ記憶手段で信号処
理回路がメモリに書き込むデータをも記憶することによ
って、書き込みデータは全てレジスタ制御装置の第一デ
ータ記憶手段または第二データ記憶手段に記憶されてい
ることになる。すなわち、外部機器からのデータを信号
処理回路のメモリに書き込むことなく第一データ記憶手
段に記憶するので、信号処理回路のメインルーチンを止
めて割り込みルーチンに入る必要がない。

【００２１】また、読み出しの時にも必要なデータは第
一データ記憶手段または第二データ記憶手段に記憶され
ており、第一データ出力手段により出力されるので信号
処理回路のメモリの割り込みルーチンに入る必要がな
い。さらに、信号処理回路において必要なデータも第一
データ記憶手段または信号処理回路のメモリに記憶され
ているので、信号処理回路が必要とするデータはメモリ
から、または、第二データ出力手段が出力するデータを
取得する。

【００２２】上述の記憶手段はデータ書き込みおよび読
み出しが可能なものであればよく、その具体例として請
求項２にかかる発明は、請求項１に記載のレジスタ制御
装置において、第一データ記憶手段は、データを記憶す
るためのレジスタとして複数のフリップフロップ回路を
備える構成としてある。すなわち、非常によく用いられ
ているフリップフロップ回路をデータ記憶をするための
レジスタとして構成するので、記憶可能な回路を論理回
路に対して組み込むことが容易になる。

【００２３】この記憶手段としてフリップフロップ回路
を用いたときに好適な構成の具体例として請求項３にか
かる発明は、請求項２に記載のレジスタ制御装置におい
て、第一データ記憶手段は、書き込み要求信号と記憶デ
ータのアドレスとを受け取ると、これらの信号を書き込
み許可信号にデコードし、指定されるアドレスに対応し
たフリップフロップ回路に書き込み許可信号を出力する
構成としてある。

【００２４】すなわち、一般に、フリップフロップ回路
は書き込み許可信号によりデータ内容のフリップフロッ
プ回路に対する入出力を制御する。従って、書き込み要
求信号と記憶データのアドレスとをデコードして、指定
されたデータアドレスから一義的に決定されるフリップ
フロップ回路に書き込み許可信号を与えるようにする。

【００２５】また、同様に第二データ記憶手段の構成の
具体例として、請求項４にかかる発明は請求項１〜請求
項３のいずれかに記載のレジスタ制御装置において、第
二データ記憶手段は、データを記憶するためのレジスタ
として複数のフリップフロップ回路を備える構成として
ある。すなわち、第二データ記憶手段においてもフリッ
プフロップ回路をデータ記憶をするためのレジスタとし
て構成するので、記憶可能な回路を論理回路に対して組
み込むことが容易になる。

【００２６】さらに、第二データ記憶手段においてもフ
リップフロップ回路を用いたときに好適な構成の具体例
として、請求項５にかかる発明は、請求項４に記載のレ
ジスタ制御装置において、第二データ記憶手段は、書き
込み要求信号と記憶データのアドレスとを受け取ると、
これらの信号を書き込み許可信号にデコードし、指定さ
れるアドレスに対応したフリップフロップ回路に書き込
み許可信号を出力する構成としてある。すなわち、第二
データ記憶手段においても、書き込み要求信号と記憶デ
ータのアドレスとをデコードして、指定されたデータア
ドレスから一義的に決定されるフリップフロップ回路に
書き込み許可信号を与えるようにする。

【００２７】このように、外部機器から入力するデータ
を書き込む際や、外部機器に信号処理回路のメモリの記
憶内容を出力する際に、信号処理回路のメインルーチン
に割り込んでメモリに対する記憶処理を行わないように
する手法は、必ずしも上述したような装置に限られる必
要もなく、その一例として、請求項６にかかる発明は、
メモリを内蔵した信号処理回路と、この信号処理回路に
アクセスする外部機器との間のデータの入出力を制御す
るレジスタ制御方法であって、上記外部機器から書き込
み要求信号とデータとそのアドレスとを取得して、上記
信号処理回路が内蔵メモリに対してデータを書き込む際
に発する書き込み要求信号とデータとそのアドレスとを
取得して、それぞれのアドレスのデータとして記憶する
ことにより必要なデータを上記信号処理回路の内蔵メモ
リ以外の第一データ記憶手段又は第二データ記憶手段で
保持し、外部機器から読みだし要求信号と使用するデー
タのアドレスを取得し、当該アドレスが外部機器からの
データを示すときには第一データ記憶手段からそのアド
レスのデータを選択し、当該取得したアドレスが信号処
理回路の内蔵メモリのデータを示すときには第二データ
記憶手段からそのアドレスのデータを選択して上記外部
機器に出力し、また、信号処理回路が使用するデータの
アドレスを取得して、当該アドレスが上記外部機器が出
力したデータのものであるときは、上記第一データ記憶
手段に記憶された当該アドレスのデータを選択し、当該
アドレスが信号処理回路の内蔵メモリのデータのもので
あるときは、当該内蔵メモリのデータを選択して、上記
信号処理回路が使用するように出力することにより、上
記信号処理回路の内蔵メモリにて上記外部機器が出力し
たデータを記憶することなく、当該信号処理回路及び上
記外部機器において、外部機器が出力したデータ又は内
蔵メモリに記憶されたデータを選択して使用可能にする
方法としてある。すなわち、必ずしも装置という形態に
限らず、その方法としても有効である。

【００２８】

【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施形態にか
かるレジスタ制御装置を用いたシステムを概略ブロック
図により示している。同図において、ホストＣＰＵ１１
０は画像処理や、オーディオにおける残響音の作成など
といった、このＤＳＰ２００を利用して行う処理全体を
制御するためのものである。また、ＬＳＩ１００は論理
回路３００とＤＳＰ２００とを備えており、さらに、論
理回路３００はレジスタ制御装置３１０を備え、ＤＳＰ
２００はＲＡＭ２１０を備えている。

【００２９】このホストＣＰＵ１１０はレジスタ制御装
置３１０と接続されており、アドレス信号１１１、レジ
スタ読み出し要求信号１１２、レジスタ書き込み要求信
号１１３がレジスタ制御装置３１０に出力されるように
なっている。さらに、このホストＣＰＵ１１０はホスト
バス１５０を介してレジスタ制御装置３１０と接続され
ており、データ信号１５１等がやりとりされる。

【００３０】レジスタ制御装置３１０はＤＳＰ２００と
接続されており、ＤＳＰ２００からＲＡＭ２１０に対す
る書き込み要求信号２０３と記憶するデータのデータ信
号２０２とアドレス信号２０１とがレジスタ制御装置３
１０に出力され、レジスタ制御装置３１０から読み出し
データ２０４がＤＳＰ２００に出力されるようになって
いる。

【００３１】図２は、本発明の一実施形態にかかるレジ
スタ制御装置３１０のブロック図と、ＤＳＰ２００の一
部を示すブロック図である。同図において、図１におけ
るデータ信号１５１は、レジスタ制御装置３１０に対す
る入力を入力データ信号１５１ａ、レジスタ制御装置３
１０からの出力を出力データ信号１５１ｂとしている。

【００３２】レジスタ制御装置３１０は、ＬＳＩ１００
の外部からのデータを記憶するために、書き込みアドレ
スデコーダ３１１と複数のレジスタ３１２を備えてい
る。書き込みアドレスデコーダ３１１には、レジスタ書
き込み要求信号１１３とアドレス信号１１１が入力さ
れ、アドレス信号１１１により複数のレジスタ３１２の
中から一義的に出力先が決定されてレジスタ書き込み許
可信号３２１が出力される。

【００３３】複数のレジスタ３１２は、それぞれフリッ
プフロップ回路にて構成され、レジスタ書き込み許可信
号３２１と入力データ信号１５１ａが入力される。そし
て、レジスタ書き込み許可信号３２１が入力されたレジ
スタに入力データが記憶されるようになっている。この
意味において、書き込みアドレスデコーダ３１１とレジ
スタ３１２とが上記第一データ記憶手段を構成してい
る。

【００３４】また、本実施形態においては、図３に示す
ようにＲＡＭ２１０の記憶容量の一部がレジスタ領域と
されている。そして、ＤＳＰ２００がＲＡＭ２１０のレ
ジスタ領域にデータを書き込む場合には、そのデータを
レジスタ制御装置３１０においても記憶するために、Ｄ
ＳＰ書き込みアドレスデコーダ３１３と複数のレジスタ
３１４とが備えられている。ＤＳＰ書き込みアドレスデ
コーダ３１３には、ＲＡＭ書き込み要求信号２０３とア
ドレス信号２０１が入力され、アドレス信号２０１によ
り複数のレジスタ３１４の中から一義的に出力先が決定
されてレジスタ書き込み許可信号３２２が出力される。

【００３５】複数のレジスタ３１４は、それぞれフリッ
プフロップ回路にて構成され、レジスタ書き込み許可信
号３２２とＲＡＭデータ信号２０２が入力される。そし
て、レジスタ書き込み許可信号３２２が入力されたレジ
スタ３１４にＲＡＭデータが記憶されるようになってい
る。この意味において、ＤＳＰ書き込みアドレスデコー
ダ３１３とレジスタ３１４とが上記第二データ記憶手段
を構成している。

【００３６】さらに、レジスタ制御措置３１０には記憶
されたデータを出力するために、ホスト読み出し選択回
路３３０とＤＳＰ読み出し選択回路３４０とを備えてい
る。ホスト読み出し選択回路３３０にはレジスタ読み出
し要求信号１１２が入力され、レジスタ３１２とレジス
タ３１４とが接続されており、これらのレジスタの中か
らレジスタ読みだし要求信号１１２に応じたレジスタを
選択して、その内容が外部機器へ出力データ１５１ｂと
して出力されるようになっている。この意味において、
ホスト読み出し選択回路３３０が上記第一データ出力手
段を構成する。

【００３７】ＤＳＰ読み出し選択回路３４０にはアドレ
ス信号２０１が入力され、レジスタ３１２が接続されて
いる。そして、アドレス信号２０１により指定されるア
ドレスがレジスタ３１２に記憶されたデータのものであ
るときは、そのレジスタを選択してデータ内容をＲＡＭ
データ出力選択回路２２０に読み出しデータ２０４とし
て出力するようになっている。また、ＲＡＭデータ出力
選択回路２２０には、ＲＡＭからのデータ２１１と読み
出しデータ２０４とアドレス信号２０１が入力されるよ
うになっており、必要なデータがデータアウト信号とし
て出力される。この意味において、ＤＳＰ読み出し選択
回路３４０が上記第二データ出力手段を構成する。

【００３８】上記のような構成において、ＤＳＰ２００
がＲＡＭ２１０のレジスタ領域にデータを書き込む場合
には、ＤＳＰ書き込みアドレスデコーダ３１３はＤＳＰ
２００より書き込み要求信号２０３とアドレス信号２０
１とを取得する。そして、ＲＡＭ２１０にデータが記憶
されるのと並行して、レジスタ制御装置３１０内部のレ
ジスタ３１４にも同じデータを書き込む。ホストＣＰＵ
１１０がＬＳＩ１００に対し書き込みを行う場合には、
アドレス信号１１１、データ信号１５１ａとして所望の
アドレス、データを出力し、レジスタ書き込み要求信号
１１３を出力する。

【００３９】書き込みアドレスデコーダ３１１はこれら
のアドレス信号１１１とレジスタ書き込み要求信号１１
３とを取得する。そして、アドレス信号１１１の内容に
よってレジスタ３１２の内の一つを選択し、レジスタ書
き込み要求信号３２１によってデータ信号１５１ａを選
択されたレジスタに書き込む。図４はこの書き込みの際
の、ＤＳＰクロック、ＤＳＰの行う処理、レジスタ書き
込み要求信号１１３およびＲＡＭ２１０に対する書き込
みのタイミングチャートを示している。

【００４０】同図において、ＤＳＰ２００においては所
定周期で連続したクロックを発しており、メインルーチ
ン処理を行っている。ここで、ある時刻においてレジス
タ書き込み要求信号１１３が発っせられても、上述の従
来例のようにＤＳＰのメインルーチンを中断して割り込
みルーチンを起動するようなことがないので、１〜２ク
ロック後にはレジスタ３１２に対して実際の書き込みが
行われる。また、以上の動作によりＤＳＰ２００および
ホストＣＰＵ１１０からのレジスタ書き込み内容は全て
レジスタ制御装置３１０内のレジスタ３１２またはレジ
スタ３１４に記憶されていることになる。

【００４１】ホストＣＰＵ１１０がレジスタ制御装置３
１０のレジスタに記憶されたデータを読み出す場合に
は、アドレス信号１１１に所望のアドレスを出力し、レ
ジスタ読みだし要求信号１１２を出力する。ホスト読み
出し選択回路３３０は要求されたアドレスがレジスタ３
１２またはレジスタ３１４のどれに対応するかを判断
し、そのうちの一つを選択してホストＣＰＵ１１０へ出
力する。

【００４２】ＤＳＰ２００がプログラム実行時にレジス
タ制御装置３１０のレジスタに書き込まれているデータ
を使用する場合、レジスタ３１２またはＲＡＭ２１０の
レジスタ領域のデータを参照する。レジスタの選択はア
ドレス信号２０１の内容によって行われる。すなわち、
そのアドレスがレジスタ３１２に記憶されたデータのも
のであれば、ＤＳＰ２００はＤＳＰ読み出し選択回路３
４０がＲＡＭデータ出力選択回路２２０に出力するデー
タを使用する。一方、アドレス信号２０１のアドレスが
ＲＡＭ２１０に記憶されたデータのものであれば、ＤＳ
Ｐ２００はＲＡＭ２１０がＲＡＭデータ出力選択回路２
２０に出力するデータを使用する。

【００４３】このように、このレジスタ制御装置および
レジスタ制御方法では、ＣＰＵなどの外部機器から書き
込み要求信号と記憶すべきデータとそのアドレスとを受
け取り、ＤＳＰのＲＡＭに対する書き込み要求信号と記
憶すべきデータとそのアドレスを受け取って、書き込み
要求時に指定アドレスにデータを保持する。そして、外
部機器からの読みだし要求信号と出力すべきデータのア
ドレスを受け取ると、この読み出し信号に応じて保持さ
れたデータから出力すべきデータを選択して外部機器に
出力する。

【００４４】また、ＤＳＰが使用するデータのアドレス
を受け取ると、このアドレスが外部機器から書き込まれ
たデータのものであるときはそのデータを選択してＤＳ
Ｐに出力する。従って、外部機器からのデータをＤＳＰ
内のＲＡＭに書き込む必要がないので、ＤＳＰのメイン
ルーチンを中断することが無く、簡易な構成で処理する
データの入出力を高速に行うことができる。また、実際
に書き込みが行われるまでの時間が一定なので、簡単に
ＤＳＰ等の信号処理回路を制御することが可能なレジス
タ制御装置およびレジスタ制御方法を提供することがで
きる。

【００４５】

【発明の効果】以上説明したように本発明は、外部機器
からのデータをＤＳＰ内のＲＡＭに書き込む必要がない
ので、ＤＳＰのメインルーチンを中断することが無く、
簡易な構成で処理するデータの入出力を高速に行うこと
ができる。また、実際に書き込みが行われるまでの時間
が一定なので、簡単にＤＳＰ等の信号処理回路を制御す
ることが可能なレジスタ制御装置を提供することができ
る。また、請求項２にかかる発明によれば、容易に記憶
回路を構成することができる。さらに、請求項３にかか
る発明によれば、簡易な構成により記憶回路を制御する
ことができる。さらに、請求項４にかかる発明によれ
ば、容易に記憶回路を構成することができる。さらに、
請求項５にかかる発明によれば、簡易な構成により記憶
回路を制御することができる。さらに、請求項６にかか
る発明によれば、簡易な構成で処理するデータの入出力
を高速に行うことができ、簡単にＤＳＰ等の信号処理回
路を制御することが可能なレジスタ制御方法を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかるレジスタ制御装置
を用いたシステムの概略ブロック図である。

【図２】本発明の一実施形態にかかるレジスタ制御装置
とＤＳＰの一部のブロック図である。

【図３】本発明の一実施形態にかかるレジスタ制御装置
を用いるＤＳＰの備えるＲＡＭの記憶領域を示す図であ
る。

【図４】本発明の一実施形態にかかるレジスタ制御装置
を用いたシステムのタイミングチャートである。

【図５】従来技術にかかるレジスタ制御装置を用いたシ
ステムの概略ブロック図である。

【図６】従来技術にかかるレジスタ制御装置を用いたシ
ステムのタイミングチャートである。

【符号の説明】

１００ ＬＳＩ １１０ ホストＣＰＵ １５０ ホストバス １５１ データ信号 ２００ ＤＳＰ ２１０ ＲＡＭ ２２０ ＲＡＭデータ出力選択回路 ３００ 論理回路 ３１０ レジスタ制御装置 ３１１ 書き込みアドレスデコーダ ３１２ レジスタ ３１３ ＤＳＰ書き込みアドレスデコーダ ３１４ レジスタ ３３０ 読み出し選択回路 ３４０ ＤＳＰ読み出し選択回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−30112（ＪＰ，Ａ) 特開 平２−292935（ＪＰ，Ａ) 特開 平４−365142（ＪＰ，Ａ) 特開 平２−301829（ＪＰ，Ａ) 特開 昭63−68924（ＪＰ，Ａ) 特開 平２−288938（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30,12/00 - 12/06 G06F 15/16 - 15/177,17/10

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 メモリを内蔵した信号処理回路と、この
   信号処理回路にアクセスする外部機器との間に介装され
   るレジスタ制御装置であって、 上記外部機器から書き込み要求信号とデータとそのアド
   レスとを取得して、このアドレスのデータとして記憶す
   る第一データ記憶手段と、 上記信号処理回路が内蔵メモリに対してデータを書き込
   む際に発する書き込み要求信号とデータとそのアドレス
   とを取得して、上記内蔵メモリに書き込まれる内容と同
   一のデータを記憶する第二データ記憶手段と、 上記外部機器から読みだし要求信号と使用するデータの
   アドレスを取得して、当該アドレスが外部機器からのデ
   ータを示すときには第一データ記憶手段からそのアドレ
   スのデータを選択し、当該取得したアドレスが信号処理
   回路の内蔵メモリのデータを示すときには第二データ記
   憶手段からそのアドレスのデータを選択して上記外部機
   器に出力する第一データ出力手段と、 上記信号処理回路が使用するデータのアドレスを取得し
   て、当該アドレスが上記外部機器が出力したデータのも
   のであるときは、上記第一データ記憶手段に記憶された
   当該アドレスのデータを選択し、当該アドレスが信号処
   理回路の内蔵メモリのデータのものであるときは、当該
   内蔵メモリのデータを選択して上記信号処理回路が使用
   するように出力する第二データ出力手段と、を具備し、 上記信号処理回路の内蔵メモリにて上記外部機器が出力
   したデータを記憶することなく、当該信号処理回路及び
   上記外部機器において、外部機器が出力したデータ又は
   内蔵メモリに記憶されたデータを選択して使用する こと
   を特徴とするレジスタ制御装置。
2. 【請求項２】 上記請求項１に記載のレジスタ制御装置
   において、第一データ記憶手段 は、データを記憶するためのレジス
   タとして複数のフリップフロップ回路を備えることを特
   徴とするレジスタ制御装置。
3. 【請求項３】 上記請求項２に記載のレジスタ制御装置
   において、第一データ記憶手段 は、書き込み要求信号と記憶データ
   のアドレスとを受け取ると、これらの信号を書き込み許
   可信号にデコードし、指定されるアドレスに対応したフ
   リップフロップ回路に書き込み許可信号を出力すること
   を特徴とするレジスタ制御装置。
4. 【請求項４】 上記請求項１〜請求項３のいずれかに記
   載のレジスタ制御装置において、第二データ記憶手段 は、データを記憶するためのレジス
   タとして複数のフリップフロップ回路を備えることを特
   徴とするレジスタ制御装置。
5. 【請求項５】 上記請求項４に記載のレジスタ制御装置
   において、第二データ記憶手段 は、書き込み要求信号と記憶データ
   のアドレスとを受け取ると、これらの信号を書き込み許
   可信号にデコードし、指定されるアドレスに対応したフ
   リップフロップ回路に書き込み許可信号を出力すること
   を特徴とするレジスタ制御装置。
6. 【請求項６】 メモリを内蔵した信号処理回路と、この
   信号処理回路にアクセスする外部機器との間のデータの
   入出力を制御するレジスタ制御方法であって、 上記外部機器から書き込み要求信号とデータとそのアド
   レスとを取得して、上記信号処理回路が内蔵メモリに対
   してデータを書き込む際に発する書き込み要求信号とデ
   ータとそのアドレスとを取得して、それぞれのアドレス
   のデータとして記憶することにより必要なデータを上記
   信号処理回路の内蔵メモリ以外の第一データ記憶手段又
   は第二データ記憶手段で保持し、 外部機器から読みだし要求信号と使用するデータのアド
   レスを取得し、 当該アドレスが外部機器からのデータを示すときには第
   一データ記憶手段からそのアドレスのデータを選択し、
   当該取得したアドレスが信号処理回路の内蔵メモリのデ
   ータを示すときには第二データ記憶手段からそのアドレ
   スのデータを選択して上記外部機器に出力し、 また、信号処理回路が使用するデータのアドレスを取得
   して、当該アドレスが上記外部機器が出力したデータの
   ものであるときは、上記第一データ記憶手段に記憶され
   た当該アドレスのデータを選択し、当該アドレスが信号
   処理回路の内蔵メモリのデータのものであるときは、当
   該内蔵メモリのデータを選択して、上記信号処理回路が
   使用するように出力することにより、上記信号処理回路の 内蔵メモリにて上記外部機器が出力
   したデータを記憶することなく、当該信号処理回路及び
   上記外部機器において、外部機器が出力したデータ又は
   内蔵メモリに記憶されたデータを選択して使用可能にす
   ることを特徴とするレジスタ制御方法。