JPH09259074A

JPH09259074A - メモリーアクセス回路

Info

Publication number: JPH09259074A
Application number: JP6871996A
Authority: JP
Inventors: Ryoji Sato; 良二佐藤
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1996-03-25
Filing date: 1996-03-25
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】ＤＭＡモードが設定されている間であって
も、ＣＰＵが休止モードにならないメモリアクセス回路
を提供すること。【解決手段】ＤＭＡコントローラに設けられたチャン
ネルの１つにＣＰＵを接続し、他のチャンネルに前記外
部インターフェイス回路を接続し、ＣＰＵがＤＭＡコン
トローラにアクセスした場合に、ＤＭＡコントローラが
ＷＡＩＴ信号によってＣＰＵのアクセス要求を待機さ
せ、外部インターフェイス回路が、ダイナミックＲＡＭ
にアクセスを終了した場合にＣＰＵのアクセス要求を許
可するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は外部インターフェイ
ス回路とダイナミックＲＡＭ間でＣＰＵを介することな
くデータ転送を行うメモリアクセス回路に関する。

【０００２】

【従来の技術】従来、入出力装置から外部インターフェ
イス回路を介して、ダイナミックＲＡＭにデータを転送
する場合、大別して２つの方法が用いられていた。その
うちの１つの方法は、プログラム転送方式と称するもの
で、ＣＰＵの命令を使って外部インターフェイス回路か
らＣＰＵのアキュムレータにデータをロードし、次に、
そのロードしたデータをメモリにストアする方法が取ら
れている。この方法は、ＣＰＵがデータ転送の全てをコ
ントロールする方法である。

【０００３】これに対して、他の方法は、Ｄｉｒｅｃｔ
ＭｅｍｏｒｙＡｃｃｅｓｓ（以下ＤＭＡと称する）
転送方式であり、データはＣＰＵを介することなく、入
出力装置からメモリに直接転送される。このＤＭＡ転送
方式は通常のＣＰＵに備わっている一時停止機能の外部
制御端子を操作し、これによって一時的にＣＰＵの動作
を停止させ、ＣＰＵのアドレスバス、データバスを開放
し、その間に入出力装置から外部インターフェイス回路
を介して、ダイナミックＲＡＭにデータの転送を実行す
る。このＤＭＡ転送中は、アドレス信号、リード／ライ
ト（Ｒ／Ｗ）等の制御信号はＣＰＵではなくＤＭＡコン
トローラから出力される。

【０００４】図４はこのようなＤＭＡ転送を説明するた
めの図であり、ＤＭＡ転送回路はＣＰＵ５１、ＤＭＡコ
ントローラ５２（以下ＤＭＡＣ５２と称する）、ダイナ
ミックＲＡＭ５４、外部インターフェイス回路５５、入
出力機器５６等で構成されている。

【０００５】上述したＤＭＡ転送回路の動作を以下に説
明する。先ず、ＤＭＡＣ５２はＣＰＵ５１に対して外部
からの転送要求（以下ＲＥＱと称する）、またはＤＭＡ
Ｃ５２の内部で（プログラムによって）自動発生するＲ
ＥＱに従ってＲＥＱを出力するとＣＰＵ５１はＤＭＡＣ
５２に返送信号（以下ＡＣＫと称する）を返送する。こ
のＡＣＫをＤＭＡＣ５２が受けてＤＲＡＭ５４との間で
Ｒ／Ｗが行われる。

【０００６】以下、同図に示す番号に従って処理を説明
する。尚、ＤＭＡＣ５２のアドレスレジスタにはダイナ
ミックＲＡＭ５４の先頭アドレスがセットされ、転送語
数レジスタにはダイナミックＲＡＭ５４にデータを転送
する転送語数がセットされ、その他ＤＭＡ転送に必要な
情報等が前もってセットされている。

【０００７】先ず、ＣＰＵ５１が、入出力機器５６に
入出力動作開始の起動をかけると、以後の動作はＣＰＵ
５１に関係なく、外部インターフェイス回路５５、ＤＲ
ＡＭ５４の間で自動的に行われる。次に、入出力機器
５６が転送要求をＤＭＡＣ５２に送る。次に、ＤＭＡ
Ｃ５２が転送要求を受け付けると、ＣＰＵ５１に停止を
要求する（ＤＲＱＨ信号による）。ＣＰＵ５１は、停
止要求を受け付けると、バスをハイインピーダンスに
し、ＢＡ信号（ＤＭＡＣ５２のＤＧＲＮＴへ入力する）
を“１”レベルにして、停止したことをＤＭＡＣ５２に
知らせる。

【０００８】次に、ＤＭＡＣ５２は、ＣＰＵ５１の停
止を確認してから、外部インターフェイス回路５５に転
送許可信号を送る。それと同時に、ＤＭＡＣ５２はシス
テムのアドレスバスに転送を行うメモリ領域のアドレス
を出力する。ここで、外部インターフェイス回路５５
は転送許可を受けると、ＤＭＡＣ５２によって指定され
たメモリ領域との間で直接データ転送を行う。以後、
ＤＭＡＣ５２は転送語数を−１し、アドレスも順次更新
し、上記処理をを繰り返す。その後、転送語数が０と
なると、ＤＭＡ終了信号が出力され、外部インターフェ
イス回路５５、ＣＰＵ５１はＤＭＡ処理の終了を知る。

【０００９】上記説明でわかるように、ＣＰＵ５１は入
出力開始の起動をかけるだけで、あとは、１ブロックの
データ転送が終了するまですべて、ＤＭＡＣ５２と外部
インターフェイス回路５５が自動的に転送を実行する。
尚、入出力装置としては、例えばフロッピーディスク、
Ｉ／Ｏデバイス等が使用される。

【００１０】このように、ＤＭＡ転送は、ＣＰＵ５１を
介さないで、入出力装置５６からＤＲＡＭ５４に直接デ
ータ転送できるのでＤＭＡＣ５２は、ＣＰＵ５１に対し
てバスラインの使用を要求する信号を出力し、これによ
って前記バスラインをＣＰＵ５１から切り離し、一時的
にＣＰＵ５１を停止させ、この間にメモリへのデータの
書き込み、あるいはメモリからのデータの読出しのタイ
ミング信号をＤＭＡＣ５２から出力してＤＭＡ転送を行
う。ＣＰＵ５１は入出力開始の起動をかけるだけで、１
ブロックのデータ転送が終了する迄、すべてＤＭＡＣ５
２が自動的に転送処理を実行する。

【００１１】

【発明が解決しようとする課題】しかしながら、上記の
ＤＭＡ転送においては、ＤＭＡモードが設定されている
間はＣＰＵが休止モードにあるため、その間ＣＰＵは処
理をおこなうことができず、例えば、高速処理を行う入
出力機器が存在するような場合は不都合が生じるという
問題を有する。

【００１２】本発明の課題は、ＤＭＡモードが設定され
ている間であっても、ＣＰＵが休止モードにならないメ
モリアクセス回路を提供することである。

【００１３】

【課題を解決するための手段】上記課題を解決するた
め、本発明においては、バスアービターによってメモリ
にアクセスする優先順位が予め決定されているＣＰＵと
外部インターフェイス回路とが、少なくとも２以上のチ
ャンネルを有するＤＭＡコントローラを介し、前記メモ
リにアクセスを行うものであって、前記ＤＭＡコントロ
ーラに、前記外部インターフェイス回路のアクセス要求
によって、前記ＣＰＵを待機させる待機制御手段と、前
記外部インターフェイス回路のアクセス終了によって、
前記ＣＰＵの待機を解除する待機解除制御手段と、を設
けたことを特徴とする。また、前記ＣＰＵの待機が、前
記外部インターフェイス回路のアクセス開始ごとに繰り
返され、前記ＣＰＵの待機解除が、前記外部インターフ
ェイス回路のアクセス終了ごとに繰り返されるようにし
たことを特徴とする。さらに、前記待機制御手段が、前
記外部インターフェイス回路のアクセスを許可し、前記
待機解除制御手段が、前記ＣＰＵのアクセスを許可する
ようにしたことを特徴とする。さらにまた、前記ＤＭＡ
コントローラの一方のチャンネルが、前記ＣＰＵのアク
セス要求信号を入力し、同ＣＰＵを待機させる信号を出
力し、他方のチャンネルが前記外部インターフェイス回
路のアクセス要求信号を入力し、同外部インターフェイ
ス回路のアクセスを許可する信号を出力するようにした
ことを特徴とする。

【００１４】従って、外部インターフェイス回路が全て
のアクセスを終了するまでの間、ＣＰＵは前面的に休止
する必要がなくなり、これによって外部インターフェイ
ス回路がアクセスしている間、ＣＰＵは低速のメモリと
アクセスを行っている場合と同様の動作をすることにな
り、ＣＰＵの動作効率が向上する。

【００１５】

【発明の実施の形態】以下、本発明を具体化した一実施
例を図面を参照して説明する。図１はメモリーアクセス
回路の全体の構成と接続を示すブロック図である。同図
において、１はＣＰＵ、２はＤＭＡ制御部（ＤＭＡＣ
部）で、その内部に４つのチャンネル（ＣＨ０〜ＣＨ
３）を備えている。３はＤＲＡＭ制御部、４はダイナミ
ックＲＡＭ（ＤＲＡＭ）、５はＢＵＳアービターであ
る。１０はＤＲＡＭ制御部３からＤＲＡＭ４に出力され
るアドレス信号である。３３はこのシステムの共通のデ
ータバスで、ＣＰＵ１、ＤＲＡＭ４、外部インターフェ
イス回路（Ｉ／Ｏ）１〜（Ｉ／Ｏ）３等のデータライン
が接続される。１０はＤＲＡＭ制御部３からＤＲＡＭ４
に出力されるアドレス信号である。

【００１６】ＤＭＡＣ部２のＣＨ０の一方の側にはＣＰ
Ｕ１が接続され、ＣＨ０〜ＣＨ３のそれぞれの一方の側
には、該ＣＨ０〜ＣＨ３のそれぞれに対応する外部イン
ターフェイス回路（Ｉ／Ｏ）１〜（Ｉ／Ｏ）３が接続さ
れている。ＣＨ０〜ＣＨ３それぞれの他方の側は、ＢＵ
Ｓアービター５とＤＲＡＭ制御部３の入力側に接続され
ている。ＤＲＡＭ制御部３の出力側にはＤＲＡＭ４が接
続されている。

【００１７】ＤＭＡＣ部２のＣＨ０は、ＣＰＵ１からＤ
ＲＡＭ４に対するアクセスを要求するアクセスを要求信
号としてのリード信号ＷＲ６及びライト信号ＲＤ７を入
力し、ＣＰＵ１にそのアクセスを許可する信号であるＷ
ＡＩＴ８を出力する。

【００１８】ＣＨ１〜ＣＨ３のそれぞれは、外部インタ
ーフェイス回路（Ｉ／Ｏ）１〜（Ｉ／Ｏ）３からのアク
セス要求信号ＲＥＱ１１〜ＲＥＱ１３を入力し、外部イ
ンターフェイス回路に、そのアクセスを許可する信号で
あるＡＣＫ１４〜ＡＣＫ１６を出力する。

【００１９】次に、ＤＭＡＣ部２の全体の動作について
以下に説明する。ＣＨ０は、ＣＰＵ１のＤＲＡＭ４に対
するアクセス要求信号（ＷＲ６、ＲＤ７）が入力される
と、ＢＵＳアービター５にアクセスを要求信号ＲＥＱ１
７を出力し、ＢＵＳアービター５からアクセスを許可す
るアクセス許可信号ＡＣＫ２１が返送された場合にＣＰ
Ｕ１にＷＡＩＴ８を解除する信号を出力する。

【００２０】ＣＨ１〜ＣＨ３は、それぞれに接続される
外部インターフェイス回路（Ｉ／Ｏ）１〜（Ｉ／Ｏ）３
からのＤＲＡＭ４に対するアクセス要求信号ＲＥＱ１１
〜ＲＥＱ１３を入力し、ＢＵＳアービター５からアクセ
スを許可するアクセス許可信号ＡＣＫ２２〜ＡＣＫ２４
が返送された場合に外部インターフェイス回路（Ｉ／
Ｏ）１〜（Ｉ／Ｏ）３にアクセス許可信号ＡＣＫ１４〜
ＡＣＫ１６を出力するとともに、ＤＲＡＭ４に対する
（ＲＡＳ、ＣＡＳ等の）制御信号９を出力する。また、
アドレスバス１０にアドレスを指定する信号を出力す
る。さらに、このアクセス許可信号ＡＣＫ１４〜ＡＣＫ
１６を受け取った外部インターフェイス回路の出力デー
タをＤＲＡＭ４に書き込む信号のＷＲ２６〜ＷＲ２８を
出力してＤＲＡＭ４にデータを書き込む。あるいは、外
部インターフェイス回路が入力するＤＲＡＭ４のデータ
を入力する読出し信号のＲＤ３０〜ＲＤ３２を出力して
外部インターフェイス回路にデータを書き込む。また、
アドレスバス１０は、ＤＲＡＭ制御部３によってＣＨ
０、ＣＨ１、ＣＨ２、ＣＨ３のそれぞれのアクセス要求
に応じ、予めその対応するアドレスが出力される。バー
スアービター５は、ＣＨ０〜ＣＨ３のアクセス要求信号
ＲＥＱ１７〜ＲＥＱ２０のうち少なくとも２つ以上のア
クセス要求信号が入力された場合に、予め決められた優
先順位に従って、最も優先順位の高いアクセス要求信号
のチャンネルにアクセス許可信号を出力し、これによっ
て、そのチャンネルのＤＲＡＭ４に対するアクセスを許
可する。

【００２１】もし、ＣＨ０〜ＣＨ３のうち、いづれか１
つのチャンネルしかアクセス要求がない場合（通常モー
ド）には、そのチャンネルに対してＢＵＳアービター５
からただちにＡＣＫ２１が返送され、これによってＤＲ
ＡＭ４と通常のデータ転送が行われる。例えば、ＣＰＵ
１がＣＨ０にＤＲＡＭ４にデータを書き込む信号ＷＲ
６、あるいは、ＤＲＡＭ４からデータを読み出す信号Ｒ
Ｄ７を出力すると、このＷＲ６、あるいは、ＲＤ７にも
とづいてＣＨ０がＢＵＳアービター５にアクセス要求信
号ＲＥＱ１７を出力する。ＢＵＳアービター５はＣＨ１
〜ＣＨ３のいずれもＤＲＡＭ４にアクセスしていない場
合なのでＣＨ０に対してただちにＡＣＫ２１が返送さ
れ、これによってＣＰＵ１はＤＲＡＭ制御部３を介して
ＤＲＡＭ４と通常のデータ転送を行う。

【００２２】次に、例えば、外部インターフェイス回路
の（Ｉ／Ｏ）１がＣＨ１にＲＥＱ１１を出力してアクセ
スを要求した場合に、このＲＥＱ１１にもとづいてＣＨ
０がＢＵＳアービター５にアクセス要求信号ＲＥＱ１７
を出力した場合の動作について以下に説明する。

【００２３】この場合データバス３３はＣＰＵ１が常時
使用しているので、このままの状態で外部インターフェ
イス回路（Ｉ／Ｏ）１はデータバス３３を使用すること
は出来ない。そこでＣＨ０からＣＰＵ１に対してＷＡＩ
Ｔ信号８を待機状態にして出力し、ＣＰＵ１は、このＷ
ＡＩＴ信号８を受けて全ての状態をそのままの状態に保
持する（この時、アドレスバス、データバスはハイイン
ピーダンス状態となって実質的にＣＰＵ１から切り離さ
れる）。

【００２４】ＤＭＡＣ２はＣＰＵ１を待機状態停止にし
た後、ＣＨ１の制御によって外部インターフェイス回路
の（Ｉ／Ｏ）１と１バイトのデータの転送を完了する。
この完了したことはＢＵＳアービター５にＣＨ１から次
のＲＥＱ信号が送られてくることによって知ることがで
きる。

【００２５】１バイトのデータの転送が完了すると、Ｂ
ＵＳアービター５からＣＨ０にＡＣＫ２１が返送され、
これによってＣＨ０からＣＰＵ１に出力されていたＷＡ
ＩＴ信号８の待機状態が解除され、ＣＰＵ１はＣＨ０を
介してＤＲＡ４とデータ転送を開始することができる。

【００２６】次いで、ＤＭＡＣ２は、ＣＰＵ１とＤＲＡ
Ｍ４との間で１バイトのデータの転送を完了したことを
ＣＰＵ１のアクセス要求信号（ＷＲ６、ＲＤ７）の状態
が変化したことによって知ることができる。

【００２７】この変化したことを受けてＤＭＡＣ２のＣ
Ｈ０は、ＣＰＵ１にＷＡＩＴ信号８を待機状態にして出
力する。ＣＰＵ１は、このＷＡＩＴ信号８を受け付け、
そのＣＰＵ１の全ての状態をそのままの状態に保持して
再び待機状態になる（この時、アドレスバス、データバ
スはハイインピーダンス状態となってＣＰＵ１から切り
離される）。次いで、ＣＨ０からＢＵＳアービター５に
対してＥＲＱ１７が出力される。ＢＵＳアービター５は
以前にデータ転送していたＣＨ１に対してＡＣＫ信号を
返送し、ＣＨ１とＤＲＡＭ４との間で次の１バイトのデ
ータ転送が行われる。このようにして、ＣＰＵ１と外部
インターフェイス回路（Ｉ／Ｏ）１は１バイトごとに交
互にＤＲＡＭ４とデータ転送を行う。

【００２８】上記の動作を図２のフローチャートと図３
のタイミング図にもとづいて以下に説明する。図３の符
号４１は、このメモリアクセス回路の全体を駆動するシ
ステムクロックである。先ず、図２のステップ３０にて
スタートし、ステップ３１にてＣＰＵ１からＤＲＡＭ４
に対しアクセス信号（ＲＤ９又はＷＲ８）を出力する。
これは、図３の符号４２で示されるアクセス要求信号の
立ち上がり波形によって示される。このアクセス要求信
号４２が出力される以前に、信号４３の立下り波形４３
ａに示される他のチャンネルに外部インターフェイス回
路からＤＲＡＭ４に対してアクセスを要求する信号が入
力され、この入力信号によって他のチャンネルからＢＵ
Ｓアービター５にＲＥＱ信号が出力されている場合は、
ステップ３２においてＤＭＡＣ部２がＣＰＵ１のＷＡＩ
Ｔ信号８を待機状態にする立下り波形４４ａが返送さ
れ、これによってＣＰＵ１はバスサイクルを延長する。
この間ステップ３３に示すようにＤＭＡＣ部２からＢＵ
Ｓアービター５にＲＥＱ６が出力され、ステップ３４に
てＢＵＳアービター５からのＡＣＫ信号４５の立上り波
形４５ａが返送されるのを待つ、ＡＣＫ信号７が返送さ
れた場合にはステップ３５にてＤＭＡへのアクセスが開
始され、これによって外部インターフェイス回路とＤＲ
ＡＭ４の間でアドレスバス上の信号４６ａが出力され、
１バイトのデータ信号４７ａが転送される。ステップ３
６にてアクセスが終了した場合には、ステップ３７にて
ＤＭＡＣ部２がＣＰＵ１に対しＷＡＩＴ信号を解除する
信号４４ｂを送り、ステップ３８にてＣＰＵ１のＢＵＳ
サイクルを終了する。

【００２９】このように、上述の動作はＣＰＵ１側から
見た場合に、遅いメモリをアクセスする場合と同様の動
作となり、ＢＵＳアービター５及びＤＲＡＭ制御部３
は、ＣＰＵ１とＤＲＡＭ４を１つのＤＭＡＣ２に接続さ
れたインターフェイス回路として同格に扱うことができ
る。

【００３０】次に、例えば、外部インターフェイス回路
の（Ｉ／Ｏ）１がＣＨ１にＲＥＱ１１を出力してアクセ
スを要求した場合に、外部インターフェイス回路の（Ｉ
／Ｏ）２もＣＨ２にＲＥＱ１２を出力してアクセスを要
求し、さらにＣＰＵ１もＣＨ０を通じてＢＵＳアービタ
ー５にアクセス要求信号ＲＥＱ１７を出力した場合の動
作について以下に説明する。ただし、ＢＵＳアービター
５には優先順位の高いチャンネルの順にＣＨ１、ＣＰＵ
１、ＣＨ２のプライオリティが予め設定されているもの
とする。データバス３３はＣＰＵ１が常時使用している
ので、このままの状態で外部インターフェイス回路（Ｉ
／Ｏ）１、（Ｉ／Ｏ）２はデータバス３３を使用するこ
とは出来ない。そこでＣＨ０からＣＰＵ１に対してＷＡ
ＩＴ信号８を待機状態にして出力し、ＣＰＵ１は、この
ＷＡＩＴ信号８を受けて全ての状態を待機状態に保持す
る（この時、アドレスバス、データバスはハイインピー
ダンス状態になって実質的にＣＰＵ１から切り離され
る）。ＤＭＡＣ２はＣＰＵ１を待機状態にしてからＣＨ
１の制御によって外部インターフェイス回路の（Ｉ／
Ｏ）１と１バイトのデータの転送を完了する。この完了
したことはＢＵＳアービター５にＣＨ１から次のＲＥＱ
信号が送られてくることによって、該ＢＵＳアービター
５が知ることができる。

【００３１】１バイトのデータの転送が完了た場合、Ｂ
ＵＳアービター５からＣＨ０にＡＣＫ２１が返送され、
これによってＣＨ０からＣＰＵ１に出力されていたＷＡ
ＩＴ信号８がの待機状態が解除され、ＣＰＵ１はＣＨ０
を介してＤＲＡ４とデータ転送を開始することができ
る。

【００３２】次いで、ＤＭＡＣ２は、ＢＵＳアービター
５にＣＨ０から次のＲＥＱ信号１７が送られてくること
によってＣＰＵ１とＤＲＡ４との間で１バイトのデータ
の転送を完了したことを知ることができる。

【００３３】このＲＥＱ信号１７を受けてＤＭＡＣ２
は、ＣＰＵ１にＷＡＩＴ信号８を待機状態にして出力す
る。ＣＰＵ１は、このＷＡＩＴ信号８を受け付け、その
ＣＰＵ１の全ての状態をそのままの状態に保持して再び
待機状態になる（この時、アドレスバス、データバスは
ハイインピーダンス状態となってＣＰＵ１から切り離さ
れる）。次いで、ＢＵＳアービター５から以前にアクセ
スを要求していたＣＨ２に対してＡＣＫ信号２３が返送
され、ＣＨ２とＤＲＡＭ４との間で１バイトのデータ転
送が行われる。

【００３４】このようにして、外部インターフェイス回
路（Ｉ／Ｏ）１、ＣＰＵ１、外部インターフェイス回路
（Ｉ／Ｏ）２は１バイトごとにサイクリックにＤＲＡＭ
４とデータ転送を行う。

【００３５】

【発明の効果】以上に説明したように、本発明によるＤ
ＭＡ転送回路によれば、ＤＭＡ転送モードにおいてもメ
インＣＰＵが全面的に休止することがないので、高速処
理を行う入出力機器が存在する場合にあってデータ転送
理速度が向上する。

【図面の簡単な説明】

【図１】一実施の形態におけるメモリアクセス回路の構
成を示すブロック図である。

【図２】一実施の形態におけるメモリアクセス回路の動
作を説明するフローチャートである。

【図３】一実施の形態におけるメモリアクセス回路の動
作を説明するタイミング図である。

【図４】従来のＤＭＡ転送を説明するブロック図であ
る。

【符号の説明】

１ＣＰＵ２ＤＭＡＣ部３ＤＲＡＭ制御部、４ＤＲＡＭ５ＢＵＳアービター６ＷＲ信号７ＲＤ信号８ＷＡＩＴ信号９（ＲＡＳ、ＣＡＳ）信号１０アドレスバス１１ＲＥＱ信号１２ＲＥＱ信号１３ＲＥＱ信号１４ＡＣＫ信号１５ＡＣＫ信号１６ＡＣＫ信号１７ＲＥＱ信号１８ＲＥＱ信号１９ＲＥＱ信号２０ＲＥＱ信号２１ＡＣＫ信号２２ＡＣＫ信号２３ＡＣＫ信号２４ＡＣＫ信号２５ライト信号２６ライト信号２７ライト信号２８ライト信号２９リード信号３０リード信号３１リード信号３２リード信号３３データバス

Claims

【特許請求の範囲】

【請求項１】バスアービターによってメモリにアクセ
スする優先順位が予め決定されているＣＰＵと外部イン
ターフェイス回路とが、少なくとも２以上のチャンネル
を有するＤＭＡコントローラを介し、前記メモリにアク
セスを行うものであって、前記ＤＭＡコントローラに、前記外部インターフェイス回路のアクセス要求によっ
て、前記ＣＰＵを待機させる待機制御手段と、前記外部インターフェイス回路のアクセス終了によっ
て、前記ＣＰＵの待機を解除する待機解除制御手段と、を設けたことを特徴とするメモリーアクセス回路。
【請求項２】前記ＣＰＵの待機が、前記外部インター
フェイス回路のアクセス開始ごとに繰り返され、前記Ｃ
ＰＵの待機解除が、前記外部インターフェイス回路のア
クセス終了ごとに繰り返されるようにしたことを特徴と
する請求項１記載のメモリーアクセス回路。
【請求項３】前記待機制御手段が、前記外部インター
フェイス回路のアクセスを許可し、前記待機解除制御手
段が、前記ＣＰＵのアクセスを許可するようにしたこと
を特徴とする請求項１記載のメモリーアクセス回路。
【請求項４】前記ＤＭＡコントローラの一方のチャン
ネルが、前記ＣＰＵのアクセス要求信号を入力し、同Ｃ
ＰＵを待機させる信号を出力し、他方のチャンネルが前
記外部インターフェイス回路のアクセス要求信号を入力
し、同外部インターフェイス回路のアクセスを許可する
信号を出力するようにしたことを特徴とする請求項１記
載のメモリーアクセス回路。
【請求項５】前記アクセスが１回であることを特徴と
する請求項１記載のメモリーアクセス回路。
【請求項６】前記アクセスが１回以上であることを特
徴とする請求項１記載のメモリーアクセス回路。