JP2008065512A - データ処理装置 - Google Patents
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Abstract
【解決手段】内部メモリ20にデータをDMA転送している間、DMA部10からwait信号発生回路部30にDMA転送継続信号を入力することで、wait信号発生回路部30からマイクロプロセッサ40にアクティブ状態のwait信号を入力してマイクロプロセッサ40の処理をウェイトさせる。また、DMA転送完了後にDMA部10からwait信号発生回路部30にDMA転送継続信号を入力しないようにすることで、wait信号発生回路部30からマイクロプロセッサ40に非アクティブ状態のwait信号を入力し、マイクロプロセッサ40のウェイトを解除して処理を再開させる。
【選択図】図1
Description
以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示されるデータ処理装置は、例えば画像処理に用いられるものである。本実施形態では、データ処理装置に備えられ、当該データ処理装置内に外部からデータをDMA転送する際に用いられるメモリアクセス制御装置について説明する。なお、メモリアクセス制御装置は例えばマイクロコンピュータに相当するものである。
本実施形態では、第1実施形態と異なる部分についてのみ説明する。本実施形態では、メモリアクセス制御装置に2つの内部メモリを設け、それぞれにデータを交互にDMA転送することが特徴となっている。
上記第2実施形態では、内部メモリ21、22を2つ設けた構成について示されているが、内部メモリの数は2つに限定されるものではなく、3つ以上の構成としても構わない。これにより、マイクロプロセッサ40のwait状態をなるべくすくなくして大量のデータを取り扱うようにすることができる。
Claims (3)
- 外部メモリ(50)に格納されたデータを内部にDMA転送するデータ処理装置であって、
データが格納される内部メモリ(20〜22)と、
前記外部メモリ(50)に格納されたデータを前記内部メモリ(20〜22)に直接転送すると共に、データのDMA転送中の間、当該データのDMA転送中であることを示すDMA転送継続信号を生成するDMA部(10)と、
前記内部メモリ(20〜22)に格納されたデータを処理するマイクロプロセッサ(40)と、
前記DMA部(10)から前記DMA転送継続信号が入力されている間、前記マイクロプロセッサ(40)をウェイトさせるアクティブ状態のウェイト信号を前記マイクロプロセッサ(40)に入力し、前記データのDAM転送が完了して前記DMA部(10)から前記DMA転送継続信号が入力されなくなると、前記マイクロプロセッサ(40)のウェイトを解除する非アクティブ状態のウェイト信号を前記マイクロプロセッサ(40)に入力するウェイト信号発生回路部(30〜32)と、を備え、
前記マイクロプロセッサ(40)は、前記ウェイト信号発生回路部(30〜32)から前記アクティブ状態のウェイト信号を入力している間、前記内部メモリ(20〜22)に対する処理を停止し、前記ウェイト信号発生回路部(30〜32)から前記非アクティブ状態のウェイト信号を入力している間、前記内部メモリ(20〜22)に対する処理のウェイトを解除すると共に、前記内部メモリ(20〜22)に格納されたデータの処理を行うようになっていることを特徴とするデータ処理装置。 - 前記マイクロプロセッサ(40)は、 前記DMA部(10)にDMA転送の開始を指示するDMA転送開始信号を前記DMA部(10)に入力する機能を有しており、
前記DMA部(10)は、前記マイクロプロセッサ(40)からDMA転送を指示するDMA転送開始信号が入力されると、前記外部メモリ(50)から前記内部メモリ(20〜22)へデータの転送を開始するようになっていることを特徴とする請求項1に記載のデータ処理装置。 - 前記内部メモリ(21、22)を複数備えている場合、前記複数の内部メモリ(21、22)それぞれに対応したウェイト信号発生回路部(31、32)を備え、前記複数の内部メモリ(21、22)のうちいずれかに対してDMA転送の開始を指示するDMA転送開始信号が前記マイクロプロセッサ(40)から前記DMA部(10)に入力されるようになっており、
前記DMA部(10)は、前記マイクロプロセッサ(40)から入力された前記DMA転送開始信号に従って前記複数の内部メモリ(21、22)のうちいずれかに前記外部メモリ(50)からデータをDMA転送すると共に、前記各内部メモリ(21、22)を識別するDMA転送継続信号を生成するようになっており、また、前記各ウェイト信号発生回路部(31、32)それぞれは、前記DMA部(10)から入力される前記各内部メモリ(21、22)を識別するDMA転送継続信号に応じてDMA転送が行われる内部メモリに対応する場合、当該対応する内部メモリ(21、22)を識別するアクティブ状態のウェイト信号を生成するようになっており、
前記マイクロプロセッサ(40)は、前記各ウェイト信号発生回路部(30〜32)のうちいずれかから入力された前記内部メモリ(21、22)を識別するアクティブ状態のウェイト信号に応じて、該当する内部メモリに対する処理を停止するようになっていることを特徴とする請求項1に記載のデータ処理装置。
Priority Applications (1)
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JP2006241194A JP2008065512A (ja) | 2006-09-06 | 2006-09-06 | データ処理装置 |
Applications Claiming Priority (1)
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JP2006241194A JP2008065512A (ja) | 2006-09-06 | 2006-09-06 | データ処理装置 |
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JP2008065512A true JP2008065512A (ja) | 2008-03-21 |
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JP2006241194A Pending JP2008065512A (ja) | 2006-09-06 | 2006-09-06 | データ処理装置 |
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Country | Link |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2006
- 2006-09-06 JP JP2006241194A patent/JP2008065512A/ja active Pending
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